KR102200785B1 - 비대칭 과도 전압 억제기 디바이스 및 형성 방법 - Google Patents

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Abstract

과도 전압 억제(TVS) 디바이스는 기판에 형성되는 기판 기저부 - 상기 기판 기저부는 제 1 전도도 유형의 반도체를 포함함 - 와, 상기 기판의 제 1 측부 상에서, 상기 기판 기저부 상에 배치되는 에피택셜층을 포함하며, 상기 에피택셜층은 제 2 전도도 유형의 반도체를 포함한다. 상기 에피택셜층은, 제 1 층 두께를 가진 제 1 부분과, 상기 제 1 층 두께보다 얇은 제 2 층 두께를 가진 제 2 부분을 더 포함할 수 있고, 상기 제 1 부분 및 제 2 부분은 기판의 제 1 측부 상에 배치되고, 상기 제 1 부분은 상기 제 2 부분으로부터 전기적으로 단절된다.

Description

비대칭 과도 전압 억제기 디바이스 및 형성 방법 {Asymmetric transient voltage suppressor device and methods for formation}
실시예는 퓨즈 디바이스를 포함한, 회로 보호 디바이스 분야에 관한 것이다.
과도 전압 억제기(TVS) 디바이스와 같은 반도체 디바이스는 일방향 디바이스 또는 양방향 디바이스로 제조될 수 있다. 양방향 디바이스의 경우에, 제 1 디바이스는 반도체 다이(칩)의 제 1 측부 상에 제조될 수 있고, 제 2 디바이스는 반도체 다이의 제 2 측부 상에 제조될 수 있다. 양방향 디바이스는 제 1 디바이스 및 제 2 디바이스가 동일한 대칭 디바이스와, 제 1 디바이스 및 제 2 디바이스의 성질이 다른 비대칭 디바이스를 포함할 수 있다.
이러한 양방향 디바이스들이 반도체 다이의 상이한 측면 상에 상이한 디바이스들의 전기적 성질을 설계함에 있어서 소정의 유연성을 제공하지만, 이러한 디바이스들의 패키징은 상대적으로 복잡할 수 있다.
이와 같은 사항 및 기타 고려하상들과 관련하여, 본 개시가 제공된다.
예시 실시예는 개선형 TVS 디바이스와, TVS 디바이스 형성 기술을 지향한다.
일 실시예에서, 과도 전압 억제(TVS) 디바이스는 기판에 형성되는 기판 기저부 - 상기 기판 기저부는 제 1 전도도 유형의 반도체를 포함함 - 와, 상기 기판의 제 1 측부 상에서, 상기 기판 기저부 상에 배치되는 에피택셜층을 포함하며, 상기 에피택셜층은 제 2 전도도 유형의 반도체를 포함한다. 상기 에피택셜층은, 제 1 층 두께를 가진 제 1 부분과, 상기 제 1 층 두께보다 얇은 제 2 층 두께를 가진 제 2 부분을 더 포함할 수 있고, 상기 제 1 부분 및 제 2 부분은 기판의 제 1 측부 상에 배치되고, 상기 제 1 부분은 상기 제 2 부분으로부터 전기적으로 단절된다.
다른 실시예에서, 과도 전압 억제(TVS) 디바이스 조립체는 과도 전압 억제(TVS) 디바이스를 포함할 수 있고, 상기 과도 전압 억제 디바이스는 기판에 형성되는 기판 기저부를 포함하며, 상기 기판 기저부는 제 1 전도도 유형의 반도체를 포함한다. 상기 과도 전압 억제 디바이스는 상기 제 2 전도도 유형의 반도체를 포함하는 애피택셜층의 제 1 측부 상에서, 상기 기판 기저부 상에 배치되는 에피택셜층을 포함한다. 상기 에피택셜층은, 제 1 층 두께를 가진 제 1 부분과, 상기 제 1 층 두께보다 얇은 제 2 층 두께를 가진 제 2 부분을 더 포함할 수 있고, 상기 제 2 부분은 트렌치 형상을 포함하고, 상기 제 1 부분의 제 1 상측 표면에 의해 형성되는 평면은 상기 제 2 부분의 제 2 상측 표면 위에 놓인다. 상기 과도 전압 억제 디바이스 조립체는 리드프레임을 또한 포함할 수 있고, 상기 리드프레임은 상기 과도 전압 억제 디바이스에 연결되며, 상기 리드프레임은, 상기 과도 전압 억제 디바이스의 제 1 부분에 연결되는 제 1 파트와, 상기 과도 전압 억제 디바이스의 제 2 부분에 연결되는 제 2 파트를 포함한다.
다른 실시예에서, 일 방법은 제 1 전도도 유형의 기저층을 가진 기판을 제공하는 단계와, 상기 기저층 상에 제 2 전도도 유형의 에피택셜층을 형성하는 단계 - 상기 에피택셜층은 상기 기판의 제 1 측부 상에 배치됨 - 와, 상기 에피택셜층 내에 제 1 에피택셜 부분 및 제 2 에피택셜 부분을 형성하는 단계 - 상기 제 1 에피택셜 부분은 상기 제 2 에피택셜 부분으로부터 전기적으로 단절됨 - 와, 상기 제 2 에피택셜 부분 내에 요홈을 형성하는 단계 - 상기 기판의 제 1 측부 상에서 상기 에피택셜층 내에 제 1 다이오드 및 제 2 다이오드가 형성됨 - 를 포함한다.
도 1은 본 개시의 실시예에 따른 TVS 디바이스를 도시한다.
도 2는 본 개시의 다른 실시예에 따른 TVS 디바이스를 도시한다.
도 3은 본 개시의 실시예에 따른 일례의 프로세스 흐름도를 도시한다.
본 실시예는 예시적인 실시예들을 도시하는 첨부 도면을 참조하여 이후 더 상세하게 기술될 것이다. 실시예는 여기서 제시되는 실시예들에 제한되는 것으로 간주되어서는 안된다. 오히려, 이들 실시예는 본 개시가 철저하고 완전하게 이루어질 수 있도록 제공되며, 그 범위를 당업자에게 완전히 전달할 것이다. 도면에서, 동일한 번호는 동일한 요소를 지칭한다.
이하의 설명 및/또는 청구의 범위에서, "상에"(on), "위에 놓인", "상에 배치된" 및 "위에"(over)라는 용어는 다음의 설명 및 청구 범위에서 사용될 수 있다. "상에", "위에 놓인", "상에 배치된" 및 "위에"는 둘 이상의 요소가 서로 직접 물리적으로 접촉함을 나타내기 위해 사용될 수 있다. 또한, "상에", "위에 놓인", "상에 배치된" 및 "위에"라는 용어가 둘 이상의 요소가 서로 직접 접촉하지 않음을 의미 할 수도 있다. 예를 들어, "위에"는 하나의 요소가 서로 접촉하지 않는 다른 요소 위에 있으며, 두 요소 사이에 다른 요소 또는 요소를 가질 수 있다.
다양한 실시 예에서, 양방향 TVS 디바이스를 형성하기 위한 새로운 디바이스 구조 및 기술이 제공된다.
도 1은 본 개시의 실시예에 따른 TVS 디바이스(100)를 도시한다. TVS 디바이스(100)는 기판(101) 상에 형성된 기판 기저부(102)를 포함할 수 있다. 기판 기저부(102)는 P-형 반도체와 같은, 제 1 전도도 유형의 반도체로 형성될 수 있다. TVS 디바이스(100)는 도시되는 바와 같이 기판(101)의 제 1 측부(도 1의 상측부) 상에서 기판 기저부(102) 상에 배치되는 에피택셜층(104)을 더 포함할 수 있다. 에피택셜층(104)은 제 2 전도도 유형의 반도체로 형성될 수 있다. 예를 들어, 기판 기저부(102)가 P-형 실리콘일 때, 에피택셜층은 N-형 실리콘일 수 있다. 예를 들어, 기판 기저부(102)가 N-형 실리콘일 때, 에피택셜층은 P-형 실리콘일 수 있다. 이와 같이, P/N 정션이 기판 기저부(102)와 에피택셜층(104) 사이의 계면에 형성될 수 있다. 에피택셜층(104)은 제 1 부분(106) 및 제 2 부분(108)을 더 포함할 수 있다. 제 1 부분(106)은 제 1 층 두께를 갖고, 제 2 부분(108)은 제 1 층 두께보다 얇은 제 2 층 두께를 가질 수 있다. 도시되는 바와 같이, 제 1 부분(106) 및 제 2 부분(108)은 기판(101)의 제 1 측부 상에 배치된다. 제 1 부분(106)은 단절 구조체(110)를 이용하여 제 2 부분(108)으로부터 전기적으로 단절된다. 도시되는 바와 같이, 단절 구조체(110)는 기판(101)의 제 1 측부의 표면으로부터 기판 기저부(102) 내로 연장된다. 단절 구조체(110)는 알려진 방식으로, 가령, 트렌치 절연체를 이용하여, 형성될 수 있다.
이와 같이, 제 1 부분(106)은 기판 기저부(102)와 연계하여 제 1 다이오드(118)를 형성한다. 이와 같이, 제 2 부분(108)은 기판 기저부(102)와 연계하여 제 2 다이오드(120)를 형성한다. 본 개시의 다양한 실시예에 따르면, 제 1 다이오드는 항복 전압, 또는 전력 용량, 또는 항복 전압 및 전력 용량 측면에서 제 2 다이오드와 차이를 보인다. 예를 들어, 제 1 부분(106)에 비해 상대적으로 얇은 두께의 에피택셜층(104)의 제 2 부분(108) 덕분에, 제 2 부분(108)의 항복 전압은 제 1 부분(106)의 항복 전압에 비해 낮을 수 있다. 예를 들어, 제 1 부분(106)의 제 1 층 두께는 일부 실시예에서 20㎛와 80㎛ 사이에 놓일 수 있고, 제 1 부분(106)의 주어진 제 1 층 두께에 대하여, 제 2 부분(108)의 제 2 층 두께는 주어진 제 1 층 두께보다 얇을 수 있다.
도 1에 또한 도시되듯이, 기판(101) 내에 형성되는 제 1 다이오드(118) 및 제 2 다이오드(120)는 양극-양극 구조로 전기적 직렬로 배열된다. 제 1 다이오드(118) 및 제 2 다이오드(120)의 각자의 음극은 기판(101)의 제 1 측부 상에 각각 형성되는 접촉부(114) 및 접촉부(116)를 통해 전기적으로 접촉될 수 있다. 이와 같이, TVS 디바이스(100)는 비대칭 단일-측부 양방향 디바이스를 형성할 수 있다.
제 1 다이오드(118)와 제 2 다이오드(120) 사이의 전압 비대칭 정도는 제 2 부분(108)의 제 2 층 두께에 대비한 제 1 부분(106)의 제 1 층 두께의 상대적 두께를 조정함으로써 배열될 수 있다. 예를 들어, 다양한 실시예에서, 에피택셜층(104)은 기판 기저부(102) 상의 블랭킷 층으로 형성되어, 도펀트 레벨이 에피택셜층(104) 간에 균일하다. 제 1 부분(106)이 변경없이 유지될 수 있고, 균일한 두께로 에피택셜층(104)의 초기 형성 후, 제 2 부분(108)의 층 두께를 감소시키도록 제 2 부분(108)이 에칭될 수 있다. 예를 들어, 제 1 부분(106)을 마스킹하면서, 트렌치(112)에 의해 도시되는 바와 같이, 요홈(recess) 또는 트렌치 형상을 형성하도록, 알려진 에천트로 제 2 부분(108)을 노출시킴으로써 제 2 부분(108)이 선택적으로 에칭될 수 있다. 도 1의 예에서, 제 1 부분(106)의 제 1 상측 표면(124)에 의해 형성되는 평면(122)은 제 2 부분(108)의 제 2 상측 표면(126) 위에 놓인다.
제 2 부분(108)은 면적의 80%, 면적의 90%, 면적의 99%, 등과 같이, 제 2 부분(108)의 (기판(101)의 평면 내) 대부분의 면적에 걸쳐 균일한 제 2 층 두께를 형성하도록 에칭될 수 있다. 이러한 방식으로, 제 2 부분(108)이 목표 평균층 두께로 에칭되어, 제 2 다이오드(120)의 항복 전압을 제 1 다이오드(118)의 항복 전압과 상이하도록 조정할 수 있다. 제 1 부분(106) 및 제 2 부분(108)이 동일한 액티브 도펀트 농도를 가질 수 있기 때문에, 제 2 다이오드(120)에 부여될 상이한 항복 전압은 목표 두께에 도달하도록 제 2 부분의 목표 크기를 에칭함으로써 목표 값으로 쉽게 조정될 수 있다. 예를 들어, 제 1 다이오드(118)가 60㎛의 제 1 층 두께 및 600V의 항복 전압으로 형성될 경우, 제 2 다이오드(120)는 600V보다 훨씬 낮은 항복 전압을 도출하기 위해, 30㎛의 제 2 부분(108)의 제 2 층 두께를 도출하도록 에칭에 의해 형성될 수 있다.
제 1 다이오드(118)와 제 2 다이오드(120) 간의 전압의 위 예는 단지 예시에 지나지 않고 실시예들은 이 범주로 제한되지 않는다. 다양한 추가 실시예에서, 제 1 다이오드(118)는 300V 이상의 항복 전압을 포함할 수 있고, 제 2 다이오드(120)는 100V 이하의 항복 전압을 포함할 수 있다. 또한, 실시예들은 이러한 범주에 제한되지 않는다.
다른 실시예에서, 제 1 다이오드(118) 및 제 2 다이오드(120)가 비대칭 전력 용량을 나타내는 경우에, 제 1 다이오드(118)는 700W 이상의 전력 용량을 포함할 수 있고, 제 2 다이오드는 500W 미만의 전력 용량을 포함할 수 있다. 제 1 다이오드(118) 및 제 2 다이오드(120)의 전력 용량이 서로 상이하도록 설정될 수 있다. 전력 용량은 기판(101)의 평면(도시되는 카테시안 좌표계의 X-Y 평면) 내의 제 1 부분(106) 및 제 2 부분(108)의 면적을 조정함으로써 조정될 수 있다. 이 면적들은 당 분야에 알려진 기술에 따라, 제 1 부분(106) 및 제 2 부분(108)을 형성하도록 상이한 크기의 마스크를 형성함으로써 조정될 수 있다.
비대칭 디바이스를 위한 도 1의 설계의 장점은, 리드프레임이 상이한 다이오드와 접촉하기 위해 기판(101)의 단 일 측부에만 부착될 수 있다는 것이다. 도 2는 TVS 디바이스 조립체(150)를 도시한다. TVS 디바이스 조립체(150)는 TVS 디바이스(100) 및 리드프레임(160)을 포함할 수 있고, 리드프레임(160)은 TVS 디바이스(100)의 제 1 표면(도 1의 상측 표면을 의미)과 접촉한다. 본 예에서, 리드프레임(160)은 제 1 파트(162)를 포함할 수 있고, 제 1 파트(162)는 TVS 디바이스(100)의 제 1 부분(106)에 연결되고, TVS 디바이스(100)의 제 2 부분(108)에 연결되는 제 2 부분(164)을 포함할 수 있다. 도 2의 예에서, TVS 조립체는 하우징(170)을 포함할 수 있고, 이러한 하우징은 몰딩된 패키지일 수 있다. 리드프레임(160)은 납땜 또는 다른 접합 방법에 의해 TVS 디바이스(100)에 편리하게 부착될 수 있다.
도 3은 본 개시의 실시예에 따른 예시적인 프로세스 흐름도(300)를 도시한다. 블록(302)에서, 기판이 제공되며, 기판은 제 1 전도도 유형의 기저층을 포함한다. 기판은 예를 들어 p-형 실리콘 기판일 수 있고, 이 경우 기저층이 기판 자체를 나타낸다. 블록(304)에서, 제 2 전도도 유형의 에피택셜층이 기저층 상에 형성되고, 에피택셜층은 기판의 제 1 측부 상에 배치된다. 이와 같이, 에피택셜층은 기판이 p-형 실리콘을 기반으로 할 때 n-형일 수 있다. 에피택셜층은 알려진 증착 방법에 따라 형성될 수 있다. 에피택셜층 내의 도펀트 농도 및 에피택셜층의 층 두께는 기판에 형성될 다이오드의 전기적 성질에 따라 설계될 수 있다. 다양한 실시예에서, 에피택셜층의 층 두께는 20㎛ 내지 80㎛ 범위에 놓일 수 있다. 실시예는 이러한 범주로 제한되지 않는다.
블록(306)에서, 제 1 에피택셜 부분 및 제 2 에피택셜 부분이 에피택셜층 내에 형성되고, 제 1 에피택셜 부분은 제 2 에피택셜 부분으로부터 전기적으로 단절된다. 제 1 에피택셜 부분 및 제 2 에피택셜 부분은 알려진 기술에 따라 단절 구조체를 생성함으로써 형성될 수 있고, 단절 구조체는 에피택셜층 전체를 통해 연장된다.
블록(308)에서, 제 2 에피택셜 부분 내에 요홈이 형성되고, 기판의 제 1 측부 상에서 에피택셜층 내에 제 1 다이오드 및 제 2 다이오드가 형성된다. 따라서, 제 1 다이오드는 제 1 층 두께로 에피택셜층의 제 1 부분에 형성되고, 제 2 다이오드는 제 2 층 두께로 에피택셜층의 제 2 부분에 형성된다. 따라서, 제 1 다이오드 및 제 2 다이오드는 제 1 부분과 제 2 부분 간 상이한 두께 덕에 항복 전압이 서로 다를 수 있다. 이러한 방식으로, 단일 측부 양방향 비대칭 디바이스가 편리하게 형성될 수 있다.
본 실시예가 특정 실시예를 참조하여 개시되었지만, 첨부된 청구 범위에 정의 된 바와 같이, 본 개시물의 범위 및 범위를 벗어나지 않으면 서 기술된 실시 예에 대한 많은 수정, 변경 및 변경이 가능하다. 따라서, 본 실시예는 설명된 실시 예들에 한정되지 않으며, 이하의 특허 청구 범위의 용어 및 그 등가물에 의해 정의 된 전체 범위를 가질 수 있다.

Claims (18)

  1. 과도 전압 억제(TVS) 디바이스에 있어서,
    기판에 형성되는 기판 기저부 - 상기 기판 기저부는 제 1 전도도 유형의 반도체를 포함함 - 와,
    상기 기판의 제 1 측부 상에서, 상기 기판 기저부 상에 배치되고, 제 2 전도도 유형의 반도체를 포함하는 에피택셜층을 포함하되, 상기 에피택셜층은,
    제 1 층 두께를 가진 제 1 부분과,
    상기 제 1 층 두께보다 얇은 제 2 층 두께를 가진 제 2 부분 - 상기 제 1 부분 및 제 2 부분은 기판의 제 1 측부 상에 배치되고, 상기 제 1 부분은 상기 제 2 부분으로부터 전기적으로 단절됨 - 을 더 포함하는
    과도 전압 억제 디바이스.
  2. 제 1 항에 있어서, 상기 제 1 부분은 제 1 다이오드를 형성하고, 상기 제 2 부분은 제 2 다이오드를 형성하며, 상기 제 1 다이오드는 항복 전압, 전력 용량, 또는 항복 전압 및 전력 용량이 상기 제 2 다이오드와 상이한, 과도 전압 억제 디바이스.
  3. 제 2 항에 있어서, 상기 제1 다이오드 및 상기 제2 다이오드가 전기적 직렬의 양극-양극 구조로 배열되는, 과도 전압 억제 디바이스.
  4. 제 1 항에 있어서, 상기 제 1 층 두께는 20㎛ 내지 80㎛ 사이인, 과도 전압 억제 디바이스.
  5. 제 1 항에 있어서, 상기 제 2 부분은 트렌치 형상을 포함하고, 상기 제 1 부분의 제 1 상측 표면에 의해 정의되는 평면은 상기 제 2 부분의 제 2 상측 표면 위에 놓이는, 과도 전압 억제 디바이스.
  6. 제 2 항에 있어서, 상기 제 1 다이오드는 300V 이상의 항복 전압을 포함하고, 상기 제 2 다이오드는 100V 이하의 항복 전압을 포함하는, 과도 전압 억제 디바이스.
  7. 제 2 항에 있어서, 상기 제 1 다이오드는 700W 이상의 전력 용량을 포함하고, 상기 제 2 다이오드는 500W 이하의 전력 용량을 포함하는, 과도 전압 억제 디바이스.
  8. 과도 전압 억제(TVS) 디바이스 및 리드프레임을 포함하는 과도 전압 억제(TVS) 디바이스 조립체에 있어서, 상기 과도 전압 억제 디바이스는,
    기판에 형성되는 기판 기저부 - 상기 기판 기저부는 제 1 전도도 유형의 반도체를 포함 - 와,
    제 2 전도도 유형의 반도체를 포함하는 에피택셜층의 제 1 측부 상에서, 상기 기판 기저부 상에 배치되는, 에피택셜층을 포함하되, 상기 에피택셜층은,
    제 1 층 두께를 가진 제 1 부분과,
    상기 제 1 층 두께보다 얇은 제 2 층 두께를 가진 제 2 부분 - 상기 제 2 부분은 트렌치 형상을 포함하고, 상기 제 1 부분의 제 1 상측 표면에 의해 정의되는 평면은 상기 제 2 부분의 제 2 상측 표면 위에 놓임 - 을 더 포함하며,
    상기 리드프레임은 상기 과도 전압 억제 디바이스에 연결되고, 상기 리드프레임은,
    상기 과도 전압 억제 디바이스의 제 1 부분에 연결되는 제 1 파트와,
    상기 과도 전압 억제 디바이스의 제 2 부분에 연결되는 제 2 파트를 포함하는
    과도 전압 억제 디바이스 조립체.
  9. 제 8 항에 있어서, 상기 리드프레임은 상기 과도 전압 억제 디바이스의 일 측부 상에만 배치되는, 과도 전압 억제 디바이스 조립체.
  10. 제 8 항에 있어서, 상기 제 1 부분 및 제 2 부분은 기판의 제 1 측부 상에 배치되고, 상기 제 1 부분은 상기 제 2 부분으로부터 전기적으로 단절되는, 과도 전압 억제 디바이스 조립체.
  11. 제 8 항에 있어서, 상기 제 1 부분은 제 1 다이오드를 형성하고, 상기 제 2 부분은 제 2 다이오드를 형성하며, 상기 제 1 다이오드는 항복 전압, 전력 용량, 또는 항복 전압 및 전력 용량이 상기 제 2 다이오드와 다른,
    과도 전압 억제 디바이스 조립체.
  12. 제 11 항에 있어서, 상기 제 1 다이오드 및 상기 제 2 다이오드가 전기적 직렬의, 양극-양극 구조로 배열되는, 과도 전압 억제 디바이스 조립체.
  13. 제 11 항에 있어서, 상기 제 1 다이오드는 300V 이상의 항복 전압을 포함하고, 상기 제 2 다이오드는 100V 이하의 항복 전압을 포함하는, 과도 전압 억제 디바이스 조립체.
  14. 제 11 항에 있어서, 상기 제 1 다이오드는 700W 이상의 전력 용량을 포함하고, 상기 제 2 다이오드는 500W 이하의 전력 용량을 포함하는, 과도 전압 억제 디바이스 조립체.
  15. 제 1 전도도 유형의 기저층을 가진 기판을 제공하는 단계와,
    상기 기저층 상에 제 2 전도도 유형의 에피택셜층을 형성하는 단계 - 상기 에피택셜층은 상기 기판의 제 1 측부 상에 배치됨 - 와,
    상기 에피택셜층 내에 제 1 에피택셜 부분 및 제 2 에피택셜 부분을 형성하는 단계 - 상기 제 1 에피택셜 부분은 상기 제 2 에피택셜 부분으로부터 전기적으로 단절됨 - 와,
    상기 제 2 에피택셜 부분 내에 요홈을 형성하는 단계 - 상기 기판의 제 1 측부 상에서 상기 에피택셜층 내에 제 1 다이오드 및 제 2 다이오드가 형성됨 - 를 포함하는, 방법.
  16. 제 15 항에 있어서, 상기 제 1 부분은 제 1 다이오드를 형성하고, 상기 제 2 부분은 제 2 다이오드를 형성하며, 상기 제 1 다이오드는 항복 전압, 전력 용량, 또는 항복 전압 및 전력 용량이 상기 제 2 다이오드와 다른, 방법.
  17. 제 15 항에 있어서, 상기 제 1 부분은 제 1 두께를 포함하고, 상기 제 2 부분은 제 2 두께를 포함하며, 상기 제 2 두께는 상기 제 1 두께보다 얇은, 방법.
  18. 제 15 항에 있어서, 상기 기판에 리드프레임을 부착하는 단계를 더 포함하며, 상기 리드프레임은 상기 기판의 제 1 측부 상에만 배치되는, 방법.
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