KR20130139013A - 반도체 소자 및 그의 제조 방법 - Google Patents
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Abstract
본 발명의 일 실시예에 따른 반도체 소자는 제 1 도전형을 갖고, 리세스된 영역을 갖는 반도체 기판, 상기 반도체 기판의 상기 리세스된 영역의 바닥면과 접촉되고, 상기 제 1 도전형과 다른 제 2 도전형의 이온 주입 층, 상기 이온 주입 층의 양 측벽과 상기 리세스된 영역의 측벽 사이에 배치되는 확산 방지 패턴, 및 상기 확산 방지 패턴과 이격되며, 상기 이온 주입 층에 배치되는 컨택 전극을 포함할 수 있다.
Description
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로 더욱 상세하게는, 트랜치 식각 기술을 이용한 다이오드 소자 및 그의 제조 방법에 관한 것이다.
ESD(Electro Static Discharge) 보호소자는 낙뢰나 정전기 등의 외부 환경으로부터 순간적으로 유입되는 순간 과도 전압으로부터 내부 회로를 보호하기 위해 사용되는 소자이다. 상기 ESD 보호소자는 내부 회로와 병렬로 연결되어 있다. 따라서, 외부로부터 과도 전류가 유입될 때, 순간 과도 전류를 바이 패스(bypass) 하여 내부 회로를 보호하는 역할을 한다.
일반적으로, 상기 ESD 보호 소자는 PN 접합 형태의 제너 다이오드(Zener Diode)와 트렌지스터 형태의 TVS(Transient Voltage Suppression) 다이오드로 나눌 수 있다.
상기 제너 다이오드는 자동차, 전동 자전거, 모터, 산업용 및 정보 통신 기기의 회로 보호용으로 사용된다. 최근에 상기 제너 다이오드는 LED용 보호 소자로 사용된다.
본 발명의 해결하고자 하는 과제는 신뢰성이 향상된 반도체 소자를 제공하는데 있다.
본 발명의 해결하고자 하는 다른 과제는 신뢰성이 향상된 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 반도체 소자는 제 1 도전형을 갖고, 리세스된 영역을 갖는 반도체 기판, 상기 반도체 기판의 상기 리세스된 영역의 바닥면과 접촉되고, 상기 제 1 도전형과 다른 제 2 도전형의 이온 주입 층, 상기 이온 주입 층의 양 측벽과 상기 리세스된 영역의 측벽 사이에 배치되는 확산 방지 패턴, 및 상기 확산 방지 패턴과 이격되며, 상기 이온 주입 층에 배치되는 컨택 전극을 포함할 수 있다.
상기 확산 방지 패턴의 하면은 상기 이온 주입 층의 하면과 같은 높이에 배치될 수 있다.
상기 컨택 전극의 상면과 접촉되며, 상기 이온 주입 층의 상면을 덮는 상부 전극, 및 상기 반도체 기판의 하면에 배치되는 하부 전극을 더 포함할 수 있다.
상기 반도체 기판은 불순물 층을 포함하고, 상기 리세스된 영역은 상기 이온 주입 층이 배치될 수 있다.
상기 반도체 기판의 폭은 상기 불순물 층의 폭보다 넓고, 상기 반도체 기판의 상면 가장자리가 노출될 수 있다.
상기 컨택 전극의 상면과 접촉되며, 상기 이온 주입 층의 상면을 덮는 상부 전극, 및 상기 불순물 층과 이격되며, 노출된 상기 반도체 기판의 상면에 배치되는 하부 전극을 더 포함할 수 있다.
상기 컨택 전극의 하면은 상기 확산 방지 패턴의 하면 보다 위에 배치될 수 있다.
상기 확산 방지 패턴은 절연물질 또는 반도체 물질을 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자는 제 1 도전형을 갖고, 리세스된 영역을 갖는 반도체 기판, 상기 반도체 기판의 상기 리세스된 영역의 바닥면과 접촉되고, 상기 제 1 도전형과 다른 제 2 도전형의 이온 주입 층, 상기 이온 주입 층의 측벽과 상기 리세스된 영역의 측벽 사이에 배치되는 확산 방지 패턴, 및 상기 확산 방지 패턴과 이격되며, 상기 이온 주입 층을 관통하는 소자 분리 패턴을 포함할 수 있다.
상기 확산 방지 패턴의 하면은 상기 이온 주입 층의 하면과 같은 높이에 배치될 수 있다.
상기 소자 분리 패턴의 하면은 상기 확산 방지 패턴의 하면 보다 아래에 배치될 수 있다.
상기 확산 방지 패턴은 절연물질 또는 반도체 물질을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 복수의 소자부들 및 상기 소자부들 사이의 절단부를 포함하는 제 1 도전형의 반도체 기판을 준비하는 것, 상기 반도체 기판에 이온 주입 공정을 수행하여, 상기 반도체 기판에 상기 제 1 도전형과 다른 제 2 도전형의 이온 주입 층을 형성하는 것, 상기 이온 주입 층과 반도체 기판을 이방성 식각하여 제 1 트랜치를 형성하는 것, 상기 제 1 트랜치 내에 확산 방지 패턴을 형성하는 것, 및 상기 반도체 기판의 절단부를 식각하여 상기 반도체 기판을 복수 개의 소자들로 분리시키는 것을 포함할 수 있다.
상기 확산 방지 패턴을 형성한 후, 상기 이온 주입 층을 식각하여 제 2 트랜치를 형성하는 것, 및 상기 제 2 트랜치 내에 컨택 전극을 형성하는 것을 더 포함할 수 있다.
상기 확산 방지 패턴을 형성한 후, 상기 이온 주입 층을 식각하여 상기 이온 주입 층을 관통하는 제 2 트랜치를 형성하는 것, 및 상기 제 2 트랜치 내에 소자 분리 패턴을 형성하는 것을 더 포함할 수 있다.
상기 확산 방지 패턴이 형성한 후, 상기 이온 주입 층에 열처리 공정을 수행하는 것을 더 포함할 수 있다.
상기 열처리 공정을 수행하는 것은, 상기 이온 주입 층에 포함되는 있는 불순물이 상기 불순물 층으로 확산되어 상기 이온 주입 층의 하면이 상기 확산 방지 패턴의 하면과 같은 높이로 형성되는 것을 포함할 수 있다.
상기 컨택 전극을 덮는 상부 전극을 형성하는 것, 및 상기 반도체 기판의 하면 상에 하부 전극을 형성하는 것을 더 포함할 수 있다.
상기 이온 주입 층을 형성하기 전에, 상기 반도체 기판 상에 불순물 층을 형성하는 것을 더 포함할 수 있다.
다른 실시예에 따른 반도체 소자의 제조 방법은, 상기 컨택 전극이 형성된 상기 이온 주입 층의 상면을 덮는 상부 전극을 형성하는 것, 상기 상부 전극 및 상기 불순물 층을 패터닝하여 상기 반도체 기판의 상면을 노출시키는 것, 및 노출된 상기 반도체 기판 상에 하부 전극을 형성하는 것을 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 이온 주입 층의 측벽과 불순물 층의 측벽 사이에 확산 방지 패턴이 배치될 수 있다. 상기 확산 방지 패턴은 상기 이온 주입 층과 상기 불순물 층 사이를 이격시킬 수 있다. 이에 따라, 상기 이온 주입 층에 열처리 공정 시, 상기 이온 주입 층 내에 포함되어 있는 불순물이 상기 불순물 층으로 확산하는 것을 방지할 수 있다. 따라서, 상기 반도체 소자의 항복전압을 높일 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 트랜치 식각 공정을 이용하여 반도체 기판을 복수 개의 소자들로 분리시킬 수 있다. 즉, 반도체 기판의 절단 기술을 상기 트랜치 식각 공정으로 이용할 수 있다. 상기 트랜치 식각 기술로 상기 반도체 기판을 절단하게 되면, 소잉 절단 기술에 비해 절단 폭을 줄일 수 있어 반도체 기판의 단위 면적 당 반도체 소자의 수를 증가시킬 수 있다. 뿐만 아니라, 상기 반도체 소자의 파손을 방지할 수 있어 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 1 내지 도 6은 본 발명의 실시예들에 따른 반도체 소자를 나타낸 단면도들이다.
도 7a 내지 도 7c는 본 발명의 실시예들에 따른 반도체 기판이 패터닝된 모습을 보여주는 평면도들이다.
도 8a 내지 도 8m은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들로서, 도 7a 내지 도 7c의 I-I' 선을 따라 자른 단면도들이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도이다.
도 7a 내지 도 7c는 본 발명의 실시예들에 따른 반도체 기판이 패터닝된 모습을 보여주는 평면도들이다.
도 8a 내지 도 8m은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들로서, 도 7a 내지 도 7c의 I-I' 선을 따라 자른 단면도들이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1 내지 도 6은 본 발명의 실시예들에 따른 반도체 소자를 나타낸 단면도들이다.
도 1을 참조하면, 반도체 소자(100)는 리세스된 영역을 갖는 제 1 도전형의 반도체 기판(11)이 제공될 수 있다. 상기 반도체 기판(100)의 리세스된 영역의 바닥면과 접촉되고, 제 1 도전형과 다른 제 2 도전형의 이온 주입 층(18)이 포함될 수 있다. 상기 제 2 도전형의 이온 주입 층(18)의 측벽에 확산 방지 패턴(21a)이 배치되며, 상기 확산 방지 패턴(21a)과 이격되며, 상기 제 2 도전형의 이온 주입 층(18) 내에 컨택 전극(24a)이 배치될 수 있다.
상기 반도체 기판(11) 상부에 상기 반도체 기판(11)보다 저농도로 도핑된 불순물 층(12)이 제공될 수 있다. 상기 불순물 층(12)은 상기 반도체 기판(11)과 동일한 도전형으로 이루어질 수 있다. 상기 반도체 기판(11)의 폭과 상기 불순물 층(12)의 폭은 같을 수 있다.
상기 이온 주입 층(18)은 상기 불순물 층(12) 내에 배치될 수 있다. 상기 이온 주입 층(18)은 상기 반도체 기판(11)과 반대의 도전형을 가질 수 있다. 예를 들어, 상기 불순물 층(12)이 N형일 경우, 상기 이온 주입 층(18)은 P형일 수 있다. 따라서, 상기 불순물 층(12)과 상기 이온 주입 층(18)은 PN 접합 다이오드를 구성할 수 있다.
상기 확산 방지 패턴(21a)은 상기 이온 주입 층(18)의 측벽에 배치될 수 있다. 상세하게, 상기 확산 방지 패턴(21a)은 상기 이온 주입 층(18)의 측벽과 상기 반도체 기판(10)의 상기 리세스된 영역의 측벽(13) 사이에 배치될 수 있다. 상기 확산 방지 패턴(21a)의 하면은 상기 이온 주입 층(18)의 하면과 같거나 아래에 배치될 수 있다. 이에 따라, 상기 확산 방지 패턴(21a)은 상기 불순물 층(12)과 상기 이온 주입 층(18) 사이를 이격시킬 수 있다. 따라서, 상기 이온 주입 층(18)내에 포함되어 있는 불순물이 상기 불순물 층(12)으로 확산되지 못하도록 할 수 있다. 또한, 상기 확산 방지 패턴(21a)은 상기 이온 주입 층(18)의 양 측면의 모서리 부분에 전계가 집중되는 것을 방지할 수 있다. 따라서, 반도체 소자(100)의 항복전압을 높일 수 있다. 게다가, 상기 반도체 소자(100)의 역방향 누설전류를 감소시킬 수 있어 전기적 특성이 향상될 수 있다. 상기 확산 방지 패턴(21a)은 실리콘 산화물, 실리콘 질화물, 또는 반도체 물질로 이루어질 수 있다.
상기 컨택 전극(24a)은 상기 이온 주입 층(18)에 배치될 수 있다. 상기 컨택 전극(24a)은 상기 확산 방지 패턴(21a)과 이격되어 배치될 수 있다. 상기 컨택 전극(24a)의 상면은 상기 불순물 층(12)의 상면 및 상기 확산 방지 패턴(21a)의 상면과 공면(coplanar)일 수 있다. 상기 컨택 전극(24a)은 하나 또는 복수 개일 수 있다. 상기 컨택 전극(24a)이 복수 개일 경우, 상기 컨택 전극(24a)은 서로 이격되어 배치될 수 있다. 상기 컨택 전극(24a)의 갯수가 많아질수록 상기 이온 주입 층(18)과 상기 상부 전극(27) 사이의 접촉 저항을 줄일 수 있다. 따라서, 상기 반도체 소자(100)의 전기적 특성이 향상될 수 있다. 상기 컨택 전극(24a)은 금속 물질로 이루어질 수 있다.
상기 불순물 층(12) 상에 절연패턴(14a)이 더 배치될 수 있다. 상기 절연패턴(14a)은 상기 이온 주입 층(18)의 상면과 이격되어 배치될 수 있다. 상기 절연패턴(14a)은 실리콘 산화막 또는 실리콘 질화막일 수 있다.
상기 이온 주입 층(18)의 상면을 덮는 상부 전극(27)이 제공될 수 있다. 상기 상부 전극(27)은 상기 절연패턴(14a)의 측벽과 상면을 덮도록 배치될 수 있다. 상기 상부 전극(27)은 금속 물질로 이루어질 수 있다. 상기 상부 전극(27)은 상기 컨택 전극(24a)과 전기적으로 연결될 수 있다. 상기 상부 전극(27)은 외부 회로와 전기적으로 연결될 수 있다.
상기 반도체 기판(11)의 하면 상에 하부 전극(28)이 배치될 수 있다. 상기 하부 전극(28)은 금속 물질로 이루어질 수 있다. 상기 하부 전극(28)은 상기 상부 전극(27)과 동일한 물질로 이루어질 수 있다.
도 2를 참조하면, 반도체 소자(200)에서 상기 반도체 기판(11)의 일부분이 노출될 수 있다. 상세하게, 상기 반도체 기판(11)의 양 측의 가장자리 상면에 상기 불순물 층(12)이 배치되지 않을 수 있다. 따라서, 상기 반도체 기판(11)의 폭은 상기 불순물 층(12)의 폭보다 더 넓을 수 있다.
도 3을 참조하면, 상기 반도체 소자(300)에서 상기 반도체 기판(11)의 폭은 상기 불순물 층(12)의 폭보다 더 넓어, 상기 반도체 기판(11)의 가장자리가 노출될 수 있다. 노출된 상기 반도체 기판(11)의 일면 상에 상기 하부 전극(28)이 배치될 수 있다. 상기 하부 전극(28)은 상기 불순물 층(12)과 이격되어 배치될 수 있다.
도 4를 참조하면, 반도체 소자(400)에서 소자 분리 패턴(34a)은 상기 이온 주입 층(18) 및 상기 불순물 층(12)을 관통하여 배치될 수 있다. 상기 소자 분리 패턴(34a)은 상기 불순물 층(12)과 상기 이온 주입 층(18)에 의해 이루어진 다이오드 소자를 복수 개로 분리시킬 수 있다. 예를 들어, 상기 확산 방지 패턴(21a) 사이에 하나의 소자 분리 패턴(34a)이 배치될 경우, 하나의 다이오드 소자는 2개로 분리될 수 있다. 도 4에 도시된 것과 같이, 상기 확산 방지 패턴(21a) 사이에 6개의 상기 소자 분리 패턴(34a)이 이격되어 배치 될 경우, 하나의 다이오드 소자는 7개로 분리될 수 있다. 복수 개로 분리된 상기 다이오드 소자들은 병렬로 연결될 수 있다. 상기 소자 분리 패턴(34a)은 산화물, 질화물, 또는 산화물과 질화물이 혼합된 절연 물질로 이루어질 수 있다.
도 5를 참조하면, 반도체 소자(500)에서 상기 소자 분리 패턴(34a)은 상기 이온 주입 층(18) 및 상기 불순물 층(12)을 관통하여 배치될 수 있다. 상기 소자 분리 패턴(34a)은 상기 불순물 층(12)과 상기 이온 주입 층(18)에 의해 이루어진 다이오드 소자를 복수 개로 분리시킬 수 있다.
상기 반도체 기판(11)의 일부분이 노출될 수 있다. 상세하게, 상기 반도체 기판(11) 양측의 가장자리 상면에 상기 불순물 층(12)이 배치되지 않을 수 있다. 따라서, 상기 반도체 기판(11)의 폭은 상기 불순물 층(12)의 폭보다 더 넓을 수 있다.
도 6을 참조하면, 반도체 소자(600)에서 상기 소자 분리 패턴(34a)은 상기 이온 주입 층(18) 및 상기 불순물 층(12)을 관통하여 배치될 수 있다. 상기 소자 분리 패턴(34a)은 상기 불순물 층(12)과 상기 이온 주입 층(18)에 의해 이루어진 다이오드 소자를 복수 개로 분리시킬 수 있다.
상기 반도체 기판(11)의 폭은 상기 불순물 층(12)의 폭보다 넓어, 상기 반도체 기판(11)의 가장자리가 노출될 수 있다. 노출된 상기 반도체 기판(11)의 일면 상에 상기 하부 전극(28)이 배치될 수 있다. 상기 하부 전극(28)은 상기 불순물 층(12)과 이격되어 배치될 수 있다.
도 7a 내지 도 7c는 본 발명의 실시예들에 따른 반도체 기판이 패터닝된 모습을 보여주는 평면도들이다.
도 7a 내지 도 7c를 참조하면, 반도체 기판(11)에 절단 트랜치(33)가 형성될 수 있다. 상기 절단 트랜치(33)에 의하여 상기 반도체 기판(11)이 절단될 수 있다. 따라서, 상기 반도체 기판(11)이 복수 개의 반도체 소자 단위로 분리될 수 있다.
상기 절단 트랜치(33)에 의하여 상기 반도체 기판(11)이 라인(line) 형태, 원형(Circle) 형태 또는 라인(line)과 원형(Circle) 형태가 혼합된 모양으로 패터닝 될 수 있다. 도면 상에는 도시되지 않았지만, 상기 절단 트랜치(33)는 사각형, 삼각형, 오각형, 육각형, 및 다양한 모양으로 상기 반도체 기판(11)을 패터닝할 수 있다. 이에 따라, 상기 반도체 기판(11)은 다양한 모양으로 절단될 수 있다.
소잉 기술과 같은 기계적인 절단 방법으로 상기 반도체 기판(11) 상에 스크라이빙 패턴을 형성하게 되면, 상기 스크라이빙 패턴으로 형성된 절단 폭이 수백 마이크로 이상일 수 있다. 반면에, 상기 절단 트랜치(33)와 같이 트랜치 식각 기술을 이용하여 상기 반도체 기판(11)을 절단하게 되면, 상기 절단 트랜치(33)의 폭이 약 수 마이크로미터까지 감소할 수 있다. 따라서, 상기 트랜치 식각 기술을 이용하여 절단 폭을 줄일 수 있다. 따라서, 상기 반도체 기판(11)의 단위 면적 당 제조할 수 있는 반도체 소자의 수를 증가시킬 수 있다. 뿐만 아니라, 상기 반도체 소자의 파손을 방지시킬 수 있어 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 8a 내지 도 8m은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로써, 도 7a 내지 도 7c의 I-I'의 선을 따라 자른 단면도들이다.
도 8a를 참조하면, 제 1 도전형의 반도체 기판(11) 상에 불순물 층(12)이 형성될 수 있다.
상기 반도체 기판(11)은 N형 또는 P형의 반도체 기판일 수 있다. 상기 반도체 기판(11)은 소자부(A)들과 상기 소자부(A)들 사이의 절단부(B)를 포함할 수 있다. 일 실시예에 따르면, 상기 불순물 층(12)은 상기 반도체 기판(11)을 에피택셜 성장 법으로 성장시켜 형성될 수 있다. 상기 불순물 층(12)은 상기 반도체 기판(11)과 같은 도전형을 가질 수 있다. 상기 불순물 층(12)은 상기 반도체 기판(11)보다 저농도로 도핑될 수 있다.
다른 실시예에 따르면, 상기 불순물 층(12)은 이온 주입 공정과 열처리 공정에 의하여 형성될 수 있다.
상기 불순물 층(12) 상에 절연막(14)이 형성될 수 있다. 상기 절연막(14)은 실리콘 산화막 또는 실리콘 질화막일 수 있다.
도 8b를 참조하면, 상기 불순물 층(12) 상에 절연 패턴(14a)이 형성될 수 있다.
상기 불순물 층(12)에 제 1 포토레지스트 막(미도시)을 도포한 후 리소그래피 공정을 이용하여 제 1 포토레지스트 패턴(15)이 형성될 수 있다. 상기 제 1 포토레지스트 패턴(15)을 식각 마스크로 사용하여 상기 절연막(14)이 패터닝될 수 있다. 따라서, 상기 절연 패턴(14a)이 형성될 수 있다. 상기 절연 패턴(14a)은 상기 불순물 층(12)의 일부를 노출시킬 수 있다. 상기 식각은 건식 식각(Dry etch) 방법 또는 습식 식각(Wet etch) 방법으로 수행될 수 있다.
상기 절연 패턴(14a)을 형성한 후, 상기 제 1 포토레지스트 패턴(15)은 제거될 수 있다. 상기 제 1 포토레지스트 패턴(15)은 에싱(ashing) 공정에 의하여 제거될 수 있다.
도 8c를 참조하면, 상기 절연 패턴(14a)에 의하여 노출된 상기 불순물 층(12)의 상에 보호막(16)이 형성될 수 있다.
상기 보호막(16)은 상기 이온 주입 공정(17) 시, 상기 불순물 층(12)의 상면을 보호할 수 있다. 상기 보호막(16)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화막 및 실리콘 질화막이 포함된 이중막일 수 있다.
상기 보호막(16)이 형성된 상기 반도체 기판(11) 상에 이온 주입 공정(17)이 수행될 수 있다. 상기 이온 주입 공정(17)을 수행하여 상기 불순물 층(12) 내에 이온 주입 층(18)이 형성될 수 있다. 상기 이온 주입 층(18)은 상기 반도체 기판(11)의 소자부들(A)에 형성될 수 있다.
P형의 상기 이온 주입 층(18)을 형성할 경우, 상기 이온 주입 공정(17) 시 사용되는 불순물은 예를 들어, 보론(Boron), 알루미늄(Aluminum), 및 갈륨(Gallium) 중 어느 하나일 수 있다. 반면에, N형의 상기 이온 주입 층(18)을 형성할 경우, 상기 이온 주입 공정(17)시 사용되는 불순물은 예를 들어, 인(Phosphorus), 비소(Arsenic), 비스무스(Bismuth) 및 안티몬(Antimony) 중 어느 하나일 수 있다.
상기 이온 주입 층(18)을 형성한 후, 상기 보호막(16)은 제거될 수 있다. 상기 보호막(16)은 습식 식각(Wet etch)방법 또는 건식 식각(Dry etch) 방법에 의하여 제거될 수 있다.
도 8d를 참조하면, 상기 이온 주입 층(18)이 형성된 상기 반도체 기판(11) 상에 제 2 포토레지스트 패턴(19)이 형성될 수 있다.
제 2 포토레지스트 패턴(19)은 상기 이온 주입 층(18)의 상면과 상기 절연 패턴(14a)의 측벽 및 상면 상에 형성될 수 있다. 상기 제 2 포토레지스트 패턴(19)은 상기 절연 패턴(14a)의 측벽과 상기 이온 주입 층(18)의 상면을 노출시키는 개구부를 가질 수 있다.
도 8e를 참조하면, 상기 제 2 포토레지스트 패턴(19)을 식각 마스크로 사용하여, 상기 이온 주입 층(18)과 상기 불순물 층(12)을 이방성 식각할 수 있다. 따라서, 상기 소자부들(A) 내에 제 1 트랜치(20)가 형성될 수 있다.
상기 제 1 트랜치(20)에 의해 상기 이온 주입 층(18)의 측벽(18a)과 상기 불순물 층(12)의 측벽(13)이 노출될 수 있다. 상세하게, 상기 제 1 트랜치(20)에 의하여 상기 불순물 층(12)의 측벽(13)과 상기 이온 주입 층(18)의 측벽(18a)이 분리될 수 있다. 상기 제 1 트랜치(20)의 하면은 상기 이온 주입 층(18)의 하면보다 아래에 위치할 수 있다.
상기 제 2 포토레지스트 패턴(19) 상에 확산 방지 막(21)이 형성될 수 있다. 상기 확산 방지 막(21)은 상기 제 1 트랜치(20)를 채우도록 형성될 수 있다. 상기 확산 방지 막(21)은 실리콘 산화막, 실리콘 질화막, 및 폴리 실리콘 막 중 어느 하나일 수 있다. 상기 확산 방지 막(21)은 상기 절연 패턴(14a)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 즉, 소정의 식각 레서피를 사용하여 상기 확산 방지 막(21)을 식각하는 공정에서, 상기 확산 방지 막(21)은 상기 절연 패턴(14a)의 식각을 최소화 하면서 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 상기 절연 패턴(14a)이 실리콘 산화막일 경우, 상기 확산 방지 막(21)은 실리콘 질화물 또는 반도체 물질일 수 있다. 상기 반도체 물질은 예를들어, 폴리 실리콘일 수 있다.
도 8f를 참조하면, 상기 확산 방지 막(21)을 식각하여 확산 방지 패턴(21a)이 형성될 수 있다.
상기 확산 방지 패턴(21a)은, 상기 불순물 층(12) 상에 형성된 상기 확산 방지 막(21)은 제거되고, 상기 제 1 트랜치(20) 내에 형성된 상기 확산 방지 막(21)이 남아 형성될 수 있다. 따라서, 상기 이온 주입 층(18)의 측벽(18a)과 상기 불순물 층(12)의 측벽(13) 사이에 상기 확산 방지 패턴(21a)이 형성될 수 있다. 상기 확산 방지 막(21)은 건식 식각 방법(Dry etch) 또는 습식 식각 방법(Wet etch) 으로 제거될 수 있다. 상기 확산 방지 패턴(21a)의 상면은 상기 이온 주입 층(18)의 상면과 같은 높이로 형성될 수 있다. 반면에, 상기 확산 방지 패턴(21a)의 상면은 이온 주입 층(18)의 상면보다 돌출되게 형성될 수 있다.
상기 제 2 포토레지스트 패턴(19)이 제거될 수 있다. 상기 제 2 포토레지스트 패턴(19)은 에싱(ashing) 공정에 의하여 제거될 수 있다. 상기 제 2 포토레지스트 패턴(19)이 제거되어, 상기 절연 패턴(14a)의 측면 및 상면, 그리고 상기 이온 주입 층(18)의 상면이 노출될 수 있다.
도 8g를 참조하면, 상기 절연 패턴(14a)의 측면 및 상면, 그리고 상기 이온 주입 층(18)의 상면을 덮도록 제 3 포토레지스트 패턴(22)이 형성될 수 있다.
상기 제 3 포토레지스트 패턴(22)은 상기 절연 패턴(14a)의 상면 및 상기 이온 주입 층(18)의 상면이 덮도록 도포될 수 있다. 상기 제 3 포토레지스트 패턴(22)은 상기 이온 주입 층(18)의 상면을 노출시키는 개구부를 가질 수 있다.
상기 제 3 포토레지스트 패턴(22)을 식각 마스크로 사용하여, 상기 이온 주입 층(18)을 식각할 수 있다. 이에 따라, 상기 이온 주입 층(18) 내에 제 2 트랜치(23)가 형성될 수 있다. 상기 제 2 트랜치(23)는 상기 이온 주입 층(18)을 리세스 하여 형성될 수 있다. 상기 제 2 트랜치(23)은 하나 또는 복수 개로 형성될 수 있다. 상기 제 2 트랜치(23)가 복수 개 일 경우, 각각의 상기 제 2 트랜치(23)의 깊이는 같거나 또는 서로 다를 수 있다.
일 실시예에 따르면, 상기 제 1 트랜치(20) 및 상기 제 2 트랜치(23)가 동시에 형성될 수 있다. 하지만 상기 제 1 트랜치(20) 및 상기 제 2 트랜치(23)의 깊이가 서로 다를 수 있다. 따라서, 상기 제 1 트랜치(20) 및 상기 제 2 트랜치(23)의 깊이를 서로 다르게 형성하고자 할 경우, 상기 제 1 트랜치(20) 및 상기 제 2 트랜치(23)에 대응되는 식각 마스크의 폭을 다르게 하여 서로 다른 깊이의 트랜치가 형성될 수 있다.
다른 실시예에 따르면, 제 1 트랜치(20)는 상기 제 2 트랜치(23)가 형성된 후에 형성될 수 있다. 이 경우, 상기 컨택 전극(24a)이 상기 확산 방지 패턴(21a)보다 먼저 형성될 수 있다.
도 8h를 참조하면, 상기 제 3 포토레지스트 패턴(22)이 제거될 수 있다.
상기 제 3 포토레지스트 패턴(22)은 에싱(ashing)공정으로 제거될 수 있다. 상기 제 3 포토레지스트 패턴(22)이 제거되어 상기 절연 패턴(14a)의 측면 및 상면과 상기 이온 주입 층(18)의 상면이 노출될 수 있다.
상기 제 3 포토레지스트 패턴(22)이 제거된 후, 상기 이온 주입 층(18)에 열처리 공정이 수행될 수 있다.
열처리 공정이 수행되어 상기 이온 주입 층(18)에 포함되어 있는 불순물이 확산될 수 있다. 상기 열처리 공정은 약 600°C 내지 약 1,200°C에서 수행될 수 있다. 상기 불순물이 수직 방향의 상기 불순물 층(12)으로 확산되어, 상기 이온 주입 층(18)은 상기 열처리 공정 전보다 더 깊게 형성될 수 있다. 하지만, 상기 불순물은 상기 확산 방지 패턴(21a)에 의하여 수평 방향의 상기 불순물 층(12)으로 확산될 수 없다. 상기 이온 주입 층(18)의 하면은 상기 확산 방지 패턴(21a)의 하면과 같거나 확산 방지 패턴(21a)의 하면보다 위에 배치되도록 형성될 수 있다. 상기 이온 주입 층(18)의 하면의 높이는 상기 열처리 공정의 온도로 조절될 수 있다.
상기 제 2 트랜치(23)을 채우도록 상기 이온 주입 층(18)의 상면과 상기 절연 패턴(14a)의 상면 및 측면 상에 컨택 전극 막(24)이 형성될 수 있다. 상기 컨택 전극 막(24)은 화학 기상 증착(Chemical Vapor Deposition; CVD), 물리 기상 증착(Physical Vapor Deposition; PVD), 스퍼터링 증착 및 원자 층 증착(Atomic Layer Deposition; ALD) 중 어느 하나의 방법에 의해서 형성될 수 있다.
도 8i를 참조하면, 상기 컨택 전극 막(24)을 식각하여 상기 제 2 트랜치(23) 내에 컨택 전극(24a)이 형성될 수 있다.
상기 컨택 전극 막(24)은 상기 제 2 트랜치(23)에 채워진 부분을 제외한 나머지 부분이 식각될 수 있다. 이에 따라, 상기 제 2 트랜치(23) 내에 상기 컨택 전극(24a)이 형성될 수 있다. 상기 컨택 전극 막(24)은 건식 식각(Dry etch) 방법 또는 습식 식각(Wet etch) 방법으로 제거될 수 있다. 상기 컨택 전극(24a)은 금속 물질로 이루어질 수 있다. 상기 금속 물질은 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 구리(Cu) 및 이들의 합금으로 이루어진 물질 중 어느 하나일 수 있다.
도 8j를 참조하면, 상기 이온 주입 층(18)의 상면과 상기 절연 패턴(14a)의 측면 및 상면을 덮도록 상부 전극 막(25)이 형성될 수 있다.
상기 상부 전극 막(25)은 화학 기상 증착(Chemical Vapor Deposition; CVD), 물리 기상 증착(Physical Vapor Deposition; PVD), 스퍼터링 증착 및 원자 층 증착(Atomic Layer Deposition; ALD) 중 어느 하나의 방법에 의해서 형성될 수 있다. 상기 상부 전극 막(25)은 금속 물질로 이루어질 수 있다. 상기 금속 물질은 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 구리(Cu) 및 이들의 합금으로 이루어진 물질 중 어느 하나일 수 있다.
상기 상부 전극 막(25) 상면에 마스크 패턴(26)이 형성될 수 있다. 상기 마스크 패턴(26)은 상기 상부 전극 막(25)의 가장자리 상면이 노출되도록 형성될 수 있다. 상기 마스크 패턴(26)의 폭은 상기 이온 주입 층(18)의 폭과 같거나 더 넓을 수 있다. 상기 마스크 패턴(27)은 포토레지스트 물질 또는 절연 물질로 이루어질 수 있다.
도 8k를 참조하면, 상기 마스크 패턴(26)에 의해 노출된 상기 상부 전극 막(25)이 제거되어 상부 전극(27)이 형성될 수 있다.
상기 상부 전극 막(25)은 건식 식각(Dry etch) 방법 또는 습식 식각(Wet etch) 방법으로 제거될 수 있다. 상기 마스크 패턴(26)에 노출된 상기 상부 전극 막(25)이 제거되어 상기 절연 패턴(14a)의 상면이 노출될 수 있다. 노출되지 않은 상기 절연 패턴(14a)은 상기 상부 전극(27)에 덮일 수 있다.
상기 상부 전극(27)이 형성된 후, 상기 반도체 기판(11)의 하면 상에 하부 전극(28)이 형성될 수 있다. 상기 하부 전극(28)은 화학 기상 증착(Chemical Vapor Deposition; CVD), 물리 기상 증착(Physical Vapor Deposition; PVD), 스퍼터링 증착 및 원자 층 증착(Atomic Layer Deposition; ALD) 중 어느 하나의 방법에 의해서 형성될 수 있다. 상기 하부 전극(28)은 금속 물질로 이루어질 수 있다. 상기 금속 물질은 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 구리(Cu) 및 이들의 합금으로 이루어진 물질 중 어느 하나일 수 있다. 상기 하부 전극(28)은 상기 상부 전극(27)과 동일한 금속 물질로 형성될 수 있다.
도 8l을 참조하면, 상기 상부 절연 패턴(14a) 상면과 상기 상부 전극(27)의 상면을 덮도록 제 4 포토레지스트 패턴(31)이 형성될 수 있다.
상기 제 4 포토레지스트 패턴(31)은 상기 상부 전극(27)이 형성된 반도체 기판(11) 상에 도포될 수 있다. 상기 제 4 포토레지스트 패턴(31)은 상기 절연 패턴(14a)을 노출시키는 개구부를 가질 수 있다. 상세하게, 상기 개구부는 상기 반도체 기판(11)의 절단부(B)에 형성될 수 있다. 상기 개구부는 상기 상부 전극(27)과 이격되게 형성될 수 있다. 상기 제 4 포토레지스트 패턴(31)은 두껍게 형성되어야 한다. 왜냐하면 상기 제 4 포토레지스트 패턴(31)을 마스크 막으로 사용하여 상기 반도체 기판(11) 및 상기 하부 전극(28)이 관통 되도록 식각 되어야 하기 때문이다.
도 8m을 참조하면, 상기 반도체 기판(11)에 절단 트랜치(33)가 형성될 수 있다.
상기 절단 트랜치(33)는 상기 반도체 기판(11)의 절단부(B)에 형성될 수 있다. 상기 절단 트랜치(33)는 상기 제 4 포토레지스트 패턴(31)을 식각 마스크로 사용하여 상기 절연 패턴(14a), 상기 불순물 층(12), 상기 반도체 기판(11)을 식각하여 형성될 수 있다. 상기 절단 트랜치(33)는 건식 식각 방법을 이용하여 형성될 수 있다. 상기 절단 트랜치(33)는 트랜치 식각 공정에 의하여 상기 하부 전극(28)으로 연장될 수 있다. 상기 하부 전극(28)으로 연장된 상기 절단 트랜치(33)에 의해 상기 반도체 기판(11)의 소자부(A)들과 절단부(B)를 분리될 수 있다. 따라서, 반도체 소자(100)가 형성될 수 있다.
상기 하부 전극(28) 하면에 접착성 테이프(미도시), 또는 상기 반도체 기판(11)을 지지할 수 있는 지그(미도시)가 더 배치될 수 있다. 따라서, 상기 절단 트랜치(33)가 형성된 후 상기 반도체 기판(11)이 분리되어 형성된 반도체 소자들이 흩어지지 않게 할 수 있다.
상기 절단 트랜치(33)를 형성한 후, 상기 제 4 포토레지스트 패턴(33)이 제거될 수 있다. 상기 제 4 포토레지스트 패턴(33)은 에싱(ashing)공정으로 제거될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도이다.
도 9 및 도 8h를 참조하면, 상기 제 2 트랜치(23)는 상기 이온 주입 층(18) 및 상기 불순물 층(12)을 식각하여 형성될 수 있다. 상기 제 2 트랜치(23)에 의해 상기 반도체 기판(11)의 상면이 노출될 수 있다. 소자 분리 패턴(34a)은 상기 제 2 트랜치(23)내에 형성될 수 있다. 따라서, 상기 소자 분리 패턴(34a)의 하면은 확산 방지 패턴(18)의 하면보다 아래에 배치하도록 형성될 수 있다. 상기 소자 분리 패턴(34a)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화물과 실리콘 질화물이 혼합된 절연 물질로 이루어질 수 있다.
도 9 및 도 8k를 참조하면, 상기 식각 공정에 의해서 상기 마스크 패턴(26)에 노출된 상기 상부 전극 막(25)이 제거될 때, 상기 절연 패턴(14a) 및 상기 불순물 층(12)이 동시에 식각될 수 있다. 이에 따라, 상기 반도체 기판(11)의 양측 가장자리 상면이 노출될 수 있다. 하부 전극(28)은 노출된 상기 반도체 기판(11)의 상면에 형성될 수 있다. 상기 반도체 기판(11)은 복수의 소자부(A)들과 상기 소자부(A)들 사이의 절단부(B)를 포함할 수 있다. 상기 하부 전극(28)은 상기 반도체 기판(11)의 소자부(A)들에 형성될 수 있다. 상기 하부 전극(28)은 상기 불순물 층(12)과 이격되어 형성될 수 있다. 상기 하부 전극(28)은 스퍼터링 증착 방법으로 형성될 수 있다.
도 9 및 도 8l을 참조하면, 상기 제 4 포토레지스트 패턴(31)은 상기 반도체 기판(11)을 노출시키는 개구부를 가질 수 있다. 상기 개구부는 상기 반도체 기판(11)의 상기 절단부(B) 상에 형성될 수 있다.
상기 반도체 기판(11)의 절단부(B)에 절단 트랜치(33)가 형성될 수 있다. 상기 절단 트랜치(33)는 트랜치 식각 공정에 의하여 상기 하부 전극(28)으로 연장될 수 있다. 상기 하부 전극(28)으로 연장된 상기 절단 트랜치(33)에 의해 상기 반도체 기판(11)의 소자부(A)들과 절단부(B)로 분리될 수 있다. 따라서, 반도체 소자(600)가 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
11: 반도체 기판
12: 불순물층
18: 이온주입층
21a: 확산방지패턴
24a: 컨택 전극
34a: 소자분리패턴
33: 절단 트랜치
12: 불순물층
18: 이온주입층
21a: 확산방지패턴
24a: 컨택 전극
34a: 소자분리패턴
33: 절단 트랜치
Claims (20)
- 제 1 도전형을 갖고, 리세스된 영역을 갖는 반도체 기판;
상기 반도체 기판의 상기 리세스된 영역의 바닥면과 접촉되고, 상기 제 1 도전형과 다른 제 2 도전형의 이온 주입 층;
상기 이온 주입 층의 측벽과 상기 리세스된 영역의 측벽 사이에 배치되는 확산 방지 패턴; 및
상기 확산 방지 패턴과 이격되며, 상기 이온 주입 층에 배치되는 컨택 전극을 포함하는 반도체 소자. - 제 1 항에 있어서,
상기 확산 방지 패턴의 하면은 상기 이온 주입 층의 하면과 같은 높이에 배치되는 반도체 소자. - 제 1 항에 있어서,
상기 컨택 전극의 상면과 접촉되며, 상기 이온 주입 층의 상면을 덮는 상부 전극; 및
상기 반도체 기판의 하면에 배치되는 하부 전극을 더 포함하는 반도체 소자. - 제 1 항에 있어서,
상기 반도체 기판은 불순물 층을 포함하고, 상기 리세스된 영역은 상기 불순물 층 내에 배치되는 반도체 소자. - 제 4 항에 있어서,
상기 반도체 기판의 폭은 상기 불순물 층의 폭보다 넓고, 상기 반도체 기판의 상면 가장자리가 노출되는 반도체 소자. - 제 5 항에 있어서,
상기 컨택 전극의 상면과 접촉되며, 상기 이온 주입 층의 상면을 덮는 상부 전극; 및
상기 불순물 층과 이격되며, 노출된 상기 반도체 기판의 상면에 배치되는 하부 전극을 더 포함하는 반도체 소자. - 제 1 항에 있어서,
상기 컨택 전극의 하면은 상기 확산 방지 패턴의 하면 보다 위에 배치되는 반도체 소자. - 제 1 항에 있어서,
상기 확산 방지 패턴은 절연물질 또는 반도체 물질을 포함하는 반도체 소자. - 제 1 도전형을 갖고, 리세스된 영역을 갖는 반도체 기판;
상기 반도체 기판의 상기 리세스된 영역의 바닥면과 접촉되고, 상기 제 1 도전형과 다른 제 2 도전형의 이온 주입 층;
상기 이온 주입 층의 측벽과 상기 리세스된 영역의 측벽 사이에 배치되는 확산 방지 패턴; 및
상기 확산 방지 패턴과 이격되며, 상기 이온 주입 층을 관통하는 소자 분리 패턴을 포함하는 반도체 소자. - 제 9 항에 있어서,
상기 확산 방지 패턴의 하면은 상기 이온 주입 층의 하면과 같은 높이에 배치되는 반도체 소자. - 제 9 항에 있어서,
상기 소자 분리 패턴의 하면은 상기 확산 방지 패턴의 하면 보다 아래에 배치되는 반도체 소자. - 제 9 항에 있어서,
상기 확산 방지 패턴은 절연물질 또는 반도체 물질을 포함하는 반도체 소자. - 복수의 소자부들 및 상기 소자부들 사이의 절단부를 포함하는 제 1 도전형의 반도체 기판을 준비하는 것;
상기 반도체 기판에 이온 주입 공정을 수행하여, 상기 반도체 기판에 상기 제 1 도전형과 다른 제 2 도전형의 이온 주입 층을 형성하는 것;
상기 이온 주입 층과 반도체 기판을 이방성 식각하여 제 1 트랜치를 형성하는 것;
상기 제 1 트랜치 내에 확산 방지 패턴을 형성하는 것; 및
상기 반도체 기판의 절단부를 식각하여 상기 반도체 기판을 복수 개의 소자들로 분리시키는 것을 포함하는 반도체 소자의 제조 방법. - 제 13 항에 있어서,
상기 확산 방지 패턴을 형성한 후, 상기 이온 주입 층을 식각하여 제 2 트랜치를 형성하는 것; 및
상기 제 2 트랜치 내에 컨택 전극을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법. - 제 13 항에 있어서,
상기 확산 방지 패턴을 형성한 후, 상기 이온 주입 층을 식각하여 상기 이온 주입 층을 관통하는 제 2 트랜치를 형성하는 것; 및
상기 제 2 트랜치 내에 소자 분리 패턴을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법. - 제 13 항에 있어서,
상기 확산 방지 패턴이 형성한 후, 상기 이온 주입 층에 열처리 공정을 수행하는 것을 더 포함하는 반도체 소자의 제조 방법. - 제 16 항에 있어서,
상기 열처리 공정을 수행하는 것은, 상기 이온 주입 층에 포함되는 있는 불순물이 상기 반도체 기판으로 확산되어 상기 이온 주입 층의 하면이 상기 확산 방지 패턴의 하면과 같은 높이로 형성되는 것을 포함하는 반도체 소자의 제조 방법. - 제 13 항에 있어서,
상기 컨택 전극을 덮는 상부 전극을 형성하는 것; 및
상기 반도체 기판의 하면 상에 하부 전극을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법. - 제 13 항에 있어서,
상기 이온 주입 층을 형성하기 전에, 상기 반도체 기판 상에 불순물 층을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법. - 제 19 항에 있어서,
상기 컨택 전극이 형성된 상기 이온 주입 층의 상면을 덮는 상부 전극을 형성하는 것;
상기 불순물 층을 패터닝하여 상기 반도체 기판의 상면을 노출시키는 것; 및노출된 상기 반도체 기판 상에 하부 전극을 형성하는 것을 더 포함하는 반도체 기판의 제조 방법.
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