CN106129058B - 沟槽引出集成型低压双向瞬时电压抑制器及其制造方法 - Google Patents
沟槽引出集成型低压双向瞬时电压抑制器及其制造方法 Download PDFInfo
- Publication number
- CN106129058B CN106129058B CN201610732260.7A CN201610732260A CN106129058B CN 106129058 B CN106129058 B CN 106129058B CN 201610732260 A CN201610732260 A CN 201610732260A CN 106129058 B CN106129058 B CN 106129058B
- Authority
- CN
- China
- Prior art keywords
- type
- epitaxial layer
- region
- conductive
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000001052 transient effect Effects 0.000 title claims abstract description 32
- 230000002457 bidirectional effect Effects 0.000 title claims abstract description 20
- 238000000605 extraction Methods 0.000 title claims description 27
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims abstract description 53
- 229910052751 metal Inorganic materials 0.000 claims abstract description 38
- 239000002184 metal Substances 0.000 claims abstract description 38
- 238000000407 epitaxy Methods 0.000 claims abstract description 30
- 238000009792 diffusion process Methods 0.000 claims abstract description 29
- 238000002955 isolation Methods 0.000 claims abstract description 28
- 238000002347 injection Methods 0.000 claims abstract description 15
- 239000007924 injection Substances 0.000 claims abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 14
- 229920005591 polysilicon Polymers 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 32
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 28
- -1 boron ions Chemical class 0.000 claims description 15
- 235000012239 silicon dioxide Nutrition 0.000 claims description 14
- 239000000377 silicon dioxide Substances 0.000 claims description 14
- 238000002513 implantation Methods 0.000 claims description 12
- 229910052796 boron Inorganic materials 0.000 claims description 9
- 238000005229 chemical vapour deposition Methods 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 5
- 238000001259 photo etching Methods 0.000 claims description 4
- 229910052785 arsenic Inorganic materials 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- 239000007943 implant Substances 0.000 claims 1
- 230000004888 barrier function Effects 0.000 description 12
- 230000015556 catabolic process Effects 0.000 description 7
- 210000000746 body region Anatomy 0.000 description 6
- 238000004080 punching Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000001105 regulatory effect Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0814—Diodes only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明沟槽引出的集成型低压双向瞬时电压抑制器，包括第一导电类型衬底；在衬底上有第二导电类型的外延层；在第二导电类型外延层上有第一导电类型外延层；第一隔离沟槽进入第一导电类型衬底，并形成第一区域和第二区域；第一区域中由第一导电类型注入区、第二导电类型扩散区及第一类型的外延形成二极管Z1，第一导电类型外延和第二导电类型外延形成二极管D1；第二区域中由第一导电类型注入区、第二导电类型扩散区及第一类型的外延形成二极管Z2，第一导电类型外延和第二导电类型外延形成二极管D2；第二引出沟槽，进入第二导电类型外延层，内填高浓度第二导电类型多晶硅；由第一金属线IO1连接所述二极管Z1和D2，第二金属线IO2连接所述二极管Z2和D1。
Description
技术领域
本发明涉及沟槽引出的集成型低压双向瞬时电压抑制器及其制造方法，为低压双向瞬时电压抑制器的改良结构，属半导体制造技术领域。
背景技术
瞬时电压抑制器（TVS）被广泛的应用在集成电路上，以保护集成电路内部不受突发的过电压带来的损害。目前应用于手机、汽车电子和安防各行业的TVS器件不仅要求具有小的结电容，而且数据端口间或者数据端口和地间还要能承受差分的大电压信号，解决这两个问题传统的做法是在瞬时电压抑制器上串接一个低电容的正向二极管，并用多颗芯片合封，其结果造成封装成本高，产品面积大。
随着集成电路工艺尺寸的缩小和工作电压的降低，瞬时电压抑制器的工作电压也随之降低。目前很多瞬时电压抑制器的典型关断电压已经达到3.3V甚至更低，与此同时要求有小的漏电电流。
如公告号CN 103840013A公开了一设有势垒齐纳二极管的低压瞬时电压抑制器。该低压瞬时电压抑制器(TVS)是基于一位于N+衬底上的N型外延层内的横向JFET,其由一埋入式P型本体区域与一表面P型区域所形成。该两个P型本体区域间的掺杂级与距离是可选择的,因此该JFET沟道被内建结势垒完全耗尽,由此增加一势垒。该器件在阳极电压低于势垒电压时呈现出低漏电流,并且当阳极电压超过势垒电压时进行电流传导。该器件的结构中还具有一固有的开放式基极垂直NPN结构。在高电流时,电流从该JFET沟道转换流至垂直NPN晶体管,因此提供好的钳制性能。TVS的触发电压与JFET的势垒电压相同,可以通过调整沟道与P型本体区域的宽度、长度、掺杂值来调整。
上述发明专利所涉及的结构为一种双向的NPN式的瞬时电压抑制器，这种结构不能兼顾低工作电压和低漏电。
又如公告号CN 101826716A公开了一设有势垒齐纳二极管的低压瞬时电压抑制器。该低压瞬时电压抑制器(TVS)是基于一位于N+衬底上的N型外延层内的横向JFET,其由一埋入式P型本体区域与一表面P型区域所形成。该两个P型本体区域间的掺杂级与距离是可选择的,因此该JFET沟道被内建结势垒完全耗尽,由此增加一势垒。此器件在阳极电压低于势垒电压时呈现出低漏电流,并且当阳极电压超过势垒电压时进行电流传导。该器件的结构中还具有一固有的开放式基极垂直NPN结构。在高电流时,电流从该JFET沟道转换流至垂直NPN晶体管,因此提供好的钳制性能。TVS的触发电压与JFET的势垒电压相同,可以通过调整沟道与P型本体区域的宽度、长度、掺杂值来调整。
这种改良的低压瞬时电压抑制器结构，在低压下有良好的性能，其工艺过程简单，受工艺技术的限制，但这种结构很难做成双向完全对称的瞬时电压抑制器。
另外，现有技术中还存在低压双向TVS器件由两组单向TVS并联而成，其封装成本高、面积大，及中低压TVS漏电大的问题。
发明内容
本发明所要解决的技术问题是：提供一种沟槽引出的集成型低压双向瞬时电压抑制器。不但成本降低且克服中低压TVS漏电大的难题。
本发明的再一目的在于：提供上述沟槽引出的集成型低压双向瞬时电压抑制器的制造方法。
本发明上述问题通过下述方案解决：一种沟槽引出的集成型低压双向瞬时电压抑制器，第一导电类型衬底、该导电类衬底的外延层、其特征在于，包括：
一个第一导电类型衬底；
一个形成在衬底上的第二导电类型的外延层；
一个形成在第二导电类型外延层上的第一导电类型外延层；
第一隔离沟槽，该沟槽自第一导电类型外延层进入所述第一导电类型衬底，并形成第一区域和第二区域；
所述第一区域中形成第一导电类型注入区131、第二导电类型扩散区141以及第一类型的外延121形成二极管Z1，第一区域中第一导电类型外延121和第二导电类型外延111形成二极管D1；
所述第二区域中形成第一导电类型注入区、第二导电类型扩散区以及第一类型的外延形成二极管Z2，第二区域中第一导电类型外延和第二导电类型外延形成二极管D2；
第二引出沟槽，沟槽内填充高浓度第二导电类型多晶硅，并进入第二导电类型外延层，但不进入第一导电类型衬底；
形成第一金属线IO1和第二金属线IO2，所述第一金属线IO1连接所述二极管Z1和D2，所述第二金属线IO2连接所述二极管Z2和D1。
本发明所提供的瞬时电压抑制器具有双向完全对称的工艺结构，可应用于1.8V-3.3V的工作电压，且具有较小的芯片面积和很低的漏电电流；采用深槽结构实现PN结的隔离，并在沟槽中填入绝缘材料二氧化硅，减小了PN结侧边的漏电，同时有利于减小芯片的面积；采用深槽将第二导电类型的外延引出形成表面电极，并填充高浓度自掺杂的多晶硅，相比传统的用杂质注入的引出方式，这种结构不需要长时间高温退火，占据较小的芯片面积，具有较小的接触电阻，工艺稳定、重复性好。
本发明中的二极管Z1和二极管Z2具有相同的工艺结构，是由第二导电类型的注入区、第一导电类型的注入区和第一导电类型的外延形成的PN结构成，所形成的浓度梯度使结穿通后有负阻特性，穿通电压大小由浓度调节，并且具有相对低的漏电流。
本发明中的二极管D1和二极管D2具有相同的工艺结构，由第一导电类型的外延和第二导电类型的外延组成，其中第一导电类型的外延浓度低，击穿电压大，因此结电容小。
本发明中，Z1与D1串联，Z2与D2串联，由于D1与D2是由低浓度的PN结形成，其击穿电压较大，结电容小，串联后降低了支路电容，因此该结构比一般的双向电压抑制器的电容小。
在上述方案基上，所述第一导电类型为P型，所述第二导电类型为N型，所述的第一导电类型衬底为P型衬底，在P型衬底上有N型外延层，在N型外延层上有P型外延层，由第一沟槽隔离结构，自P型外延层进入P型衬底，并形成第一区域和第二区域；
所述第一区域中形成P型注入区、第二导电类N型扩散区作为N型发射区，与P型外延层形成二极管Z1，第一区域中P型外延层和第二导电类N型外延形成二极管D1；
所述第二区域中形成P型注入区、第二导电类N型扩散区作为N型发射区，与P型外延层形成二极管，第一区域中P型外延层和第二导电类N型外延形成二极管D2；
第二沟槽引出结构，沟槽内填充高浓度第二导电类N型多晶硅，并进入第二导电类N型外延层，但不进入第一导电类P型衬底；
第一区域的N型发射区上部的金属连接第二区域的引出沟槽上部的金属，形成第一电极IO1，第一区域的引出沟槽上部的金属连接第二区域的N型发射区上部的金属，形成第二电极IO2。
优选的，所述第一导电类型的衬底电阻率为0.01Ω.cm-0.1Ω.cm。
优选的，所述第二导电类型的外延层电阻率为0.01Ω.cm-0.04Ω.cm，厚度为3µm-10µm，并形成第一区域和第二区域。
在上述方案基础上，优选的，所述第一导电类型外延层电阻率为50Ω.cm-150Ω.cm，厚度为4µm-8µm。
所述第一隔离沟槽穿过第一导电类型外延层和第二导电类型外延层进入所述第一导电类型衬底，并在衬底中形成第一区域和第二区域，所述隔离沟槽宽度为0.8µm-2µm，其深度为10µm-21µm，在所述的隔离沟槽中填充介质二氧化硅。
优选的，在所述的第一区域和第二区域采用离子注入方式进行掺杂，形成第一导电类型的P型基区，其注入剂量为1e14/cm2-1e15/cm2。
在所述的第一区域和第二区域采用扩散方式进行掺杂，形成高浓度的第二导电类型的N型发射区。
优选的，所述第二引出沟槽穿过第一导电类型外延层，进入所述第二导电类型外延层，但不穿透第二导电类型外延层，所述的沟槽宽度为0.8µm-2µm，其深度为5µm-15µm，并在所述的沟槽中填充高浓度自掺杂多晶硅。
本发明上述的一种沟槽引出的集成型低压双向的瞬时电压抑制器的制造方法，按下述步骤：
1），在第一导电类型衬底上形成第二导电类型外延层，衬底掺杂杂质为硼离子，电阻率为0.01Ω.cm-0.1Ω.cm ，第二导电类型外延掺杂杂质为砷离子或者磷离子，电阻率为0.01Ω.cm-0.04Ω.cm，外延厚度3µm-10µm；其后在第二导电类型外延层上生长第一导电类型外延层，其掺杂杂质为硼离子，电阻率为50Ω.cm-150Ω.cm，厚度为4µm-8µm；
2），在二次外延后的硅片表面的生长一层二氧化硅，使用离子注入工艺，进行第一导电类型的注入掺杂，形成Z1和Z2的基区，其注入杂质为硼离子，注入剂量为1e14/cm2-1e15/cm2；
3），把硅片表面的二氧化硅全剥，使用扩散工艺，进行第二导电类型的扩散掺杂，形成Z1和Z2的发射区，扩散源的电阻率为4Ω.cm-10Ω.cm；
4），使用光刻及刻蚀工艺在外延层上形成第一隔离沟槽，沟槽宽度为0.8µm-2µm，深度为10µm-21µm，该沟槽穿过第二导电类型外延层和第一导电类型外延层进入衬底，使用化学气相淀积工艺在所述的隔离沟槽中填充介质二氧化硅，将衬底外延材料区分为第一区域和第二区域；
5），使用光刻及刻蚀工艺在外延材料上形成第二引出沟槽结构，沟槽宽度为0.8µm-2µm，其深度为5µm-15µm，该沟槽穿过第一导电类型外延层，进入所述第二导电类型外延层，但不穿透第二导电类型外延层，使用化学气相淀积工艺在所述的沟槽中填充高浓度自掺杂多晶硅，并进行高温退火；
6），使用刻蚀工艺刻蚀多晶和孔，使用化学气相淀积工艺形成引出沟槽和第二导电类型发射区的金属连接，第一区域的N型发射区上部的金属连接第二区域的引出沟槽上部的金属，形成第一电极IO1，第一区域的引出沟槽上部的金属连接第二区域的N型发射区上部的金属，形成第二电极IO2。
本发明的优越性在于：本发明是一种具有双向完全对称的可应用于低压的瞬时电压抑制器，通过采用深槽结构实现PN结的隔离，减小了PN结侧边的漏电，同时有利于减小芯片的面积；采用深槽将第二导电类型的外延引出形成表面电极，比传统的引出方式高温退火时间短，占据较小的芯片面积，具有较小的接触电阻，工艺稳定、重复性好；本发明中的二极管Z1和二极管Z2都是由第二导电类型的注入区、第一导电类型的注入区和第一导电类型的外延形成的PN结构成，所形成的浓度梯度使结穿通后有负阻特性，穿通电压大小由浓度调节，并且具有相对低的漏电流；二极管D1和D2都由第一导电类型的外延和第二导电类型的外延组成，其中第一导电类型的外延浓度低，击穿电压大，因此结电容小。
附图说明
图1是本发明一种沟槽引出集成型低压双向瞬时电压抑制器的电路原理示意图；
图2是本发明一种沟槽引出集成型低压双向瞬时电压抑制器的剖面结构示意图；
图3是依照本发明工艺实施实例的瞬时电压抑制器的伏安特性曲线示意图；
图4至图8是本发明一种沟槽引出集成型低压双向瞬时电压抑制器的制造方法的工艺流程步骤示意图。
具体实施方式
参考图1和图2，一种沟槽引出的集成型低压双向瞬时电压抑制器：包括：第一导电类型（P型）衬底101，第二导电类N型外延层111，标号为第一导电类P型外延层121，第一导电类P型注入区标号131，第二导电类N型扩散区141，引出的沟槽结构151，其中填充自掺杂高浓度的多晶硅，隔离沟槽结构161，其中填充介质二氧化硅，金属连接层171，介质层172，其中：
一第一导电类型衬底为P型衬底101，在P型衬底上有N型外延层111，在N型外延层111上有P型外延层121，由第一隔离沟槽自P型外延层121、N型外延层111伸入P型衬底，使P型衬底101的外延材料形成第一区域和第二区域；
所述第一区域中形成P型注入区131、第二导电类N型扩散区141作为N型发射区，与P型外延层121形成二极管Z1，第一区域中P型外延层121和第二导电类N型外延111形成二极管D1；
所述第二区域中形成P型注入区131、第二导电类N型扩散区141作为N型发射区，与P型外延层121形成二极管Z2，第一区域中P型外延层121和第二导电类N型外延111形成二极管D2；
第二引出沟槽，设在第一区域和第二区域内，与第一隔离沟槽平行，沟槽内填充高浓度第二导电类N型多晶硅，自P型外延层121伸入N型外延层111，但不进入第一导电类P型衬底；
第一区域的N型发射区上部的金属连接第二区域的引出沟槽上部的金属，形成第一电极IO1，第一区域的引出沟槽上部的金属连接第二区域的N型发射区上部的金属，形成第二电极IO2。
如图1所示，本发明中形成的Z1、Z2和D1、D2的连接关系构成一种完全对称的可应用于低压的瞬时电压抑制器。如图3所示，是依照本发明工艺实施实例的瞬时电压抑制器的伏安特性曲线示意图。
上述沟槽引出的集成型低压双向瞬时电压抑制器的制作方法请参考图4至图8，步骤为：
1），如图4，在第一导电类型P型衬底1上形成第二导电类型N型外延层111，衬底掺杂杂质为硼离子，电阻率为0.01Ω.cm-0.1Ω.cm，第二导电类型外延掺杂杂质为砷离子或者磷离子，电阻率为0.01Ω.cm-0.04Ω.cm，外延厚度3µm-10µm，其后，在第二导电类型N型外延层111上生长第一导电类型P型外延层121，其掺杂杂质为硼离子，电阻率为50Ω.cm-150Ω.cm，厚度为4µm-8µm。
2），参考图5，在二次外延后的硅片表面生长一层二氧化硅，使用离子注入工艺，进行第一导电类型的注入掺杂，形成P型注入区131作为Z1和Z2的基区，其注入杂质为硼离子，注入剂量为1e14/cm2-1e15/cm2。
3），如图6，把硅片表面的二氧化硅全剥，使用扩散工艺，进行第二导电类型的扩散掺杂，形成第二导电类N型扩散区141 作为Z1和Z2的发射区，扩散源的电阻率为4Ω.cm-10Ω.cm。
4），参考图7，使用光刻及刻蚀工艺在外延层上形成第一隔离沟槽161，沟槽宽度为0.8µm-2µm，深度为10µm-21µm，该沟槽穿过第二导电类型外延层121和第一导电类型外延层111进入P型衬底101，使用化学气相淀积工艺在所述的隔离沟槽161中填充介质二氧化硅，将所示衬底外延材料区分为第一区域和第二区域。
5），参考图8，使用光刻及刻蚀工艺在外延层上形成第二引出沟槽151，引出沟槽宽度为0.8µm-2µm，其深度为5µm-15µm，该沟槽穿过第一导电类型P型外延层121进入所述第二导电类型N型外延层111，但不穿透该N型外延层111，使用化学气相淀积工艺在所述的沟槽中填充高浓度自掺杂多晶硅，并进行高温退火。
6），使用刻蚀工艺刻蚀多晶和孔，使用化学气相淀积工艺形成引出沟槽151和第二导电类型N型发射区的金属171连接，其中，第一区域的N型发射区上部的金属连接第二区域的引出沟槽上部的金属，形成第一电极IO1，第一区域的引出沟槽上部的金属连接第二区域的N型发射区上部的金属，形成第二电极IO2，最后形成如图2所示本发明产品。
本发明所设计的瞬时电压抑制器涉及到两种沟槽结构，这两种沟槽宽度可以一致，但深度必须不同，所填充的介质也必须不同：所形成的隔离沟槽，穿透第一导电类型（P型）外延层和第二导电类型（N型）外延层，并进入第一导电类型（P型）的衬底区，其内部填充介质二氧化硅，有很好的隔离作用，能降低器件的漏电流，并且相比PN结隔离能减小芯片尺寸；所形成的引出沟槽，穿透第一导电类型（P型）外延层，但不穿透第二导电类型（N型）外延层，其内部填充高浓度的多晶，作用是将第二导电类型（N型）外延层引出到表面，以便与一个瞬时电压抑制器的一端相连，从而在单芯上实现了双向对称的瞬时电压抑制器。
本发明所设计的瞬时电压抑制器，运用了增强型穿通二极管的原理，通过调整第一导电类型（P型）注入区和第二导电类型（N型）扩散掺杂区的浓度和结深，获得3.3V甚至1.8V的击穿电压，可以应用到低压电路的ESD防护，同时穿通型击穿器件有比雪崩型击穿型器件更小的漏电流。
本发明所设计的瞬时电压抑制器，参考图1，Z1与D1串联，Z2与D2串联，由于D1与D2是由低浓度的PN结形成，其击穿电压较大，结电容小，串联后降低了支路电容，因此该结构比一般的双向电压抑制器的电容小。
Claims (10)
1.一种沟槽引出的集成型低压双向瞬时电压抑制器，第一导电类型衬底、该导电类衬底的外延层，其特征在于，包括：
一个第一导电类型衬底；
一个形成在衬底上的第二导电类型的外延层；
一个形成在第二导电类型外延层上的第一导电类型外延层；
第一隔离沟槽，该沟槽自第一导电类型外延层进入所述第一导电类型衬底，并形成第一区域和第二区域；
所述第一区域中形成第一导电类型注入区（131）、第二导电类型扩散区（141）以及第一类型的外延（121）形成二极管Z1，第一区域中第一导电类型外延（121）和第二导电类型外延（111）形成二极管D1；
所述第二区域中形成第一导电类型注入区、第二导电类型扩散区以及第一类型的外延形成二极管Z2，第二区域中第一导电类型外延和第二导电类型外延形成二极管D2;
第二引出沟槽，沟槽内填充高浓度第二导电类型多晶硅，并进入第二导电类型外延层，但不进入第一导电类型衬底；
形成第一金属线IO1和第二金属线IO2，所述第一金属线IO1连接所述二极管Z1和D2，所述第二金属线IO2连接所述二极管Z2和D1。
2.根据权利要求1所述的一种沟槽引出的集成型低压双向瞬时电压抑制器，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型，所述的第一导电类型衬底为P型衬底（101），在P型衬底上有N型外延层（111），在N型外延层（111）上有P型外延层（121），由第一沟槽隔离结构，自P型外延层（121）进入P型衬底，并形成第一区域和第二区域；
所述第一区域中形成P型注入区（131）、第二导电类N型扩散区（141）作为N型发射区，与P型外延层（121）形成二极管Z1，第一区域中P型外延层（121）和第二导电类N型外延（111）形成二极管D1；
所述第二区域中形成P型注入区（131）、第二导电类N型扩散区（141）作为N型发射区，与P型外延层（121）形成二极管Z2，第一区域中P型外延层（121）和第二导电类N型外延（111）形成二极管D2；
第二沟槽引出结构，沟槽内填充高浓度第二导电类N型多晶硅，并进入第二导电类N型外延层，但不进入第一导电类P型衬底；
第一区域的N型发射区上部的金属连接第二区域的引出沟槽上部的金属，形成第一电极IO1，第一区域的引出沟槽上部的金属连接第二区域的N型发射区上部的金属，形成第二电极IO2。
3.根据权利要求1或2所述的一种沟槽引出的集成型低压双向瞬时电压抑制器，其特征在于，所述第一导电类型的衬底电阻率为0.01Ω.cm-0.1Ω.cm。
4.根据权利要求1或2所述的一种沟槽引出的集成型低压双向的瞬时电压抑制器，其特征在于，所述第二导电类型的外延层电阻率为0.01Ω.cm-0.04Ω.cm，厚度为3µm-10µm。
5.根据权利要求1或2所述的一种沟槽引出的集成型低压双向的瞬时电压抑制器，其特征在于，所述第一导电类型外延层电阻率为50Ω.cm-150Ω.cm，厚度为4µm-10µm。
6.根据权利要求1或2所述的一种沟槽引出的集成型低压双向的瞬时电压抑制器，其特征在于，所述隔离沟槽穿过第一导电类型外延层和第二导电类型外延层进入所述第一导电类型衬底，并在衬底中形成第一区域和第二区域，所述隔离沟槽宽度为0.8µm-2µm，其深度为10µm-21µm，在所述的隔离沟槽中填充介质二氧化硅。
7.根据权利要求6所述的一种沟槽引出的集成型低压双向的瞬时电压抑制器，其特征在于，在所述的第一区域和第二区域采用离子注入方式进行掺杂，形成第一导电类型的P型基区，其注入剂量为1e14/cm2-1e15/cm2。
8.根据权利要求6所述的一种沟槽引出的集成型低压双向的瞬时电压抑制器，其特征在于，在所述的第一区域和第二区域采用扩散方式进行掺杂，形成高浓度的第二导电类型的N型发射区。
9.根据权利要求1或2所述的一种沟槽引出的集成型低压双向的瞬时电压抑制器，其特征在于，所述第二引出沟槽穿过第一导电类型外延层，进入所述第二导电类型外延层，但不穿透第二导电类型外延层，所述的沟槽宽度为0.8µm-2µm，其深度为5µm-15µm，在所述的沟槽中填充高浓度自掺杂多晶硅。
10.根据权利要求1至9之任一项所述的一种沟槽引出的集成型低压双向的瞬时电压抑制器的制造方法，按下述步骤：
1），在第一导电类型衬底上形成第二导电类型外延层，衬底掺杂杂质为硼离子，电阻率为0.01Ω.cm-0.1Ω.cm ，第二导电类型外延掺杂杂质为砷离子或者磷离子，电阻率为0.01Ω.cm-0.04Ω.cm，外延厚度3µm-10µm；其后在第二导电类型外延层上生长第一导电类型外延层，其掺杂杂质为硼离子，电阻率为50Ω.cm-150Ω.cm，厚度为4µm-8µm；
2），在二次外延后的硅片表面的生长一层二氧化硅，使用离子注入工艺，进行第一导电类型的注入掺杂，形成Z1和Z2的基区，其注入杂质为硼离子，注入剂量为1e14/cm2-1e15/cm2；
3），把硅片表面的二氧化硅全剥，使用扩散工艺，进行第二导电类型的扩散掺杂，形成Z1和Z2的发射区，扩散源的电阻率为4Ω.cm-10Ω.cm；
4），使用光刻及刻蚀工艺在外延层上形成第一隔离沟槽，沟槽宽度为00.8µm-2µm，深度为10µm-21µm，该沟槽穿过第二导电类型外延层和第一导电类型外延层进入衬底，使用化学气相淀积工艺在所述的隔离沟槽中填充介质二氧化硅，将衬底外延材料区分为第一区域和第二区域；
5），使用光刻及刻蚀工艺在外延材料上形成第二引出沟槽结构，沟槽宽度为0.8µm-2µm，其深度为5µm-15µm，该沟槽穿过第一导电类型外延层，进入所述第二导电类型外延层，但不穿透第二导电类型外延层，使用化学气相淀积工艺在所述的沟槽中填充高浓度自掺杂多晶硅，并进行高温退火；
6），使用刻蚀工艺刻蚀多晶和孔，使用化学气相淀积工艺形成引出沟槽和第二导电类型发射区的金属连接，第一区域的N型发射区上部的金属连接第二区域的引出沟槽上部的金属，形成第一电极IO1，第一区域的引出沟槽上部的金属连接第二区域的N型发射区上部的金属，形成第二电极IO2。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610732260.7A CN106129058B (zh) | 2016-08-27 | 2016-08-27 | 沟槽引出集成型低压双向瞬时电压抑制器及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610732260.7A CN106129058B (zh) | 2016-08-27 | 2016-08-27 | 沟槽引出集成型低压双向瞬时电压抑制器及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106129058A CN106129058A (zh) | 2016-11-16 |
| CN106129058B true CN106129058B (zh) | 2023-08-25 |
Family
ID=57275319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610732260.7A Active CN106129058B (zh) | 2016-08-27 | 2016-08-27 | 沟槽引出集成型低压双向瞬时电压抑制器及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106129058B (zh) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107316864B (zh) * | 2017-07-12 | 2018-12-18 | 绍兴市亿跃智能科技有限公司 | 瞬态电压抑制器及其制作方法 |
| CN107301997B (zh) * | 2017-07-21 | 2023-11-10 | 北京燕东微电子有限公司 | 瞬态电压抑制器及其制造方法 |
| CN107919355B (zh) * | 2017-08-14 | 2023-09-19 | 上海领矽半导体有限公司 | 超低残压低容瞬态电压抑制器及其制造方法 |
| CN107731818B (zh) * | 2017-10-18 | 2024-05-14 | 马鞍山市槟城电子有限公司 | 瞬态抑制二极管芯片结构 |
| US10475787B2 (en) * | 2017-11-17 | 2019-11-12 | Littelfuse, Inc. | Asymmetric transient voltage suppressor device and methods for formation |
| TWI733957B (zh) * | 2017-11-24 | 2021-07-21 | 源芯半導體股份有限公司 | 暫態電壓抑制器 |
| CN108598075A (zh) * | 2017-12-29 | 2018-09-28 | 桑德斯微电子器件（南京）有限公司 | 一种双向低压esd倒装二极管结构及其制备方法 |
| CN108321157B (zh) * | 2018-03-30 | 2024-07-02 | 湖南静芯微电子技术有限公司 | 低电容低钳位电压的scr瞬态电压抑制器及制造方法 |
| CN108565259B (zh) * | 2018-04-08 | 2022-03-01 | 南京矽力微电子技术有限公司 | 半导体器件及其制造方法 |
| CN109037205B (zh) * | 2018-07-19 | 2020-12-22 | 车智路数据管理有限公司 | 瞬态电压抑制器及其制造方法 |
| CN109326592B (zh) * | 2018-10-26 | 2020-08-28 | 南京溧水高新创业投资管理有限公司 | 瞬态电压抑制器及其制造方法 |
| CN110164954A (zh) * | 2019-03-25 | 2019-08-23 | 无锡力芯微电子股份有限公司 | 双向瞬态电压抑制器及其制造方法 |
| CN110444541A (zh) * | 2019-08-09 | 2019-11-12 | 成都吉莱芯科技有限公司 | 一种电压可调的双向esd保护器件及其制作方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6867436B1 (en) * | 2003-08-05 | 2005-03-15 | Protek Devices, Lp | Transient voltage suppression device |
| CN103474428A (zh) * | 2013-09-16 | 2013-12-25 | 杭州士兰集成电路有限公司 | 集成式双向超低电容tvs器件及其制造方法 |
| CN206022362U (zh) * | 2016-08-27 | 2017-03-15 | 上海长园维安微电子有限公司 | 沟槽引出的集成型低压双向瞬时电压抑制器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060167985A1 (en) * | 2001-04-26 | 2006-07-27 | Albanese Michael J | Network-distributed data routing |
| US8120142B2 (en) * | 2008-04-18 | 2012-02-21 | Alpha & Omega Semiconductor, Ltd. | Applying trenched transient voltage suppressor (TVS) technology for distributed low pass filters |
| US8710627B2 (en) * | 2011-06-28 | 2014-04-29 | Alpha And Omega Semiconductor Incorporated | Uni-directional transient voltage suppressor (TVS) |
-
2016
- 2016-08-27 CN CN201610732260.7A patent/CN106129058B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6867436B1 (en) * | 2003-08-05 | 2005-03-15 | Protek Devices, Lp | Transient voltage suppression device |
| CN103474428A (zh) * | 2013-09-16 | 2013-12-25 | 杭州士兰集成电路有限公司 | 集成式双向超低电容tvs器件及其制造方法 |
| CN206022362U (zh) * | 2016-08-27 | 2017-03-15 | 上海长园维安微电子有限公司 | 沟槽引出的集成型低压双向瞬时电压抑制器 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106129058A (zh) | 2016-11-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN106129058B (zh) | 沟槽引出集成型低压双向瞬时电压抑制器及其制造方法 | |
| TWI429051B (zh) | 具有對稱擊穿電壓的暫態電壓抑制器及其製備方法 | |
| US9837516B2 (en) | Bi-directional punch-through semiconductor device and manufacturing method thereof | |
| US20140167101A1 (en) | Tvs with low capacitance & forward voltage drop with depleted scr as steering diode | |
| US10483257B2 (en) | Low voltage NPN with low trigger voltage and high snap back voltage for ESD protection | |
| US8791546B2 (en) | Bipolar transistors having emitter-base junctions of varying depths and/or doping concentrations | |
| JP6468631B2 (ja) | 積層保護デバイス及びその製造方法 | |
| KR101847227B1 (ko) | Esd 트랜지스터 | |
| CN106449633B (zh) | 瞬态电压抑制器及其制造方法 | |
| JP2014096590A (ja) | 保護デバイスおよび関連する作製方法 | |
| KR20070118659A (ko) | 비대칭 양방향 과도 전압 억제 장치 및 그 제조 방법 | |
| KR20160065326A (ko) | 전력용 반도체 소자 및 그 소자의 제조 방법 | |
| CN109037206B (zh) | 一种功率器件保护芯片及其制作方法 | |
| CN102468298A (zh) | 带有集成箝位电路的累积型场效应管 | |
| EP2827373B1 (en) | Protection device and related fabrication methods | |
| TWI591792B (zh) | 靜電放電裝置及其製造方法 | |
| US20170110537A1 (en) | Deep trench isolation structures and systems and methods including the same | |
| TWI621274B (zh) | 半導體元件及其製造方法 | |
| KR20160059494A (ko) | Ｅｓｄ 장치 및 그 제조 방법 | |
| CN109065634B (zh) | 一种电流保护芯片及其制作方法 | |
| CN111668210A (zh) | 一种单向高电压瞬态电压抑制保护器件及其制备方法 | |
| CN105679836A (zh) | 一种超低电容tvs二极管结构及其制备方法 | |
| US9231120B2 (en) | Schottky diode with leakage current control structures | |
| KR101006768B1 (ko) | 티브이에스 다이오드 어레이와 그 제조방법 | |
| CN109148442B (zh) | 一种电压抑制器及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information | ||
| CB02 | Change of applicant information |
Address after: Seven road 201202 Shanghai Pudong New Area Shiwan No. 1001 Applicant after: Shanghai Wei'an Semiconductor Co.,Ltd. Address before: Seven road 201202 Shanghai Pudong New Area Shiwan No. 1001 Applicant before: SHANGHAI CHANGYUAN WAYON MICROELECTRONICS Co.,Ltd. |
|
| GR01 | Patent grant | ||
| GR01 | Patent grant |