JP2008147376A - 半導体装置 - Google Patents

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Abstract

【課題】半導体チップの周辺領域における面積効率の高い静電保護回路を実現する。
【解決手段】半導体チップの周辺領域に配設され、それぞれ異なる電源電圧VSS、VDD1、VDD2が割り当てられる複数の電源パッド601〜603と、複数の第１の電源パッド601に共通に接続される第１の電源配線604と、複数の第２の電源パッド602に共通に接続される第２の電源配線605と、複数の第３の電源パッド603に共通に電気的に接続される第３の電源配線606と、第１の電源配線および第２の電源配線に対応して両端が接続された複数の第１の静電保護回路領域607と、第２の電源配線および第３の電源配線に対応して両端が接続された複数の第２の静電保護回路領域612とを具備し、第１の静電保護回路および第２の静電保護回路の各１個が直列接続されてなる静電保護回路列領域608が、各電源パッドに対応して配設されている。
【選択図】 図２

Description

本発明は、互いに異なる電源電圧が供給される複数の電源端子および電源配線を有する半導体チップに静電サージ等の電流が流れ込むことを防ぐ静電保護回路を有する半導体装置に係り、例えばロジックＬＳＩに使用されるものである。
多電源を使用する半導体回路が搭載された半導体装置であって、互いに異なる電源電圧が供給される複数の電源端子および電源配線を有する半導体チップにおいては、複数の電源に対して静電保護を図る必要がある。従来は、静電サージ等の電流および通常動作状態（非放電動作時）のリーク電流などを抑制する目的で、複数の電源に対応した個別の静電保護回路が各電源パッド（ボンディングパッド）に対応して配置されている。上記のように通常電源電圧に対応した個別の静電保護回路が既に存在している場合、互いに異なる電源電圧間に静電サージ等の電流が流れることを防ぐ目的で静電保護回路を形成しようとすると、新たに別の領域を確保して実装する必要があるなど、面積効率（実装効率）が低下するという問題がある。
なお、特許文献１には、互いに異なる電源電圧間の静電保護をダイオードストリングを用いて行う点が開示されている。また、特許文献２には、半導体チップの内部領域に存在する内部回路保護用の静電保護素子を半導体チップの周辺領域に移すことによって、静電保護素子の占有面積を減らす点が開示されている。
特開２０００−２６９４３２号公報 特開２００５−１９１３７０号公報
本発明は前記した従来の問題点を解決すべくなされたもので、半導体チップの周辺領域における面積効率の高い静電保護回路を実現し得る半導体装置を提供することを目的とする。
本発明の半導体装置は、半導体チップの周辺領域に配設された複数の第１の電源パッドと、前記周辺領域に配設され、通常動作時は前記第１の電源パッドよりも高電位となる複数の第２の電源パッドと、前記周辺領域に配設され、通常動作時は前記第２の電源パッドよりも高電位となる複数の第３の電源パッドと、前記周辺領域に配設され、前記複数の第１の電源パッドに共通に電気的に接続される第１の電源配線と、前記周辺領域に配設され、前記複数の第２の電源パッドに共通に電気的に接続される第２の電源配線と、前記周辺領域に配設され、前記複数の第３の電源パッドに共通に電気的に接続される第３の電源配線と、前記周辺領域に配設され、前記第１の電源配線および前記第２の電源配線に対応して両端が接続された複数の第１の静電保護回路と、前記周辺領域に配設され、前記第２の電源配線および前記第３の電源配線に対応して両端が接続された複数の第２の静電保護回路とを具備し、前記第１の静電保護回路と第２の静電保護回路が直列接続されてなる静電保護回路列が、前記各電源パッドに対応して配設されていることを特徴とする。
本発明の半導体装置によれば、半導体チップの周辺領域における面積効率の高い静電保護回路を実現することができる。
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
＜第１の実施形態＞
図１は、本発明の半導体装置の第１の実施形態に係るロジックＬＳＩの半導体チップ上に形成された電源パッドおよび静電保護回路の一部を示すブロック図である。図１において、501〜503は複数の電源パッド(PAD)、504〜506は複数の電源配線、507はそれぞれ電源パッド501、502相互間に接続された複数の第１の静電保護回路、512はそれぞれ電源パッド502、503相互間に接続された複数の第２の静電保護回路、508はそれぞれ第１の静電保護回路507と第２の静電保護回路512とが直列接続された複数の静電保護回路列である。
図２は、図１の半導体チップの周辺領域におけるパターンレイアウトの一例を概略的に示す平面図である。図３は、図２の半導体チップの周辺領域におけるパターンレイアウトの一部を取り出して、電源パッド、電源配線、静電保護回路領域の相互間接続ビアの配置例を示すブロック図である。
図２乃至図３に示す半導体チップにおいて、内部領域には半導体回路（図示せず）が形成され、周辺領域には、複数の電源パッド601〜603、複数の信号パッド609、複数の電源配線604〜606、複数の静電保護回路列領域608が配設されている。静電保護回路列領域608では、静電保護回路領域607、612が絶縁分離されて隣接配置されている。
前記複数の電源パッド601〜603として、本例では、３種類の電源電圧VSS、VDD1、VDD2が対応して外部から与えられる第１の電源パッド601、第２の電源パッド602、第３の電源パッド603が２個ずつ配設されている。ここで、第１の電源パッド601に与えられる電源電圧VSSは基準電位（接地電位）であり、第３の電源パッド603には通常動作時はVSSよりも高電位となる電源電圧VDD1が与えられ、第２の電源パッド602には通常動作時はVDD1よりも高電位となる電源電圧VDD2が与えられる。
前記複数の電源配線604〜606として、本例では、３種類の電源電圧VSS、VDD1、VDD2に対応して第１の電源配線604、第２の電源配線605、第３の電源配線606が広域に引き回されて配設されている。この場合、第１の電源配線604は複数本（本例では２本）配設されている。そして、複数本の第１の電源配線604は、電源入力配線610を介して複数の第１の電源パッド601に共通に電気的に接続されている。同様に、複数の第２の電源配線605および第３の電源配線606は、電源入力配線611を介してそれぞれ対応して複数の第２の電源パッド602および第３の電源パッド603に共通に電気的に接続されている。
前記複数の静電保護回路領域607、612は、前記各電源配線604〜606が形成された配線層の近傍に配設されており、本例では、第１の静電保護回路領域607の一部が第２の電源配線605の配線領域および第１の電源配線604の配線領域の下方に配設されており、第２の静電保護回路領域612の一部が第３の電源配線606の配線領域および第１の電源配線604の配線領域の下方に配設されている。そして、前記静電保護回路領域607は、第１の電源配線604および第２の電源配線605に対応して両端（電源接続用端子）が接続されており、前記静電保護回路領域612は、第２の電源配線605および第３の電源配線606に対応して両端（電源接続用端子）が接続されている。
前記したように静電保護回路領域607、612の各１個が直列接続されてなる静電保護回路列領域608は、各電源パッド601〜603に対応して配設されており、それぞれVDD2−VSS間静電保護回路としても機能する。この場合、本例では、複数の電源パッド601〜603は並列に配列されており、複数の静電保護回路列領域608も並列に配列されているが、それぞれ並列配列に限らず、例えば千鳥状に配列されていてもよい。
上記した第１の実施形態によれば、半導体チップの周辺領域において、電源パッド601〜603に対して個々に割り当てられた電源電圧とは無関係に、各電源パッド601〜603に対応して静電保護回路列領域608が配置されている。つまり、静電保護回路列領域608は、電源パッド数に縛られることなく、電源パッド数と同数配置されている。このように配置された静電保護回路列領域608により、各電源間の静電保護が実施できる。また、従来のように異種電源間の静電保護を実施するために専用の保護回路を配置した場合と比較して、デッドスペースが発生し難いので、半導体チップの周辺領域において面積効率の高い静電保護回路を実現することができる。この場合、複数の静電保護回路列領域608を並列に配置することにより、均等に実装できるので、面積効率をより高めることができる。さらに、図１に示したように、電源配線604、605相互間および電源配線605、606相互間に多数の静電保護回路507あるいは512が並列接続されるので、特にCharged Device Modelに代表されるような大電流の静電サージからの静電保護に有効な回路網が構成できる。
＜第２の実施形態＞
第２の実施形態は、第１の実施形態の構成に加えて、通常動作時はVDD2より高電位になる複数の電源パッド（図示せず）が配設された半導体チップにおいても、電位が異なる２つの電源パッド間に第１の実施形態に準じて適切な静電保護回路を接続することにより、第１の実施形態と同様の構成を拡張可能である。
例えば通常動作時はVDD2より高電位VDD3になる複数の第４の電源パッド（図示せず）が前記各電源パッドと同様にチップ周辺領域に配設された半導体チップにおいては、複数の第４の電源パッドに共通に電気的に接続される第４の電源配線と、第３の電源パッドおよび第４の電源パッドに対応して両端が接続された複数の第３の静電保護回路とをさらにチップ周辺領域に配設すればよい。この場合には、静電保護回路列は、直列接続されている第１の静電保護回路および第２の静電保護回路に対して１個の第３の静電保護回路がさらに直列接続される。
上記した第２の実施形態によれば、前述した第１の実施形態の効果に加えて、電源電圧が３種類以上の多電源半導体チップの静電保護を行うことができる。
＜静電保護回路の一具体例＞
図４は、図１中の静電保護回路507、512の一具体例を示す回路図である。図１中の各静電保護回路507、512のうちで、通常動作時に高電位になる電源パッドから通常動作時に低電位になる電源パッドに静電サージを放電する第１の経路、あるいは、通常動作時に低電位になる電源パッドから通常動作時に高電位になる電源パッドに静電サージを放電する第２の経路の少なくとも一方に挿入接続される静電保護回路として、例えば複数のダイオードＤが直列接続されてなるダイオードストリング40を用いることができる。ダイオードストリング40のダイオードＤの個数は、ダイオードストリング40の両端に接続されている２つの電源パッド501、502相互間あるいは電源パッド502、503相互間に最も大きな電位差が発生する際に、ダイオード１個当りに発生する順方向バイアス電圧が０．６Ｖ以下になるように、換言すれば、通常動作時の静電保護回路に起因するリーク電流が軽微とみなされる（リーク電流を抑制できる）ように設定されている。
上記したような静電保護回路は、簡易な構造、かつ、小面積で実現できるので、より面積効率の高い静電保護回路列を実現することができる。
＜静電保護回路の他の具体例＞
前述した静電保護回路のうちで、通常動作時に高電位になる電源パッドから通常動作時に低電位になる電源パッドに静電サージを放電する経路に挿入接続される静電保護回路は、MOSFET、バイポーラトランジスタ、サイリスタのいずれかを用いて構成することもできる。このような静電保護回路によれば、ダイオードストリングを用いた場合と比べて、静電サージ放電時に電源パッド間に現れる過剰電圧を、スナップバック動作を利用することにより抑制することができる。
本発明の半導体装置の第１の実施形態に係るロジックＬＳＩの半導体チップ上に形成された電源パッドおよび静電保護回路の一部を示すブロック図。 図１の半導体チップの周辺領域におけるパターンレイアウトの一例を概略的に示す平面図。 図２の半導体チップの周辺領域におけるパターンレイアウトの一部を取り出して、電源パッド、電源配線、静電保護回路領域の相互間接続ビアの配置例を示すブロック図。 図１中の静電保護回路の一具体例を示す回路図。
符号の説明
601…第１の電源パッド、602…第２の電源パッド、603…第３の電源パッド、604…第１の電源配線、605…第２の電源配線、606…第３の電源配線、607…第１の静電保護回路領域、612…第２の静電保護回路領域、608…静電保護回路列領域、609…信号パッド、610、611…電源入力配線。

Claims (5)

  1. 半導体チップの周辺領域に配設された複数の第１の電源パッドと、
    前記周辺領域に配設され、通常動作時は前記第１の電源パッドよりも高電位となる複数の第２の電源パッドと、
    前記周辺領域に配設され、通常動作時は前記第２の電源パッドよりも高電位となる複数の第３の電源パッドと、
    前記周辺領域に配設され、前記複数の第１の電源パッドに共通に電気的に接続される第１の電源配線と、
    前記周辺領域に配設され、前記複数の第２の電源パッドに共通に電気的に接続される第２の電源配線と、
    前記周辺領域に配設され、前記複数の第３の電源パッドに共通に電気的に接続される第３の電源配線と、
    前記周辺領域に配設され、前記第１の電源配線および前記第２の電源配線に対応して両端が接続された複数の第１の静電保護回路と、
    前記周辺領域に配設され、前記第２の電源配線および前記第３の電源配線に対応して両端が接続された複数の第２の静電保護回路とを具備し、
    前記第１の静電保護回路と第２の静電保護回路が直列接続されてなる静電保護回路列が、前記各電源パッドに対応して配設されていることを特徴とする半導体装置。
  2. 前記複数の第１、第２、第３の電源パッドは並列に配列されており、前記複数の静電保護回路列も並列に配列されていることを特徴とする請求項１記載の半導体装置。
  3. 前記周辺領域に配設され、通常動作時は前記第３の電源パッドよりも高電位となる複数の第４の電源パッドと、
    前記周辺領域に配設され、前記複数の第４の電源パッドに共通に電気的に接続される第４の電源配線と、
    前記周辺領域に配設され、前記第３の電源パッドおよび前記第４の電源パッドに対応して両端が接続された複数の第３の静電保護回路とをさらに具備し、
    前記静電保護回路列は、直列接続された前記第１の静電保護回路および前記第２の静電保護回路に対して前記第３の静電保護回路の１個がさらに直列接続されていることを特徴とする請求項１記載の半導体装置。
  4. 前記各静電保護回路のうちで、通常動作時に高電位になる電源パッドから通常動作時に低電位になる電源パッドに静電サージを放電する第１の経路、通常動作時に低電位になる電源パッドから通常動作時に高電位になる電源パッドに静電サージを放電する第２の経路の少なくとも一方に挿入接続される静電保護回路として、複数のダイオードが直列接続されてなるダイオードストリングが用いられることを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置。
  5. 前記ダイオードストリングの両端に接続されている２つの電源パッド間に最も大きな電位差が発生する際に、ダイオード１個当りに発生する順方向バイアス電圧が０．６Ｖ以下になるようにダイオードの個数が設定されていることを特徴とする請求項４記載の半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011216592A (ja) * 2010-03-31 2011-10-27 Oki Semiconductor Co Ltd 半導体集積回路装置
JP2012160611A (ja) * 2011-02-01 2012-08-23 Renesas Electronics Corp 半導体装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090154036A1 (en) * 2007-12-13 2009-06-18 Silicon Integrated Systems Corp. Electrostatic discharge circuit
JP2009283673A (ja) * 2008-05-22 2009-12-03 Elpida Memory Inc 半導体装置
TWI743384B (zh) * 2018-07-31 2021-10-21 立積電子股份有限公司 反並聯二極體裝置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5592020A (en) * 1993-04-16 1997-01-07 Kabushiki Kaisha Toshiba Semiconductor device with smaller package having leads with alternating offset projections
US5616943A (en) * 1993-09-29 1997-04-01 At&T Global Information Solutions Company Electrostatic discharge protection system for mixed voltage application specific integrated circuit design
US5548135A (en) * 1995-05-12 1996-08-20 David Sarnoff Research Center, Inc. Electrostatic discharge protection for an array of macro cells
US6388857B1 (en) * 1999-07-23 2002-05-14 Mitsubishi Denki Kabushiki Kaisha Semiconductor circuit device with improved surge resistance
US7411767B2 (en) * 2004-06-02 2008-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-domain ESD protection circuit structure
US7405445B2 (en) * 2004-06-18 2008-07-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for ESD protection
US7408754B1 (en) * 2004-11-18 2008-08-05 Altera Corporation Fast trigger ESD device for protection of integrated circuits

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011216592A (ja) * 2010-03-31 2011-10-27 Oki Semiconductor Co Ltd 半導体集積回路装置
JP2012160611A (ja) * 2011-02-01 2012-08-23 Renesas Electronics Corp 半導体装置

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