CN111263978B - 半导体装置 - Google Patents

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Abstract

半导体装置(100)具备：半导体基板(110)，具有第一主面(110A)以及第二主面(110B)；第一电极(131)，设置在半导体基板(110)的第一主面(110A)侧；电介质层(120)，设置在半导体基板(110)与第一电极(131)之间；第一电阻控制层((140)，设置在第一电极(131)之上；布线部(150)，设置在第一电阻控制层(140)之上；以及第二电极(132)，设置在半导体基板(110)的第二主面(110B)侧。第一电阻控制层(140)具备：将第一电极(131)与布线部(150)电连接的第一区域(141)；与第一区域(141)并排且电阻率比第一区域(141)高的第二区域(142)。

Description

半导体装置
技术领域
本发明涉及包含电容部以及电阻部的半导体装置。
背景技术
具有电容部以及电阻部的半导体装置例如由掺杂了杂质的半导体基板、设置在半导体基板的第一主面的电介质层、设置在电介质层之上的导电性的第一电极、以及设置在半导体基板的第二主面的导电性的第二电极形成。此时，与第一电极以及第二电极相比，半导体基板的电阻较高，所以半导体基板作为电阻部发挥作用，电介质层作为形成静电电容的电容部发挥作用。电阻部根据半导体装置的尺寸，即半导体基板的面积、厚度来决定电阻。因此，半导体装置难以作为具有适当的静电电容以及电阻的半导体电路而设计。
例如，在专利文献1公开了半导体基板具有与电容部的正下连接的第一电阻区域、与第一电阻区域并排地配置的周边电阻区域、以及在第一电阻区域与周边电阻区域之间具有第一电阻区域的电阻值以上的电阻值的电阻分离区域的半导体装置。电阻分离区域对半导体基板注入离子使结晶性变差进行高电阻化。专利文献1所记载的半导体装置能够通过电阻分离区域的电阻值的控制、第一电阻区域与电阻分离区域的体积比的控制，使电阻部的电阻变化。换句话说，半导体装置能够使电路设计的自由度提高。
专利文献1：日本专利第5476747号公报
然而，在专利文献1所记载的半导体装置中，在对电阻分离区域注入离子时，为了在厚度方向使半导体基板均匀地高电阻化需要较高的注入能量，产生电阻值的控制困难这样的课题。
发明内容
本发明是鉴于这样的情况而完成的，目的在于提供能够实现电路设计的自由度的提高的半导体装置。
本发明的一方式的半导体装置具备：半导体基板，具有第一主面以及第二主面；第一电极，设置在半导体基板的第一主面侧；电介质层，设置在半导体基板与第一电极之间；第一电阻控制层，设置在第一电极之上；布线部，设置在第一电阻控制层之上；以及第二电极，设置在半导体基板的第二主面侧，第一电阻控制层具备：将第一电极与布线部电连接的第一区域；和与第一区域并排且电阻率比第一区域高的第二区域。
根据本发明，能够提供能够实现电路设计的自由度的提高的半导体装置。
附图说明
图1是示意地表示第一实施方式的半导体装置的构成的剖视图。
图2是示意地表示第一实施方式的半导体装置的构成的俯视图。
图3是示意地表示第一实施方式的半导体装置的作为电路的安装例的电路图。
图4是示意地表示第二实施方式的半导体装置的构成的剖视图。
图5是示意地表示第三实施方式的半导体装置的构成的剖视图。
图6是示意地表示第四实施方式的半导体装置的构成的剖视图。
图7是示意地表示第五实施方式的半导体装置的构成的剖视图。
图8是示意地表示第五实施方式的半导体装置的构成的俯视图。
图9是示意地表示第六实施方式的半导体装置的构成的剖视图。
图10是示意地表示第七实施方式的半导体装置的构成的剖视图。
图11是示意地表示第八实施方式的半导体装置的构成的剖视图。
图12是示意地表示第九实施方式的半导体装置的构成的剖视图。
图13是示意地表示第十实施方式的半导体装置的构成的剖视图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。其中，在第二实施方式以后的各实施方式中，以与第一实施方式相同或者相似的附图标记表示与第一实施方式相同或者相似的构成要素，并适当地省略详细的说明。另外，对于在第二实施方式以后的各实施方式中得到的效果，对于与第一实施方式相同的效果适当地省略说明。各实施方式的附图是例示，各部的尺寸、形状是示意的内容，不应该将本申请发明的技术范围限定于该实施方式。
在各个附图中，为了明确各个附图彼此的关系，帮助理解各部件的位置关系，有时方便地对各个附图附加由X轴、Y轴、以及Z轴构成的正交坐标系(XYZ坐标系)。该情况下，例如，将与X轴平行的方向称为“X轴方向”。对于与其它的轴平行的方向也相同。在以下的说明中，将Z轴正方向侧称为上(上方)。此外，X轴方向并不限定于箭头的正方向，也包含与箭头相反的负方向。另外，将与根据X轴以及Y轴确定的面平行的面称为“XY面”，以下，对于与根据其它的轴确定的面平行的面来说也相同。
＜第一实施方式＞
首先，参照图1～图2，对本发明的第一实施方式的半导体装置100的构成进行说明。图1是示意地表示第一实施方式的半导体装置的构成的剖视图。图2是示意地表示第一实施方式的半导体装置的构成的俯视图。此外，图2省略布线部150的图示而示出俯视电阻控制层140时的半导体装置100。
半导体装置100是一体地形成了形成静电电容的电容部C、和作为电阻发挥作用的电阻部R的半导体电路。即，半导体装置100相当于CR电路。半导体装置100具备半导体基板110、电介质层120、第一电极131、第二电极132、电阻控制层140以及布线部150。电阻控制层140相当于第一电阻控制层。半导体基板110作为电阻部R1发挥作用，电介质层120作为电容部C发挥作用，电阻控制层140作为电阻部R2发挥作用。电阻部R由电阻部R1和电阻部R2构成。半导体装置100例如既可以是与其它的元件独立的分立部件，也可以是与其它的元件一起集成的IC封装体的一部分。
半导体基板110具有与XY面平行的第一主面110A以及第二主面110B。第一主面110A是Z轴正方向侧的主面，第二主面110B是Z轴负方向侧的主面。在从第一主面110A的法线方向观察时，半导体基板110为矩形。但是，半导体基板110的形状并不限定于上述的形状，也可以是多边形，圆形，椭圆形，或者组合这些形状的形状。
例如通过电阻率在10－4Ω·cm以上，且在10－2Ω·cm以下的p型或者n型的硅基板设置半导体基板110。换句话说，半导体基板110是杂质浓度在1019cm－3以上1021cm－3以下的硅基板。
通过由硅基板设置半导体基板110，与通过其它的半导体材料设置的情况相比能够廉价地进行制造。另外，通过利用电阻率在10－2Ω·cm以下的低电阻硅基板设置半导体基板110，能够降低迁移率的温度依存性。如以往的构成那样，若主要利用半导体基板110构成电阻部R，则需要通过具有1Ω·cm以上的电阻率的硅基板设置半导体基板110。但是，在具有1Ω·cm以上的电阻率的硅基板中，迁移率与温度变化一起较大地变化。若列举具体例，则在杂质浓度为1016cm－3的n型硅基板中，与－55℃时的迁移率相比，200℃时的迁移率大约为1/5。若硅基板的杂质浓度在1019cm－3以上，即电阻率在10－2Ω·cm以下，则能够抑制迁移率的降低所伴随的电阻率的增加，能够抑制半导体装置100的作为半导体电路的特性的温度变化。此外，通过使电阻率在10－4Ω·cm以上，能够使半导体基板110不作为导体而作为半导体发挥作用。换句话说，能够使其作为电阻部R1发挥作用。
半导体基板110并不限定于硅基板，也可以通过锗(Ge)、砷化镓(GaAs)、碳化硅(SiC)等半导体材料设置。
电介质层120设置在半导体基板110的第一主面110A与第一电极131之间。例如利用氧化硅(SiO2)、氮化硅(Si3N4)膜、氮氧化硅(SiOxNy)膜等硅化物设置电介质层120。在半导体基板110为硅基板的情况下，能够容易地通过硅基板的热氧化设置由氧化硅构成的电介质层120，能够抑制起因于缺陷的漏电电流的产生。由氮化硅或者氮氧化硅构成的电介质层120与氧化硅相比能够提高介电常数，所以能够使电容部C高电容化。电介质层120也可以是多层结构。例如，在半导体基板110为硅基板的情况下，电介质层120也可以通过热氧化在半导体基板110的第一主面110A设置氧化硅，并通过PVD(Physical Vapor Deposition：物理气相沉积)或者CVD(Chemical Vapor Deposition：化学气相沉积)使氮化硅堆积在氧化硅之上。据此，电介质层120能够在抑制漏电电流的同时使电容部C高电容化。此外，硅化物的化学式示出组成的一个例子，并不对硅化物的组成进行限定。另外，也可以包含硅(Si)、氧(O)、氮(N)以外的元素。
以下，对其它的物质也相同。
也可以通过氧化铝(Al2O3)、氧化铪(HfO2)、氧化钽(Ta2O5)、钛酸钡(BaTiO3)、钛酸钡锶((BaSr)TiO3)、钛酸锶(SrTiO3)、锆酸钙(CaZrO3)等氧化物设置电介质层120的至少一部分。为了使电容部C高电容化，优选电介质层120具有通过介电常数较高的材料设置的层，例如优选具有通过介电常数比氧化硅高的钙钛矿型氧化物设置的层。
第一电极131设置于半导体基板110的第一主面110A侧。第二电极132设置于半导体基板110的第二主面110B侧。第一电极131覆盖电介质层120，第二电极132覆盖半导体基板110的第二主面110B。第一电极131既可以覆盖电介质层120的整个面，也可以仅覆盖想要使其作为电容部C发挥作用的区域的电介质层120。例如，通过低电阻化的硅形成第一电极131以及第二电极132。也可以通过Cu(铜)、Ag(银)、Au(金)、Al(铝)、Mo(钼)、W(钨)、Pt(铂)、Ti(钛)、Ni(镍)、Cr(铬)等金属或者它们的合金形成第一电极131以及第二电极132。另外，第一电极131以及第二电极132只要具有导电性，则也可以是RuO2、SrRuO3、LaNiO3等氧化物，也可以是导电性树脂等有机材料。也可以第一电极131以及第二电极132分别是不同的构成的电极。另外，第一电极131以及第二电极132也可以是多层结构。例如，也可以在半导体基板110为硅基板的情况下，第二电极132在与半导体基板110接触的一侧具备与硅基板的紧贴性良好的层(例如，Cr)，并在远离半导体基板110的一侧具备化学稳定性较高的层(例如，Au)。
电阻控制层140设置在第一电极131之上，并设置在第一电极131与布线部150之间。电阻控制层140具备低电阻区域141和高电阻区域142。低电阻区域141相当于电阻控制层140的第一区域，高电阻区域142相当于电阻控制层140的第二区域。低电阻区域141设置为将第一电极131与布线部150电连接。高电阻区域142在与半导体基板110的第一主面110A平行的方向，与低电阻区域141并排。高电阻区域142的电阻率比低电阻区域141的电阻率大。例如，通过导体设置低电阻区域141，利用绝缘体设置高电阻区域142。
在电阻控制层140的形成中，例如，通过PVD或者CVD在第一电极131之上设置绝缘体层，并对该绝缘体层的一部分进行蚀刻，通过在通过蚀刻形成的空间设置导体使其为低电阻区域141。使不进行蚀刻而残留的该绝缘体层为高电阻区域142。在这样的半导体装置100中，能够增大电阻控制层140的厚度，能够使电阻部R2的电阻值容易变化。在通过硅设置第一电极131的情况下，也可以将通过热氧化设置的氧化硅作为该绝缘体层。据此，能够使半导体装置100的制造工序简单化。换句话说，能够降低半导体装置100的制造成本。
此外，也可以利用半导体设置低电阻区域141以及高电阻区域142。在这样的电阻控制层140的形成中，例如，先设置高电阻区域142，接着设置低电阻区域141。具体而言，首先，通过PVD或者CVD等在第一电极131之上设置高电阻的半导体层。接下来，通过掺杂将该高电阻的半导体层的一部分低电阻化。将该低电阻化的部分作为低电阻区域141，并将该高电阻的半导体层作为高电阻区域142。相反，也可以在电阻控制层140的形成，先设置低电阻区域141，接着设置高电阻区域142。具体而言，首先，通过PVD或者CVD等在第一电极131之上设置低电阻的半导体层。接下来，使该低电阻的半导体层的一部分的结晶性降低使其高电阻化。也可以将该高电阻化的部分作为高电阻区域142，并将该低电阻的半导体层作为低电阻区域141。这样，在使半导体层的一部分低电阻化或者高电阻化设置电阻控制层140的情况下，能够将电阻控制层140设置为低电阻区域141以及高电阻区域142的厚度相同。另外，能够抑制在低电阻区域141与高电阻区域142之间产生剥离等缺陷。
在第一电极131与布线部150之间，电主要流过低电阻区域141。即，在第一电极131与布线部150之间，电阻控制层140的低电阻区域141作为导通的瓶颈发挥作用。因此，电阻部R2的电阻值根据低电阻区域141的物性以及尺寸进行变化。具体而言，能够根据低电阻区域141的电阻率、低电阻区域141的沿着Z轴方向的厚度T1、低电阻区域141的沿着X轴方向的宽度W1等来设计电阻部R2的电阻值。
宽度W1比厚度T1大。据此，能够实现电阻控制层140的缺陷的抑制、电阻部R2的电阻值的变动的抑制。在通过蚀刻形成的空间设置导体或者半导体作为低电阻区域141的情况下，由于宽度W1比厚度T1大，所以能够抑制低电阻区域141的形成不良所引起的缺陷的产生。另外，通过使宽度W1比厚度T1大，能够抑制低电阻区域141的剖面形状成为锥形或者逆锥形，抑制半导体装置100个体间的电阻部R2的电阻值的变动。
在使半导体层的一部分低电阻化作为低电阻区域141的情况下，由于宽度W1比厚度T1大，所以容易使低电阻区域141的沿着Z轴方向的杂质浓度均匀化。换句话说，能够抑制半导体装置100个体间的电阻部R2的电阻值的变动。另外，由于宽度W1比厚度T1大，即使降低了掺杂时的杂质的照射能量也能够均匀地掺杂于低电阻区域141，所以能够抑制低电阻区域141的缺陷的产生。
此外，能够根据与半导体基板110的第一主面110A平行的低电阻区域141的剖面积来设计电阻部R2的电阻值。因此，用于设计电阻部R2的电阻值的尺寸并不限定于低电阻区域141的沿着Z轴方向的厚度T1和沿着X轴方向的宽度W1。也可以根据低电阻区域141的俯视时的形状、沿着Y轴方向的宽度来设计电阻部R2的电阻值。
在图2所示的构成例中，电阻控制层140的低电阻区域141在俯视半导体基板110的第一主面110A时，设置为圆形。低电阻区域141的直径为宽度W1。通过将低电阻区域141设置为圆形，能够抑制在低电阻区域141具有角部的情况下有可能在该角部产生的电场集中所引起的绝缘破坏，或者有可能在该角部产生的应力集中所引起的损伤等缺陷。此外，在俯视半导体基板110的第一主面110A时，低电阻区域141的形状并不限定于上述形状，也可以是椭圆形、矩形、多边形或者它们的组合。
通过与后述的布线部150相同的材料，与布线部150一体地形成电阻控制层140的低电阻区域141。此时，低电阻区域141的电阻率与布线部150的电阻率相同。据此，能够通过相同的工序同时设置低电阻区域141以及布线部150。换句话说，能够使半导体装置100的制造工序简单化，降低制造成本。另外，能够降低在电阻控制层140与布线部150之间不同的材料彼此接触的界面的种类，所以能够抑制在电阻控制层140与布线部150之间的剥离等缺陷的产生。
布线部150设置在电阻控制层140之上。布线部150是将半导体装置100与外部电路电连接的部分。能够通过作为构成第一电极131以及第二电极132的材料例示的材料设置布线部150。布线部150的电阻率例如是与第一电极131的电阻率相同或小于第一电极131的电阻率的大小。据此，在半导体装置100中，能够抑制布线部150对电阻部R的电阻值的影响。
如以上那样，在半导体装置100中，能够通过电阻控制层140使电阻部R2的电阻值变化，所以能够合适地使电容部C与电阻部R的元件值的组合变化。即，能够使半导体装置100的作为半导体电路的设计的自由度提高。
在半导体装置100形成为集成于半导体基板110的电路的一部分的情况下，布线部150也可以在半导体基板110的第一主面110A延伸，并与其它的电路、元件连接。在将半导体装置100单片化并通过粘合与外部电路电连接的情况下，布线部150也可以设置为平板状，并作为焊盘发挥作用。
接下来，参照图3，对半导体装置100的用途例进行说明。图3是示意地表示第一实施方式的半导体装置的作为电路的安装例的电路图。
半导体装置100例如使用于升压电路、逆变器电路。半导体装置100通过并联连接在晶体管的漏极－源极间或者集电极－发射极间，能够作为缓冲电路发挥作用。在半导体装置100中，即使半导体装置100的尺寸变化，也能够使电阻部R的电阻值与电容部C的静电电容配合地变化。换句话说，即使限制半导体装置100的尺寸，能够作为具有作为缓冲电路合适的静电电容以及电阻值的半导体电路设计半导体装置100。半导体装置100能够具有足够作为缓冲电路的电阻值。因此，能够不将电阻元件与外部电连接，而作为缓冲电路使用半导体装置100。
半导体装置100的用途并不限定于缓冲电路。例如，半导体装置100也可以作为滤波电路、匹配电路的一部分使用。
＜第二实施方式＞
接下来，参照图4，对第二实施方式的半导体装置200的构成进行说明。图4是示意地表示第二实施方式的半导体装置的构成的剖视图。
第二实施方式的半导体装置200与第一实施方式的半导体装置100相同，具备半导体基板210、电介质层220、第一电极231、第二电极232、电阻控制层240以及布线部250。电阻控制层240具备低电阻区域241以及高电阻区域242。
第二实施方式的半导体装置200在通过与布线部250不同的材料设置电阻控制层240的低电阻区域241这一点，与第一实施方式的半导体装置100不同。
低电阻区域241的电阻率比布线部250的电阻率大。据此，能够使电阻部R2的电阻值增大。即，能够使半导体装置200的作为半导体电路的设计的自由度提高。另外，低电阻区域241的电阻率比第一电极231的电阻率大。据此，能够使电阻部R2的电阻值增大。即，能够使半导体装置200的作为半导体电路的设计的自由度提高。
＜第三实施方式＞
接下来，参照图5，对第三实施方式的半导体装置300的构成进行说明。图5是示意地表示第三实施方式的半导体装置的构成的剖视图。
第三实施方式的半导体装置300与第一实施方式的半导体装置100相同，具备半导体基板310、电介质层320、第一电极331、第二电极332、电阻控制层340、以及布线部350。电阻控制层340具备低电阻区域341以及高电阻区域342。
第三实施方式的半导体装置300在通过与第一电极331相同的材料与第一电极331一体地设置电阻控制层340的低电阻区域341这一点，与第一实施方式的半导体装置100不同。换句话说，低电阻区域341的电阻率与第一电极331的电阻率相等。
据此，能够通过相同的工序同时地设置低电阻区域341和第一电极331。另外，能够减少在电阻控制层340与第一电极331之间不同的材料彼此接触的界面的种类，所以能够抑制在电阻控制层340与第一电极331之间产生剥离等缺陷。
在电阻控制层340的形成中，例如通过对设置在电介质层320之上的导体层的一部分进行蚀刻，并在通过蚀刻形成的空间设置绝缘体使其为高电阻区域342。据此，能够增大低电阻区域341的厚度，能够使电阻部R2的电阻值容易变化。在电阻控制层340的形成中，也可以将设置在电介质层320之上的半导体层的一部分高电阻化，作为高电阻区域342。在通过硅设置第一电极331的情况下，在电阻控制层340的形成中，也可以将设置在电介质层320之上的硅层的一部分热氧化来作为高电阻区域342。据此，能够使半导体装置300的制造工序简单化。换句话说，能够降低半导体装置300的制造成本。
＜第四实施方式＞
接下来，参照图6，对第四实施方式的半导体装置400的构成进行说明。图6是示意地表示第四实施方式的半导体装置的构成的剖视图。
第四实施方式的半导体装置400与第一实施方式的半导体装置100相同，具备半导体基板410、电介质层420、第一电极431、第二电极432、电阻控制层440、以及布线部450。电阻控制层440具备低电阻区域441以及高电阻区域442。
第四实施方式的半导体装置400在布线部450由第一布线层451以及第二布线层452构成这一点，与第一实施方式的半导体装置100不同。第一布线层451设置在电阻控制层440的高电阻区域442之上，并设置在电阻控制层440的低电阻区域441的内部。换句话说，通过相同的材料一体地设置低电阻区域441与第一布线层451。第二布线层452设置在第一布线层451之上。
第二布线层452的电阻率比第一布线层451的电阻率小。据此，即使为了使电阻部R2的电阻值增大而通过高电阻的材料形成低电阻区域441，也能够抑制布线部450的电阻值的增大。也可以利用硬度比第一布线层451高的材料设置第二布线层452。据此，在布线部450通过焊接或者引线键合与外部电路电连接的情况下，能够抑制布线部450的损伤。另外，也可以通过与第一布线层451相比，与焊料、焊线的紧贴性较高的材料设置第二布线层452。据此，在布线部450通过焊接或者引线键合与外部电路电连接的情况下，能够抑制半导体装置400的接触不良。
＜第五实施方式＞
接下来，参照图7以及图8，对第五实施方式的半导体装置500的构成进行说明。图7是示意地表示第五实施方式的半导体装置的构成的剖视图。图8是示意地表示第五实施方式的半导体装置的构成的俯视图。此外，图8省略布线部550的图示而示出俯视电阻控制层540时的半导体装置500。
第五实施方式的半导体装置500与第四实施方式的半导体装置400相同，具备半导体基板510、电介质层520、第一电极531、第二电极532、电阻控制层540、以及布线部550。电阻控制层540具备低电阻区域541以及高电阻区域542。
第五实施方式的半导体装置500在半导体基板510的第一主面510A侧形成由多个沟槽部510C构成的沟槽结构511这一点，与第四实施方式的半导体装置400不同。
沟槽部510C是从第一主面510A向Z轴方向形成的凹部。沟槽部510C在俯视第一主面510A时形成为圆形。电介质层520以及第一电极531形成为沿着沟槽结构511，并向沟槽部510C的内部延伸。由于半导体装置500具有沟槽结构，所以能够使电容部C的静电电容增大。此外，沟槽部510C的俯视时的形状并不限定于圆形，也可以是椭圆形、矩形、多边状、格子形或者它们的组合。另外，沟槽部510C的形状并不限定于柱体状，也可以是锥体状，或者它们的组合。另外，沟槽部510C并不对其数量进行特别限定，只要至少形成一个即可。
在俯视半导体基板510的第一主面510A时，电阻控制层540的低电阻区域541设置在沟槽部510C的外侧。据此，能够抑制起因于电阻控制层540、布线部550的内部应力集中于沟槽部510C的角部。由此，在半导体装置500中，能够抑制电介质层520的损伤。
此外，电介质层520具备第一电介质层521以及第二电介质层522。半导体装置500有应力集中于沟槽部510C的角部而电介质层520容易损伤的担心。电介质层520具备两种不同的电介质层，所以能够缓和内部应力，抑制损伤的产生。另外，通过使第一电介质层521为难以产生损伤的构成，并使第二电介质层522为比第一电介质层521高的介电常数，能够在半导体装置500的电容部C中实现漏电电流的产生抑制和静电电容的增大双方。
＜第六实施方式＞
接下来，参照图9，对第六实施方式的半导体装置600的构成进行说明。图9是示意地表示第六实施方式的半导体装置的构成的剖视图。
第六实施方式的半导体装置600与第一实施方式的半导体装置100相同，具备半导体基板610、电介质层620、第一电极631、第二电极632、电阻控制层640以及布线部650。电阻控制层640具备低电阻区域641以及高电阻区域642。
第六实施方式的半导体装置600在具备电阻控制层660这一点，与第一实施方式的半导体装置100不同。电阻控制层660作为电阻部R3发挥作用。即，半导体装置600的电阻部R由电阻部R1、电阻部R2以及电阻部R3构成。
电阻控制层660相当于第二电阻控制层。电阻控制层660设置在半导体基板610的第二主面610B与第二电极632之间。电阻控制层660具备低电阻区域661和高电阻区域662。低电阻区域661相当于电阻控制层660的第三区域，高电阻区域662相当于电阻控制层660的第四区域。低电阻区域661设置为将半导体基板610与第二电极632电连接。高电阻区域662在与半导体基板610的第二主面610B平行的方向，与低电阻区域661并排。高电阻区域662的电阻率比低电阻区域661的电阻率大。例如，通过导体设置低电阻区域661，并利用绝缘体设置高电阻区域662。
在电阻控制层660的形成中，例如通过PVD或者CVD在半导体基板610的第二主面610B之上设置绝缘体层，对该绝缘体层的一部分进行蚀刻，并在通过蚀刻形成的空间设置导体来作为低电阻区域661。并将不进行蚀刻而使其残留的该绝缘体层作为高电阻区域662。在这样的半导体装置600中，能够增大电阻控制层660的厚度，能够使电阻部R3的电阻值容易变化。在通过硅设置半导体基板610的情况下は，也可以将通过热氧化设置的氧化硅作为该绝缘体层。据此，能够使半导体装置600的制造工序简单化。换句话说，能够降低半导体装置600的制造成本。
此外，也可以利用半导体设置低电阻区域661以及高电阻区域662。在这样的电阻控制层660的形成中，例如，先设置高电阻区域662，接着设置低电阻区域661。具体而言，首先，通过PVD或者CVD等在半导体基板610的第二主面610B设置高电阻的半导体层。接下来，通过掺杂将该高电阻的半导体层的一部分低电阻化。将该低电阻化的部分作为低电阻区域661，并将该高电阻的半导体层作为高电阻区域662。相反，在电阻控制层660的形成中，也可以先设置低电阻区域661，接着设置高电阻区域662。具体而言，首先，通过PVD或者CVD等在半导体基板610的第二主面610B设置低电阻的半导体层。接下来，使该低电阻的半导体层的一部分的结晶性降低使其高电阻化。也可以将该高电阻化的部分作为高电阻区域662，并将该低电阻的半导体层作为低电阻区域661。这样，在将半导体层的一部分低电阻化或者高电阻化设置电阻控制层660的情况下，能够将电阻控制层660设置为低电阻区域661以及高电阻区域662的厚度相同。另外，能够抑制低电阻区域661与高电阻区域662之间产生剥离等缺陷。
在第二电极632与半导体基板610之间，电主要流过低电阻区域661。即，在第二电极632与半导体基板610之间，电阻控制层660的低电阻区域661作为导通的瓶颈发挥作用。因此，电阻部R3的电阻值根据低电阻区域661的物性以及尺寸而进行变化。具体而言，能够根据低电阻区域661的电阻率、低电阻区域661的沿着Z轴方向的厚度T2、以及低电阻区域661的沿着X轴方向的宽度W2等来设计电阻部R3的电阻值。
宽度W2比厚度T2大。据此，能够实现电阻控制层660的缺陷的抑制、电阻部R3的电阻值的变动的抑制。在通过蚀刻形成的空间设置导体或者半导体来作为低电阻区域661的情况下，由于宽度W2比厚度T2大，能够抑制低电阻区域661的形成不良所引起的缺陷的产生。另外，由于宽度W2比厚度T2大，所以能够抑制低电阻区域661的剖面形状成为锥形或者逆锥形，能够抑制半导体装置600个体间的电阻部R3的电阻值的变动。
在使半导体层的一部分低电阻化作为低电阻区域661的情况下，由于宽度W2比厚度T2大，而容易使低电阻区域661的沿着Z轴方向的杂质浓度均匀化。换句话说，能够抑制半导体装置600个体间的电阻部R3的电阻值的变动。另外，由于宽度W2比厚度T2大，所以即使降低了掺杂时的杂质的照射能量也能够均匀地掺杂于低电阻区域661，所以能够抑制在低电阻区域661的缺陷的产生。
虽然省略图示，但低电阻区域661在俯视半导体基板610的第二主面610B时设置为圆形。据此，与电阻控制层640相同，电阻控制层660能够抑制起因于电场集中的绝缘破坏、起因于应力集中的损伤等缺陷。在俯视半导体基板610的第二主面610B时，低电阻区域661的形状也可以是椭圆形、矩形、多边形或者它们的组合。
通过与第二电极632相同的材料，与第二电极632一体地形成电阻控制层660的低电阻区域661。此时，低电阻区域661的电阻率与第二电极632的电阻率相同。据此，能够通过相同的工序同时地设置低电阻区域661以及第二电极632。换句话说，能够使半导体装置600的制造工序简单化，降低制造成本。另外，能够减少在电阻控制层660与第二电极632之间不同的材料彼此接触的界面的种类，所以能够抑制电阻控制层660与第二电极632之间产生剥离等缺陷。此外，半导体基板610的电阻率为与第二电极632相同或大于第二电极632的大小。据此，在半导体装置100中，能够抑制第二电极632对电阻部R的电阻值的影响。
＜第七实施方式＞
接下来，参照图10，对第七实施方式的半导体装置700的构成进行说明。图10是示意地表示第七实施方式的半导体装置的构成的剖视图。
第七实施方式的半导体装置700与第六实施方式的半导体装置600相同，具备半导体基板710、电介质层720、第一电极731、第二电极732、电阻控制层740、布线部750、以及电阻控制层760。电阻控制层740具备低电阻区域741以及高电阻区域742。电阻控制层760具备低电阻区域761以及高电阻区域762。
第七实施方式的半导体装置700在通过与第二电极732不同的材料设置电阻控制层760的低电阻区域761这一点，与第六实施方式的半导体装置600不同。
低电阻区域761的电阻率比第二电极732的电阻率大。据此，能够使电阻部R3的电阻值增大。即，能够使半导体装置700的作为半导体电路的设计的自由度提高。另外，低电阻区域761的电阻率比半导体基板710的电阻率大。据此，能够使电阻部R3的电阻值增大。即，能够使半导体装置700的作为半导体电路的设计的自由度提高。
＜第八实施方式＞
接下来，参照图11，对第八实施方式的半导体装置800的构成进行说明。图11是示意地表示第八实施方式的半导体装置的构成的剖视图。
第八实施方式的半导体装置800与第六实施方式的半导体装置600相同，具备半导体基板810、电介质层820、第一电极831、第二电极832、电阻控制层840、布线部850以及电阻控制层860。电阻控制层840具备低电阻区域841以及高电阻区域842。电阻控制层860具备低电阻区域861以及高电阻区域862。
第八实施方式的半导体装置800在通过与半导体基板810相同的材料与半导体基板810一体地设置电阻控制层860的低电阻区域861这一点，与第六实施方式的半导体装置600不同。换句话说，低电阻区域861的电阻率与半导体基板810的电阻率相等。
据此，能够通过相同的工序同时设置半导体基板810和低电阻区域861。另外，能够减少在半导体基板810与电阻控制层860之间不同的材料彼此接触的界面的种类，所以能够抑制在半导体基板810与电阻控制层860之间产生剥离等缺陷。
在电阻控制层860的形成中，例如通过对半导体基板810的一部进行蚀刻，并在通过蚀刻形成的空间设置绝缘体来作为高电阻区域862。据此，能够增大低电阻区域861的厚度，能够使电阻部R3的电阻值容易变化。在电阻控制层860的形成中，也可以将半导体基板810的一部分高电阻化，作为高电阻区域862。例如，在通过硅设置半导体基板810的情况下，电阻控制层860也可以将半导体基板810的一部分热氧化作为高电阻区域862。据此，能够使半导体装置800的制造工序简单化。换句话说，能够降低半导体装置800的制造成本。
＜第九实施方式＞
接下来，参照图12，对第九实施方式的半导体装置900的构成进行说明。图12是示意地表示第九实施方式的半导体装置的构成的剖视图。
第九实施方式的半导体装置800与第一实施方式的半导体装置100相同，具备半导体基板910、电介质层920、第一电极931、第二电极932、电阻控制层940以及布线部950。电阻控制层940具备低电阻区域941以及高电阻区域942。
第九实施方式的半导体装置900在具备电阻控制层970以及布线部980这一点，与第一实施方式的半导体装置100不同。电阻控制层970设置在第二电极932与布线部980之间。布线部980设置在半导体基板910的第二主面910B侧的外侧，用于将第二电极932与外部电路电连接。电阻控制层970作为电阻部R4发挥作用。即，电阻部R由电阻部R1、电阻部R2以及电阻部R4构成。
电阻控制层970具备低电阻区域971以及高电阻区域972。低电阻区域971设置为将第二电极932与布线部980电连接。高电阻区域972在与半导体基板910的第二主面910B平行的方向，与低电阻区域971并排。高电阻区域972的电阻率比低电阻区域971的电阻率大。
第二电极932、电阻控制层970以及布线部980各自的构成、关系与第一电极931、电阻控制层940以及布线部950各自的构成、关系相同。因此，省略电阻控制层970以及布线部980的构成以及效果相关的详细的说明。
＜第十实施方式＞
接下来，参照图13，对第十实施方式的半导体装置1000的构成进行说明。图13是示意地表示第十实施方式的半导体装置的构成的俯视图。
虽然省略一部分图示，但第十实施方式的半导体装置1000与第一实施方式的半导体装置100相同，具备半导体基板、电介质层、第一电极、第二电极、电阻控制层1040、以及布线部1050。电阻控制层1040具备低电阻区域1041以及高电阻区域1042。
第十实施方式的半导体装置1000在布线部1050进行图案形成以形成电感器这一点，与第一实施方式的半导体装置100不同。例如，布线部1050设置在低电阻区域1041的内部，并且在高电阻区域1042之上图案加工为旋涡状。据此，能够作为RLC电路设计半导体装置1000。此外，布线部1050只要是具有所希望的电感的形状则并不特别限定，例如也可以形成为之字形。
如以上那样，根据本发明的一方式，提供一种半导体装置100，具备：半导体基板110，其具有第一主面110A以及第二主面110B；第一电极131，设置在半导体基板110的第一主面110A侧；电介质层120，设置在半导体基板110与第一电极131之间；第一电阻控制层140，设置在第一电极131之上；布线部150，设置在第一电阻控制层140之上；以及第二电极132，设置在半导体基板110的第二主面110B侧，第一电阻控制层140具备将第一电极131与布线部150电连接的第一区域141、和与第一区域141并排且电阻率比第一区域141高的第二区域142。
根据上述方式，半导体装置能够为使半导体基板作为第一电阻部发挥作用，使电介质层作为电容部发挥作用，并使第一电阻控制层作为第二电阻部发挥作用的半导体电路。在半导体装置中，能够根据第一电阻控制层的第一区域的电阻率以及尺寸，使第二电阻部的电阻值变化。换句话说，在半导体装置中，能够合适地使电容部与电阻部的元件值的组合变化。换句话说，能够使半导体装置的作为半导体电路的设计的自由度提高。
也可以第一电阻控制层240的第一区域241的电阻率为与布线部250的电阻率相同或大于布线部250的电阻率的大小。据此，在第一区域与布线部的电阻率相同的情况下，能够通过相同的工序同时设置第一区域和布线部。换句话说，能够使半导体装置的制造工序简单化，降低制造成本。另外，能够减少在第一电阻控制层与布线部之间不同的材料彼此接触的界面的种类，所以能够抑制在第一电阻控制层与布线部之间产生剥离等缺陷。在第一区域的电阻率比布线部的电阻率大的情况下，能够使第二电阻部的电阻值增大。即，能够使半导体装置的作为半导体电路的设计的自由度提高。
也可以第一电阻控制层240的第一区域241的电阻率为与第一电极231的电阻率相同或大于第一电极231的电阻率的大小。据此，在第一区域与第一电极的电阻率相同的情况下，能够通过相同的工序同时设置第一区域和第一电极。另外，能够减少在第一电阻控制层与第一电极之间不同的材料彼此接触的界面的种类，所以能够抑制在第一电阻控制层与第一电极之间产生剥离等缺陷。在第一区域的电阻率比第一电极的电阻率大的情况下，能够使第二电阻部的电阻值增大。即，能够使半导体装置的作为半导体电路的设计的自由度提高。
布线部150的电阻率为也可以与第一电极131的电阻率相同或大于第一电极131的电阻率的大小。据此，在半导体装置中，能够抑制布线部对电阻部的电阻值的影响。
也可以在切断为与半导体基板110的第一主面110A正交并且包含第一电阻控制层140的第一区域141的中央部的剖视面上，第一区域141的与第一主面110A平行的方向的宽度W1比第一区域141的与第一主面110A正交的方向的厚度T1大。据此，能够抑制在设置第一区域时的第一电阻控制层的缺陷的产生。另外，能够使第一区域的形状的稳定性提高，能够使第一区域的厚度方向上的电阻率均匀。换句话说，能够实现第二电阻部的电阻值的变动的抑制。
也可以利用绝缘体设置第一电阻控制层140的第二区域142。据此，能够在第一电极与布线部之间，抑制第二区域的导通。换句话说，能够提高第一区域的电阻率以及尺寸给予第二电阻部的电阻值的影响力。
也可以通过硅设置第一电极331，并通过氧化硅设置第一电阻控制层340的第二区域342。据此，能够使半导体装置的制造工序简单化，降低制造成本。
也可以利用半导体设置第一电阻控制层140的第一区域141以及第二区域142。据此，能够通过使半导体的一部分低电阻化或者高电阻化，来设置第一区域以及第二区域。此时，能够将第一电阻控制层设置为第一区域以及第二区域的厚度相同。能够抑制第一区域的尺寸的变动，所以能够抑制第二电阻部的电阻值的变动。另外，能够抑制在第一区域与第二区域之间产生剥离等缺陷。
也可以通过硅设置半导体基板110。据此，与通过其它的半导体材料设置的情况相比能够廉价地制造半导体基板。
也可以半导体基板110的电阻率在10－4Ω·cm以上且10－2Ω·cm以下。通过使半导体基板的电阻率在10－2Ω·cm以下，能够降低迁移率的温度依存性。换句话说，能够抑制半导体装置的作为半导体电路的特性的温度变化。此外，半导体基板通过使电阻率在10－4Ω·cm以上能够使其不作为导体而作为半导体发挥作用。换句话说，能够使半导体基板作为第一电阻部发挥作用。
也可以在半导体基板510的第一主面510A侧形成有由至少一个沟槽部510C构成的沟槽结构511，并将上述电介质层520和上述第一电极531形成为沿着上述沟槽结构511。据此，在半导体装置中，能够使电容部的静电电容增大。
也可以在俯视半导体基板510的第一主面510A时，第一电阻控制层540的第一区域541设置在沟槽结构511的至少一个沟槽部510C的外侧。据此，能够抑制起因于第一电阻控制层、布线部的内部应力集中于沟槽部的角部。由此，在半导体装置中，能够抑制电介质层的损伤。
也可以还具备设置在半导体基板610与第二电极632之间的第二电阻控制层660，第二电阻控制层660具备将半导体基板610与第二电极632电连接的第三区域661、和与第三区域661并排且电阻率比第三区域661高的第四区域662。据此，半导体装置能够为使第二电阻控制层作为第三电阻部发挥作用的半导体电路。在半导体装置中，能够根据第二电阻控制层的第三区域的电阻率以及尺寸，使第三电阻部的电阻值变化。换句话说，在半导体装置中，能够合适地使电容部与电阻部的元件值的组合变化。换句话说，能够使半导体装置的作为半导体电路的设计的自由度提高。
也可以第二电阻控制层760的第三区域761的电阻率为与第二电极732的电阻率相同或大于第二电极732的电阻率的大小。据此，在第三区域与第二电极的电阻率相同的情况下，能够通过相同的工序同时设置第三区域和第二电极。换句话说，能够使半导体装置的制造工序简单化，降低制造成本。另外，能够减少在第二电阻控制层与第二电极之间不同的材料彼此接触的界面的种类，所以能够抑制在第二电阻控制层与第二电极之间产生剥离等缺陷。在第三区域的电阻率比第二电极的电阻率大的情况下，能够使第三电阻部的电阻值增大。即，能够使半导体装置的作为半导体电路的设计的自由度提高。
也可以第二电阻控制层760的第三区域761的电阻率为与半导体基板710的电阻率相同或大于半导体基板710的电阻率的大小。据此，在第三区域与半导体基板的电阻率相同的情况下，能够通过相同的工序同时设置第三区域和半导体基板。另外，能够减少在第二电阻控制层与半导体基板之间不同的材料彼此接触的界面的种类，能够抑制在第二电阻控制层与半导体基板之间产生剥离等缺陷。在第三区域的电阻率比半导体基板的电阻率大的情况下，能够使第三电阻部的电阻值增大。即，能够使半导体装置的作为半导体电路的设计的自由度提高。
也可以半导体基板610的电阻率为与第二电极632的电阻率相同或大于第二电极632的电阻率的大小。据此，在半导体装置中，能够抑制第二电极对电阻部的电阻值的影响。
也可以在切断为与半导体基板610的第二主面610B正交并且包含第二电阻控制层660的第三区域661的中央部的剖视面上，第三区域661的与第二主面610B平行的方向的宽度W2比第三区域661的与第二主面610B正交的方向的厚度T2大。据此，能够抑制设置第三区域时的第二电阻控制层的缺陷的产生。另外，能够使第三区域的形状的稳定性提高，能够使第三区域的厚度方向上的电阻率均匀。换句话说，能够实现第三电阻部的电阻值的变动的抑制。
也可以利用绝缘体设置第二电阻控制层660的第四区域662。据此，在半导体基板与第二电极之间，能够抑制第四区域的导通。换句话说，能够提高第三区域的电阻率以及尺寸给予第三电阻部的电阻值的影响力。
也可以通过氧化硅设置第二电阻控制层860的第四区域862。据此，在通过硅基板设置半导体基板的情况下，能够利用半导体基板的热氧化设置第四区域。换句话说，能够使半导体装置的制造工序简单化，降低制造成本。
也可以利用半导体设置第二电阻控制层660的第三区域661以及第四区域662。据此，能够通过使半导体的一部分低电阻化或者高电阻化，设置第三区域以及第四区域。此时，能够将第二电阻控制层设置为第三区域以及第四区域的厚度相同。由于能够抑制第三区域的尺寸的变动，所以能够抑制第三电阻部的电阻值的变动。另外，能够抑制在第三区域与第四区域之间产生剥离等缺陷。
也可以布线部1050进行图案形成以形成电感器。据此，能够作为RLC电路设计半导体装置。
也可以半导体装置100并联连接在晶体管的漏极－源极间或者集电极－发射极间。据此，能够作为缓冲电路使用半导体装置。能够将半导体装置设计为即使限制了半导体装置的尺寸，也具有作为缓冲电路合适的静电电容以及电阻值的半导体电路。
如以上说明的那样，根据本发明的一方式，能够提供能够实现电路设计的自由度的提高的半导体装置。
此外，以上说明的实施方式是用于使本发明的理解变得容易的实施方式，并不对本发明进行限定解释。本发明在不脱离其主旨的范围内，能够进行变更/改进，并且在本发明也包含有其等效物。即，只要具备本发明的特征，则本领域技术人员对各实施方式适当地施加了设计变更后的实施方式包含于本发明的范围。例如，各实施方式具备的各要素及其配置、材料、条件、形状、尺寸等并不限定于例示的内容而能够适当地变更。另外，各实施方式具备的各要素只要在技术可实现则能够组合，只要包含本发明的特征则将它们组合后的实施方式包含于本发明的范围。
附图标记说明
100…半导体装置，C…电容部，R、R1、R2…电阻部，110…半导体基板，110A…第一主面，110B…第二主面，120…电介质层，131…第一电极，132…第二电极，140…电阻控制层(第一电阻控制层)，141…低电阻区域(第一区域)，142…高电阻区域(第二区域)，150…布线部，T1…低电阻区域的厚度，W1…低电阻区域的宽度。

Claims (21)

1.一种半导体装置，具备：
半导体基板，具有第一主面以及第二主面；
第一电极，设置在上述半导体基板的上述第一主面侧；
电介质层，设置在上述半导体基板与上述第一电极之间；
第一电阻控制层，设置在上述第一电极之上；
布线部，设置在上述第一电阻控制层之上；
第二电极，设置在上述半导体基板的上述第二主面侧；以及
第二电阻控制层，遍及上述半导体基板与上述第二电极之间的整个区域而设置，
上述第一电阻控制层具备：将上述第一电极与上述布线部电连接的第一区域；和与上述第一区域并排且电阻率比上述第一区域高的第二区域，
上述第二电阻控制层具备：将上述半导体基板与上述第二电极电连接的第三区域；和与上述第三区域并排且电阻率比上述第三区域高的第四区域。
2.根据权利要求1所述的半导体装置，其中，
上述第一电阻控制层的上述第一区域的电阻率为与上述布线部的电阻率相同或大于上述布线部的电阻率的大小。
3.根据权利要求1或者2所述的半导体装置，其中，
上述第一电阻控制层的上述第一区域的电阻率为与上述第一电极的电阻率相同或大于上述第一电极的电阻率的大小。
4.根据权利要求1或者2所述的半导体装置，其中，
上述布线部的电阻率为与上述第一电极的电阻率相同或大于上述第一电极的电阻率的大小。
5.根据权利要求1或者2所述的半导体装置，其中，
在被切断成与上述半导体基板的上述第一主面正交且包含上述第一电阻控制层的上述第一区域的中央部的剖视面上，上述第一区域的与上述第一主面平行的方向的宽度比上述第一区域的与上述第一主面正交的方向的厚度大。
6.根据权利要求1或者2所述的半导体装置，其中，
利用绝缘体设置上述第一电阻控制层的上述第二区域。
7.根据权利要求6所述的半导体装置，其中，
利用硅设置上述第一电极，
利用氧化硅设置上述第一电阻控制层的上述第二区域。
8.根据权利要求1或2所述的半导体装置，其中，
上述第二电阻控制层的上述第三区域的电阻率为与上述第二电极的电阻率相同或大于上述第二电极的电阻率的大小。
9.根据权利要求1或2所述的半导体装置，其中，
上述第二电阻控制层的上述第三区域的电阻率为与上述半导体基板的电阻率相同或大于上述半导体基板的电阻率的大小。
10.根据权利要求1或2所述的半导体装置，其中，
上述半导体基板的电阻率为与上述第二电极的电阻率相同或大于上述第二电极的电阻率的大小。
11.根据权利要求1或2所述的半导体装置，其中，
在被切断为与上述半导体基板的上述第二主面正交且包含上述第二电阻控制层的上述第三区域的中央部的剖视面上，上述第三区域的与上述第二主面平行的方向的宽度比上述第三区域的与上述第二主面正交的方向的厚度大。
12.根据权利要求1或2所述的半导体装置，其中，
利用绝缘体设置上述第二电阻控制层的上述第四区域。
13.根据权利要求12所述的半导体装置，其中，
利用氧化硅设置上述第二电阻控制层的上述第四区域。
14.根据权利要求1或2所述的半导体装置，其中，
利用半导体设置上述第二电阻控制层的上述第三区域以及上述第四区域。
15.根据权利要求1或者2所述的半导体装置，其中，
利用半导体设置上述第一电阻控制层的上述第一区域以及上述第二区域。
16.根据权利要求1或者2所述的半导体装置，其中，
利用硅设置上述半导体基板。
17.根据权利要求16所述的半导体装置，其中，
上述半导体基板的电阻率在10－4Ω・cm以上且10－2Ω・cm以下。
18.根据权利要求1或者2所述的半导体装置，其中，
在上述半导体基板的上述第一主面侧形成由至少一个沟槽部构成的沟槽结构，
上述电介质层和上述第一电极形成为沿着上述沟槽结构。
19.根据权利要求18所述的半导体装置，其中，
在俯视上述半导体基板的上述第一主面时，上述第一电阻控制层的上述第一区域设置在上述沟槽结构的上述至少一个沟槽部的外侧。
20.根据权利要求1或者2所述的半导体装置，其中，
上述布线部被进行图案形成以便形成电感器。
21.根据权利要求1或者2所述的半导体装置，其中，
并联连接在晶体管的漏极－源极间或者集电极－发射极间。
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