JP3175151B2 - コンデンサを備えた半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、さらに言えば、半導体基板にコンデンサを備えた半
導体装置に関する。

【０００２】

【従来の技術】従来の半導体装置の一例を図８に示す。

【０００３】図８の半導体装置１０１は、表面１０２ａ
から裏面１０２ｂに達する貫通孔１０３を有する半導体
基板１０２を備えている。貫通孔１０３の断面形状は直
径Ｄの円形であり、その全長にわたって一様である。半
導体基板１０２の表面１０２ａおよび裏面１０２ｂに
は、貫通孔１０３によって開口１０３ａおよび開口１０
３ｂがそれぞれ形成されている。

【０００４】半導体基板１０２の表面１０２ａには、開
口１０３ａを閉塞するように導電性膜からなる配線層１
０４が形成されている。配線層１０４の裏面は、開口１
０３ａより貫通孔１０３の内部に露出している。

【０００５】貫通孔１０３の内部には、貫通孔１０３の
内壁面に沿って金属膜からなる上部電極層１０５が被着
形成されている。上部電極層１０５は、開口１０３ａよ
り露出した配線層１０４の裏面に沿って延在している。

【０００６】上部電極層１０５の裏面には、誘電体層１
０６が被着形成されている。誘電体層１０６は、上部電
極層１０５の裏面全体を覆っている。

【０００７】誘電体層１０６の裏面には、金属膜からな
る下部電極層１０７が被着形成されている。下部電極層
１０７は、開口１０３ｂより貫通孔１０３の外部に延在
していて、貫通孔１０３の外部では半導体基板１０２の
裏面１０２ｂを覆っている。半導体装置１０１を配線板
に搭載する際には、下部電極層１０７は接地される。

【０００８】これら上部電極層１０５、誘電体層１０
６、および下部電極層１０７はコンデンサ１０８を構成
している。コンデンサ１０８の静電容量は、上部電極層
１０５と誘電体層１０６と下部電極層１０７の接触面積
に比例するので、貫通孔１０３の直径Ｄを大きくするこ
とにより静電容量を大きくできる。

【０００９】図９は、従来の半導体装置の他の例を示
す。この半導体装置は、特開平８−２３６６９８号公報
に開示されたものである。

【００１０】図９の半導体装置２０１は、表面２０２ａ
から裏面２０２ｂに達する貫通孔２０３を有する半導体
基板２０２を備えている。貫通孔２０３の断面形状は直
径Ｄの円形であり、その全長にわたって一様である。半
導体基板２０２の表面２０２ａおよび裏面２０２ｂに
は、貫通孔２０３によって開口２０３ａおよび開口２０
３ｂがそれぞれ形成されている。

【００１１】半導体基板２０２の表面２０２ａには、開
口２０３ａを閉塞するように導電性膜からなる配線層２
０４が形成されている。配線層２０４の裏面は、開口２
０３ａより貫通孔２０３の内部に露出している。

【００１２】貫通孔２０３の内部には、貫通孔２０３の
内壁面に沿って金属膜からなる上部電極層２０５が被着
形成されている。上部電極層２０５は、開口１０３ａよ
り露出した配線層２０４の裏面に沿って延在している。
上部電極層２０５の下端部は、開口２０３ｂより貫通孔
２０３の外部にまで延在していて、貫通孔２０３の近傍
において半導体基板２０２の裏面２０２ｂを覆ってい
る。

【００１３】上部電極層２０５の裏面には、誘電体層２
０６が被着形成されている。誘電体層２０６は、上部電
極層２０５の裏面全体を覆っている。誘電体層２０６の
下端部は、開口２０３ｂより貫通孔２０３の外部にまで
延在していて、上部電極層２０５の下端部の外側におい
て半導体基板２０２の裏面２０２ｂを覆っている。

【００１４】誘電体層２０６の裏面には、金属膜からな
る下部電極層２０７が被着形成されている。下部電極層
２０７は、開口２０３ｂより貫通孔２０３の外部に延在
していて、貫通孔２０３の外部においても誘電体層２０
６の裏面を覆っている。上部電極層２０５と誘電体層２
０６と下部電極層２０７の重なり部分の幅は、Ｗであ
る。半導体装置２０１を配線板に搭載する際には、下部
電極層２０７は接地される。

【００１５】これら上部電極層２０５、誘電体層２０
６、および下部電極層２０７はコンデンサ２０８を構成
している。コンデンサ２０８の静電容量は、貫通孔２０
３の直径Ｄを大きくするだけでなく、重なり部の幅Ｗを
拡大することによっても大きくできる。

【００１６】なお、上記構成を持つコンデンサを備えた
半導体装置に関する技術は、特公昭６２−２４６６号公
報、特開昭６３−２８０４６３号公報にも開示されてい
る。

【００１７】

【発明が解決しようとする課題】上記従来の半導体装置
１０１、２０１では、次のような問題点がある。

【００１８】図８の半導体装置１０１では、コンデンサ
１０８の静電容量を大きくするには、貫通孔１０３の直
径Ｄを大きくする必要がある。しかし、直径Ｄを大きく
すると、貫通孔１０３の開口１０３ａの面積すなわち、
コンデンサ１０８が半導体基板１０２の表面１０２ａを
占有する面積（以下、占有面積と称する）が大きくな
る。このため、半導体装置１０１を小型化するとコンデ
ンサ１０８の占有面積も小さくなり、所望の静電容量を
確保するのが困難になる、という問題がある。

【００１９】図９の半導体装置２０１では、図８の半導
体装置１０１とは異なり、重なり部の幅Ｗを大きくする
ことによってコンデンサ２０８の静電容量を大きくでき
るので、貫通孔２０３の直径Ｄを大きくしないで（すな
わち、コンデンサ２０８の占有面積を拡大しないで）所
望の静電容量を得ることができる。しかし、複数のコン
デンサ２０８を隣接して半導体基板２０２に配置する場
合には、隣接するコンデンサ２０８の電極は独立でなけ
ればならないため、重なり部の幅Ｗはコンデンサ２０８
の配置間隔により制約を受ける。

【００２０】半導体装置２０１を小型化する場合にはコ
ンデンサ２０８の配置間隔も狭くなるから、重なり部の
幅Ｗも小さくせざるを得ない。これは、重なり部の幅Ｗ
の拡大によって静電容量を増加することも困難であるこ
とを意味する。このため、図９の半導体装置２０１にお
いても、所望の静電容量を確保するには、貫通孔２０３
の直径Ｄすなわち占有面積をある程度大きくすることが
必要となる。よって、この半導体装置２０１においても
やはり、半導体装置２０１を小型化すると所望の静電容
量を確保するのが困難である、という問題がある。

【００２１】また、従来の半導体装置１０１、２０１で
は、ソルダリング工程においてソルダ這い上がりによる
表面実装の信頼性の低下という問題もある。

【００２２】すなわち、従来の半導体装置１０１、２０
１を任意の配線板やパッケージに実装する際には、配線
板やパッケージの電極（図示せず）と下部電極層１０
７、２０７とがソルダ（例えば、ＡｕＳｎソルダ）を介
して接合される。このソルダリング工程では、加熱・溶
融されたソルダが、下部電極層１０７、２０７に形成さ
れた凹部１０９、２０９内に這い上がるように流入す
る。凹部１０９、２０９内に流入したＡｕＳｎソルダ
は、Ａｕを含む下部電極層１０７、２０７と反応してこ
れを損傷したり破壊したりする。場合によっては、溶融
ソルダが誘電体層１０６、２０６、上部電極層１０５、
２０５、さらには基板１０２、２０２上のＡｕを含む配
線層１０４、２０４をも損傷、破壊することもある。

【００２３】このように、半導体装置１０１、２０１で
は、実装時にソルダによってコンデンサ１０８、２０８
が損傷を受ける恐れがある。これは、実装工程の信頼性
を低下させる。

【００２４】上述したソルダリング工程におけるソルダ
の這い上がりは、貫通孔１０３、２０３が大きいほど発
生しやすい。このため、貫通孔１０３、２０３の直径Ｄ
を小さくすればこの現象の発生は抑制できる。しかし、
そうすると所望の静電容量を確保できなくなってしま
う。

【００２５】そこで、本発明の目的は、ソルダリング工
程におけるソルダの這い上がりに起因する実装信頼性の
低下を生じることなく、且つコンデンサの所望の静電容
量を確保しながら小型化が可能な半導体装置を提供する
ことにある。

【００２６】本発明の他の目的は、ソルダリング工程に
おけるソルダの這い上がりに起因する実装信頼性の低下
を生じることなく、コンデンサの静電容量を増大させる
ことができる半導体装置を提供することにある。

【００２７】

【課題を解決するための手段】（１） 本発明の半導体
装置は、表面から裏面に達する貫通孔を有すると共に、
その貫通孔が前記表面および裏面に第１開口および第２
開口をそれぞれ形成している半導体基板と、一部を前記
第１開口より露出させて前記貫通孔の内壁面に沿って形
成された第１電極層と、前記第１電極層の裏面に沿って
形成された誘電体層と、一部を前記第２開口を介して前
記半導体基板の裏面に延在させながら前記誘電体層の裏
面に沿って形成された第２電極層とを備え、前記第１電
極層と前記誘電体層と前記第２電極層とがコンデンサを
構成している半導体装置において、前記貫通孔が、その
中心軸に沿って配置された内寸法の異なる少なくとも二
つの孔部分の結合体から構成されていて、それら少なく
とも二つの孔部分によって前記貫通孔の内壁面に段差が
形成されており、前記貫通孔を構成する少なくとも二つ
の孔部分のうちの前記半導体基板の表面側の端に配置さ
れているものが略円柱形であることを特徴とする。

【００２８】（２） 本発明の半導体装置では、半導体
基板に形成された貫通孔が、その中心軸に沿って配置さ
れた内寸法の異なる少なくとも二つの孔部分の結合体か
ら構成されており、それら少なくとも二つの孔部分によ
って前記貫通孔の内壁面に段差が形成されている。よっ
て、内寸法の小さい孔部分を半導体基板の表面側あるい
はその近傍に配置して第１開口を小さくすることによ
り、コンデンサの占有面積をできるだけ小さくすると共
にソルダの這い上がりを防止することができる。

【００２９】また、内寸法の大きい孔部分を半導体基板
の裏面側あるいはその内部に配置する等して、貫通孔の
内壁面に段差を形成できるため、段差のないものに比べ
て第１電極層と誘電体層と第２電極層の接触面積を増加
させることができる。

【００３０】したがって、ソルダリング工程におけるソ
ルダの這い上がりに起因する実装信頼性の低下を生じる
ことなく、コンデンサの静電容量を増大させることがで
きる。よって、実装工程におけるソルダの這い上がりに
起因する信頼性の低下を生じることなく、且つコンデン
サの所望の静電容量を確保しながら小型化が可能とな
る。

【００３１】（３） 本発明の半導体装置の好ましい例
では、前記貫通孔を構成する少なくとも二つの孔部分の
うちの最小の内寸法を有するものが、前記半導体基板の
表面側の端あるいはその近傍に配置される。この例で
は、ソルダリング工程におけるソルダの這い上がりの防
止を最も効果的に達成できる利点がある。

【００３２】本発明の半導体装置の他の好ましい例で
は、前記貫通孔を構成する少なくとも二つの孔部分のう
ちの最小の内寸法を有するものが、前記半導体基板の表
面側の端に配置され、前記貫通孔を構成する少なくとも
二つの孔部分のうちの最大の内寸法を有するものが、前
記半導体基板の裏面側の端に配置される。この例では、
ソルダの這い上がりの発生を最も効果的に達成できる利
点がある。

【００３３】本発明の半導体装置のさらに他の好ましい
例では、前記貫通孔を構成する少なくとも二つの孔部分
の高さが、前記半導体基板の表面側から裏面側に向かっ
て順に増加する。この例では、第１電極層と誘電体層と
第２電極層の接触面積を大きくし易い利点がある。

【００３４】前記貫通孔を構成する少なくとも二つの孔
部分は、同じ形状の断面を有していてもよいし、異なる
形状の断面を有していてもよい。しかし、異なる形状の
断面を有している方が好ましい。第１電極層と誘電体層
と第２電極層の接触面積を大きくし易いからである。

【００３５】異なる形状の断面を有している場合、前記
貫通孔を構成する少なくとも二つの孔部分のうちの最小
の内寸法を有するものが、略円形の断面を有しており、
前記最小の内寸法を有する孔部分以外が略多角形の断面
を有するのが好ましい。断面を略円形にする理由は、断
面積が小さいにもかかわらず内周長が大きくなるからで
ある。断面を略円形以外（例えば多角形）にする理由
は、貫通孔の断面形状を円形とするより内周長が大きく
なるからである。

【００３６】また、前記最小の内寸法を有する孔部分以
外が有する略多角形の断面が、内側に窪んだ凹部を含ん
でいて、その凹部によって前記略多角形の断面の周長を
延長しているのが好ましい。貫通孔の内周長がいっそう
大きくなるからである。

【００３７】

【発明の実施の形態】以下、本発明の好適な実施の形態
を添付図面を参照しながら具体的に説明する。

【００３８】［第１実施形態］図１は本発明の第１実施
形態の半導体装置１を示す。この半導体装置１は、シリ
コンやＧａＡｓなどの一般に使用される半導体材料から
なる半導体基板２を備えている。

【００３９】半導体基板２には、表面２ａから裏面２ｂ
に達する貫通孔３が形成されている。この貫通孔３は、
半導体基板２の表面２ａ側に位置する小径の第１孔部分
３Ａと、半導体基板２の裏面２ｂ側に位置する大径の第
２孔部分３Ｂとから構成される。第１孔部分３Ａと第２
孔部分３Ｂの形状はいずれも円柱形である。第１孔部分
３Ａと第２孔部分３Ｂとは、貫通孔３の中心軸上に配置
され、それらの接合部には、表面２ａおよび裏面２ｂと
平行な境界面３ｃが形成されている。境界面３ｃによ
り、貫通孔３の内壁面には段差が形成されている。貫通
孔３により、半導体基板２の表面２ａには第１開口３ａ
が形成され、半導体基板２の裏面２ｂには第２開口３ｂ
が形成されている。

【００４０】第１孔部分３Ａの直径Ｄ₁と第２孔部分３
Ｂの直径Ｄ₂とは、Ｄ₁＜Ｄ₂の関係にある。これは、第
１孔部分３Ａの内周長が、第２孔部分３Ｂの内周長より
大きいことを意味する。このため、貫通孔３の内周長は
境界面すなわち段差面３ｃを境界に変化し、半導体基板
２の表面２ａ側よりも裏面２ｂ側の方が大きくなってい
る。

【００４１】また、第１孔部分３Ａの高さＨ₁と第２孔
部分３Ｂの高さＨ₂とは、Ｈ₁＜Ｈ₂の関係にある。Ｄ₁＜
Ｄ₂であるので、第１孔部分３Ａの内壁の面積は第２孔
部分３Ｂの内壁の面積よりも大きい。

【００４２】ここで、第１孔部分３Ａの内壁の面積をＳ
₁、第２孔部分３Ｂの内壁の面積をＳ₂、第１開口３ａの
面積をＳ₃、段差面３ｃの面積をＳ₄とする。面積Ｓ₁、
Ｓ₂、（Ｓ₃＋Ｓ₄）は、それぞれ Ｓ₁＝π・Ｄ₁・Ｈ₁ Ｓ₂＝π・Ｄ₂・Ｈ₂ Ｓ₃＋Ｓ₄＝π・（Ｄ₂／２）² と表わせる。すると、貫通孔３の内壁の面積Ｓは、 Ｓ＝Ｓ₁＋Ｓ₂＋Ｓ₃＋Ｓ₄ ＝π・（Ｄ₁・Ｈ₁＋Ｄ₂・Ｈ₂）＋π・（Ｄ₂／２）² （１） の関係式が成立する。式（１）より、貫通孔３の内壁の
面積Ｓを大きくするには第２孔部分３Ｂの直径Ｄ₂を大
きくするだけでよいことが分かる。高さＨ₂を大きくす
ることも、面積Ｓを大きくするのに有効である。

【００４３】例えば、半導体基板２の厚さが５０μｍの
場合、Ｄ₁＝２０μｍ、Ｄ₂＝８０〜１６０μｍ、Ｈ₁＝
１０μｍ、Ｈ₂＝４０μｍに設定される。

【００４４】半導体基板２の表面２ａには、第１開口３
ａを閉塞するようにＡｕ膜よりなる配線層４が形成され
ている。

【００４５】貫通孔３の内壁面には、その全面を覆うよ
うに第１電極層５が被着・形成されている。第１電極層
５は、例えば、膜厚が約５０ｎｍのＴｉ膜と膜厚が約２
００ｎｍのＰｔ膜の２層膜で形成される。第１電極層５
の下端は、半導体基板２の裏面２ｂに延在して第２開口
３ｂの周辺を覆っている。第１電極層５の裏面２ｂに延
在する部分は、存在しなくてもよい。すなわち、第１電
極層５は、貫通孔３の内部のみに存在していてもよい。
第１電極層５は、第１開口３ａで上部配線層４に接触し
ており、したがって第１電極層５は上部配線層４に電気
的に接続されている。

【００４６】第１電極層５の裏面（下面）には、その全
面を覆うように誘電体層６が被着・形成されている。誘
電体層６は、第１孔部分３Ａの全体に充填されている。
半導体基板２の第１孔部分３Ａの周辺領域は肉厚が薄く
なっているが、この充填により当該領域の肉厚が増加し
て機械的強度を高めることができる。誘電体層６は、例
えば、膜厚が約１００〜５００ｎｍのＳｉＯ₂膜で形成
される。誘電体層としては、Ａｌ₂Ｏ₃膜やＳｉ₃Ｎ₄膜な
どを用いることもできる。

【００４７】さらに、誘電体層６の裏面には、第１金属
層７が被着・形成されている。第１金属層７は、例え
ば、膜厚が約５０ｎｍのＴｉ膜と膜厚が約２００ｎｍの
Ｐｔ膜の２層膜からなる。第１金属層７の裏面には、第
２金属層８が被着・形成されている。第２金属層８は、
例えば、膜厚が２０μｍのＡｕメッキ膜からなる。第１
金属層７および第２金属層８は、半導体基板２の裏面２
ｂにまで延在している。第１金属層７および第２金属層
８は第２電極層９を構成する。第２電極層９の裏面に
は、第２孔部分３Ｂに対応して略円柱形の凹部１１が形
成されている。

【００４８】第１電極層５、誘電体層６、第２電極層９
はコンデンサ１０を構成する。このコンデンサ１０は、
例えば、高周波増幅回路のバイアス回路における高周波
短絡用コンデンサとして使用される。この場合、第２金
属層８は、配線板（図示せず）に表面実装する場合に直
接、配線板の電極にソルダ（例えば、ＡｕＳｎソルダ）
を介して固定され、配線板の接地線（図示せず）に電気
的に接続される。このため、コンデンサ１０と接地線と
が直接に接続され、不要なインダクタンス成分を最小限
に抑えることができる。

【００４９】第１実施形態の半導体装置１では、半導体
基板２に形成された貫通孔３が、その中心軸に沿って配
置された内寸法の異なる第１および第２の孔部分３Ａ、
３Ｂの結合体から構成されており、それら二つの孔部分
３Ａ、３Ｂによって貫通孔３の内壁面に段差が形成され
ている。また、内寸法（直径Ｄ₁）の小さい第１孔部分
３Ａを半導体基板２の表面２ａ側に配置して第１開口３
ａを小さくしている。このため、コンデンサ１０の半導
体基板２上の占有面積をできるだけ小さくできる。しか
も、ソルダリング工程において、半導体基板２の裏面２
ｂ側から凹部１１を介してその表面２ａ側へソルダが這
い上がるのを防止することもできる。このため、Ａｕ膜
よりなる配線層４がＡｕＳｎソルダによって破損する恐
れもなくなる。

【００５０】他方、内寸法（直径Ｄ₂）の大きい第２孔
部分３Ｂを半導体基板２の裏面２ｂ側に配置して、貫通
孔３の内壁面に段差を形成しているため、段差のないも
のに比べて第１電極層５と誘電体層６と第２電極層９の
接触面積を増加させることができる。

【００５１】したがって、ソルダリング工程におけるソ
ルダ（例えば、ＡｕＳｎソルダ）の這い上がりに起因す
る実装信頼性の低下を生じることなく、コンデンサ１０
の静電容量を増大させることができる。よって、実装工
程におけるソルダの這い上がりに起因する信頼性の低下
を生じることなく、且つコンデンサ１０の所望の静電容
量を確保しながら半導体装置１の小型化が可能となる。

【００５２】第１実施形態の半導体装置１では、コンデ
ンサ１０の静電容量は、誘電体層６と第１電極層５との
接触面積にほぼ比例する。第１電極層５の半導体基板２
の裏面２ｂに延在する部分はなくてもよいので、これを
無視できる。また、誘電体層６と第１電極層５との接触
面積は、第１電極層５の膜厚が小さいので、貫通孔３の
内壁の面積Ｓに等しいと近似できる。よって、コンデン
サ１０の静電容量は貫通孔３の内壁の面積Ｓにほぼ比例
する。当該面積Ｓは、先に述べた従来の半導体装置１０
１、２０１に比べて大きくできるので、コンデンサ１０
の占有面積をできるだけ小さくしながら、コンデンサ１
０の静電容量をそれら従来の半導体装置１０１、２０１
の静電容量よりも大きくできる。

【００５３】（静電容量の比較）以下、本実施形態の半
導体装置１の静電容量と従来の半導体装置の静電容量を
数値例をあげて比較する。

【００５４】まず、図８に示した従来の半導体装置１０
１と比較する。図２は、図１の半導体装置１と図８の半
導体装置１０１における静電容量値の理論計算値と占有
面積との関係を示す。なお、静電容量は次の条件で算出
した。

【００５５】本発明の半導体装置１では、半導体基板２
の厚さを５０μｍ、誘電体層６の膜厚を１００ｎｍとし
た。貫通孔３の直径は、Ｄ₁＝２０μｍ、Ｄ₂＝８０μｍ
またはＤ₂＝１６０μｍとし、第１孔部分３Ａと第２孔
部分３Ｂの高さは、それぞれＨ₁＝１０μｍ、Ｈ₂＝４０
μｍとした。第１電極層５の半導体基板２の裏面２ｂに
延在する部分は、計算の簡略化のため無視した。

【００５６】従来の半導体装置１０１では、半導体基板
１０２の厚さを５０μｍ、誘電体層１０６の膜厚を１０
０ｎｍとし、本発明の半導体装置１と同一条件とした。
貫通孔１０３の直径は、Ｄ＝４０〜１６０μｍとした。
上部電極層１０５の半導体基板１０２の裏面１０２ｂに
延在する部分は、計算の簡略化のため除外した。

【００５７】図２の曲線Ａは、本発明の半導体装置１の
静電容量を示し、曲線Ｂは従来の半導体装置１０１の静
電容量を示す。Ａ１はＤ₂＝８０μｍの場合、Ａ２はＤ₂
＝１６０μｍの場合である。

【００５８】図２から明らかなように、曲線Ｂの場合は
静電容量の増大に伴って占有面積も大きくなるのに対し
て、曲線Ａの場合は占有面積を増加しなくとも静電容量
が大きくなっている。よって、本発明の半導体装置１の
コンデンサ１０では、従来の半導体装置１０１のコンデ
ンサ１０８よりも小さい占有面積でそれと同等以上の静
電容量が得られることが分かる。

【００５９】次に、図９の半導体装置２０１と比較す
る。コンデンサ１０を半導体基板２内に隣接して形成す
る場合、図９の半導体装置２０１で幅Ｗが制約されるの
と同様に、貫通孔３の第２孔部分３Ｂの直径Ｄ₂の拡大
に制約が生じる。そこで、第１電極層５の半導体基板２
の裏面２ｂに延在する部分を無視し、且つＤ₂＝Ｗおよ
びＤ₁＝Ｄであると仮定して、本発明の半導体装置１と
従来の半導体装置２０１における静電容量の比較例を以
下に示す。

【００６０】本発明の半導体装置１において、半導体基
板２の厚さを５０μｍ、誘電体層６の膜厚を１００ｎ
ｍ、貫通孔３の第１および第２孔部分３Ａ、３Ｂの直径
をそれぞれＤ₁＝２０μｍ、Ｄ₂＝８０μｍ、それらの高
さＨ₁、Ｈ₂をそれぞれＨ₁＝１０μｍ、Ｈ₂＝４０μｍと
する。この場合、コンデンサ１０の静電容量は、図２の
曲線Ａの点Ａ１より約６．３ｐＦとなることが分かる。

【００６１】同様に、従来の半導体装置２０１におい
て、半導体基板２０２の厚さを５０μｍ、誘電体層２０
６の膜厚を１００ｎｍ、貫通孔２０３の直径ＤをＤ＝２
０μｍとする。下部電極層２０７の半導体基板２０２の
裏面２０２ｂを覆う部分の外形を一辺の長さがＷ＝８０
μｍの正方形とする。この場合、コンデンサ２０８の静
電容量は約３．８ｐＦとなる。

【００６２】このように、本発明の半導体装置１の静電
容量は、従来の半導体装置２０１の静電容量の約２倍の
大きさとなる。よって、第２孔部分３Ｂの直径Ｄ₂をさ
らに小さくできるので、小型化が可能となる。

【００６３】（製造方法）図３および図４は、本発明の
第１の実施形態の半導体装置１の製造方法を示す。な
お、この方法は一例であり、半導体装置１はこれ以外の
方法でも製造できることはもちろんである。

【００６４】まず、図３（ａ）に示すように、表面２ａ
に配線層４が形成された半導体基板２を準備する。次
に、半導体基板２の裏面２ｂにパターン化されたレジス
ト膜２０を形成し、そのレジスト膜２０をマスクとして
半導体基板２をその裏面２ｂ側から異方性ドライエッチ
ングにより円柱形に除去して、直径Ｄ₁の断面円形の透
孔２ｃを形成する。

【００６５】続いて、レジスト膜２０を除去した後、図
３（ｂ）に示すように、半導体基板２の裏面２ｂにパタ
ーン化されたレジスト膜２１を形成し、そのレジスト膜
２１をマスクとして異方性ドライエッチングにより半導
体基板２をその裏面２ｂ側から直径Ｄ₂、深さＨ₂の円柱
形に除去し、第２孔部分３Ｂを形成する。透孔２ｃの残
部が第１孔部分３Ａを形成する。こうして、第１孔部分
３Ａと第２孔部分３Ｂの結合体からなる貫通孔３を得
る。

【００６６】レジスト膜２１を除去した後、半導体基板
２の裏面２ｂにＴｉ膜とＡｕ膜をスパッタにより順に被
着する。そして、半導体基板２の裏面２ｂにパターン化
されたレジスト膜２２を形成した後、そのレジスト膜２
２をマスクとしてそれらのＴｉ膜およびＡｕ膜をイオン
ミリングによりエッチングし、図４（ａ）に示すよう
に、貫通孔３内壁面に沿って第１電極層５を被着・形成
する。

【００６７】レジスト膜２２を除去した後、第１電極層
５の裏面および半導体基板２の裏面２ｂにＣＶＤ（chem
ical vapor deposition）によりＳｉＯ₂膜を形成する。
そして、半導体基板２の裏面２ｂにパターン化されたレ
ジスト膜２３を形成した後、そのレジスト膜２３をマス
クとしてそのＳｉＯ₂膜をエッチングし、図４（ｂ）に
示すように、第１電極層５の裏面に誘電体層６を被着・
形成する。

【００６８】レジスト膜２３を除去し、誘電体層６の裏
面および半導体基板２の裏面２ｂにＴｉ膜とＡｕ膜をス
パッタにより順に被着して第１金属層７を形成する。そ
の後、その第１金属層７にＡｕ膜をメッキして第２金属
層８を形成する。こうして、図１に示す半導体装置１が
得られる。

【００６９】［第２実施形態］図５は、本発明の第２実
施形態の半導体装置５１を示す。この半導体装置５１の
半導体基板２には、表面２ａから裏面２ｂに達する貫通
孔５３が形成されている。貫通孔５３は、半導体基板２
の表面２ａ側から裏面２ｂに向かって第１孔部分５３
Ａ、第２孔部分５３Ｂ、第３孔部分５３Ｃ、および第４
孔部分５３Ｄからなり、それらの形状はいずれも円柱形
である。これら４つの孔部分５３Ａ、５３Ｂ、５３Ｃ、
および５３Ｄは、貫通孔５３の中心軸上にこの順に配置
されている。第１孔部分５３Ａと第２孔部分５３Ｂとは
第１段差面（境界面）５３ｃにより接合され、第２孔部
分５３Ｂと第３孔部分５３Ｃとは第２段差面５３ｄによ
り接合され、第３孔部分５３Ｃと第４孔部分５３Ｄとは
第３段差面５３ｅにより接合されている。半導体基板２
の表面２ａには円形の第１開口５３ａが形成され、その
裏面２ｂには円形の第２開口５３ｂが形成されている。

【００７０】図５から明らかなように、第１孔部分５３
Ａの直径Ｄ₅₁、第２孔部分５３Ｂの直径Ｄ₅₂、第３孔部
分５３Ｃの直径Ｄ₅₃、および第４孔部分５３Ｄの直径Ｄ
₅₄は、 Ｄ₅₁＜Ｄ₅₂＜Ｄ₅₃＜Ｄ₅₄ の関係にある。このため、貫通孔５３の内周長は、第１
段差面５３ｃ、第２段差面５３ｄ、第３段差面５３ｅを
境界に変化し、半導体基板２の表面２ａから裏面２ｂに
向かって段階的に大きくなっている。

【００７１】さらに、第１孔部分５３Ａの高さＨ₅₁、第
２孔部分５３Ｂの高さＨ₅₂、第３孔部分５３Ｃの高さＨ
₅₃、第４孔部分５３Ｄの高さＨ₅₄は、 Ｈ₅₁≦Ｈ₅₂≦Ｈ₅₃≦Ｈ₅₄ の関係にある。Ｄ₅₁＜Ｄ₅₂＜Ｄ₅₃＜Ｄ₅₄であるので、第
１孔部分５３Ａの内壁面の面積Ｓ_A、第２孔部分５３Ｂ
の内壁面の面積Ｓ_B、第３孔部分５３Ｃの内壁面の面積
Ｓ_C、第４孔部分５３Ｄの内壁面の面積Ｓ_Dには、 Ｓ_A＜Ｓ_B＜Ｓ_C＜Ｓ_D の関係が成立する。

【００７２】貫通孔５３の内壁の面積Ｓは、第１孔部分
５３Ａ、第２孔部分５３Ｂ、第３孔部分５３Ｃ、および
第４孔部分５３Ｄの各内壁面の面積と、第１開口５３ａ
の面積と、第１段差面５３ｃ、第２段差面５３ｄ、およ
び第３段差面５３ｅの各内壁面の面積の総和であるか
ら、 Ｓ＝π・（Ｄ₅₁・Ｈ₅₁＋Ｄ₅₂・Ｈ₅₂＋Ｄ₅₃・Ｈ₅₃＋Ｄ₅₄・Ｈ₅₄） ＋π・（Ｄ₅₄／２）² （２） の関係式が成立する。式（２）より、貫通孔５３の内壁
面の面積Ｓを大きくするには、直径Ｄ₅₂、Ｄ₅₃、Ｄ₅₄を
大きくすればよいことが分かる。高さＨ₅₁、Ｈ₅₂、
Ｈ₅₃、Ｈ₅₄を大きくすることも、内面積Ｓを大きくする
のに有効である。

【００７３】ここでは、第１孔部分５３Ａの直径Ｄ₅₁、
高さＨ₅₁、および第２孔部分５３Ｂの直径Ｄ₅₂は、第１
の実施形態の半導体装置１の第１孔部分３Ａの直径
Ｄ₁、高さＨ₁、および第２孔部分３Ｂの直径Ｄ₂とそれ
ぞれ同じ値に設定されている。よって、半導体基板２の
段差面５３ｃの近傍の機械的強度は、第１実施形態のそ
れと同じである。

【００７４】半導体基板２の表面２ａには、第１開口５
３ａを閉塞するように配線層４が形成されている。

【００７５】貫通孔５３の表面には、その全面を覆うよ
うに第１電極層５が被着・形成されている。第１電極層
５は、例えば膜厚が約５０ｎｍのＴｉ膜と膜厚が約２０
０ｎｍのＰｔ膜の２層膜で形成される。第１電極層５の
下端は、半導体基板２の裏面２ｂに延在して第２開口５
３ｂの周辺を覆っている。第１電極層５の裏面２ｂに延
在する部分は、存在しなくてもよい。すなわち、第１電
極層５は、貫通孔５３の内部のみに存在していてもよ
い。第１電極層５は、第１開口５３ａで上部配線層４に
接触しており、したがって第１電極層５は上部配線層４
に電気的に接続されている。

【００７６】第１電極層５の裏面（下面）には、その全
面を覆うように誘電体層６が被着・形成されている。誘
電体層６は、第１孔部分５３Ａの全体に充填されてい
る。半導体基板２の第１孔部分５３Ａの周辺領域は肉厚
が薄くなっているが、この充填により当該領域の肉厚が
増加して機械的強度を高めることができる。誘電体層６
は、例えば、膜厚が約１００〜５００ｎｍのＳｉＯ₂膜
で形成される。誘電体層としては、Ａｌ₂Ｏ₃膜やＳｉ₃
Ｎ₄膜などを用いることもできる。

【００７７】さらに、誘電体層６の表面には、第１金属
層７が被着・形成されている。第１金属層７は、例え
ば、膜厚が約５０ｎｍのＴｉ膜と膜厚が約２００ｎｍの
Ｐｔ膜の２層膜からなる。第１金属層７の裏面には、第
２金属層８が被着・形成されている。第２金属層８は、
例えば、膜厚が２０μｍのＡｕメッキ膜からなる。第１
金属層７および第２金属層８は、半導体基板２の裏面２
ｂにまで延在している。第１金属層７および第２金属層
８は第２電極層９を構成する。第２電極層９の裏面に
は、第２孔部分３Ｂ、第３孔部分３Ｃ、および第４孔部
分３Ｄに対応して略円柱形の凹部６１が形成されてい
る。

【００７８】第１電極層５、誘電体層６および第２電極
層９はコンデンサ６０を構成する。このコンデンサ６０
も、例えば、高周波増幅回路のバイアス回路における高
周波短絡用コンデンサとして使用される。

【００７９】第２実施形態の半導体装置５１では、半導
体基板２に形成された貫通孔３が、その中心軸に沿って
配置された内寸法が順次増加する第１〜第４の孔部分５
３Ａ、５３Ｂ、５３Ｃ、５３Ｄの結合体から構成されて
おり、それら四つの孔部分５３Ａ、５３Ｂ、５３Ｃ、５
３Ｄによって貫通孔５３の内壁面に段差が形成されてい
る。また、内寸法（直径Ｄ₁）が最小の第１孔部分５３
Ａを半導体基板２の表面２ａ側に配置して第１開口３ａ
を小さくしている。このため、コンデンサ６０の半導体
基板２上の占有面積をできるだけ小さくできる。しか
も、ソルダリング工程において、半導体基板２の裏面２
ｂ側から凹部６１を介してその表面２ａ側へソルダが這
い上がるのを防止することもできる。

【００８０】他方、内寸法（直径Ｄ₂）が最大の第４孔
部分５３Ｄを半導体基板２の裏面２ｂ側に配置して、貫
通孔５３の内壁面に段差を形成しているため、段差のな
いものに比べて第１電極層５と誘電体層６と第２電極層
９の接触面積を増加させることができる。

【００８１】したがって、ソルダリング工程におけるソ
ルダの這い上がりに起因する実装信頼性の低下を生じる
ことなく、コンデンサ６０の静電容量を増大させること
ができる。よって、実装工程におけるソルダの這い上が
りに起因する信頼性の低下を生じることなく、且つコン
デンサ６０の所望の静電容量を確保しながら半導体装置
５１の小型化が可能となる。

【００８２】第２実施形態の半導体装置５１において
も、コンデンサ６０の静電容量は貫通孔５３の内壁面の
面積Ｓにほぼ比例する。当該面積Ｓは、先に述べた従来
の半導体装置１０１、２０１に比べて大きくできるの
で、コンデンサ６０の占有面積をできるだけ小さくしな
がら、コンデンサ６０の静電容量をそれら従来の半導体
装置１０１、２０１の静電容量よりも大きくできる。

【００８３】コンデンサ６０の占有面積は、第１開口５
３ａの面積に等しい。よって、第１孔部分５３Ａの直径
Ｄ５１を縮小して占有面積が小さくなるようにしても、
第２〜第４の孔部分５３Ｂ、５３Ｃ、５３Ｄの直径
Ｄ₅₂、Ｄ₅₃、Ｄ₅₄を大きくすることにより、貫通孔５３
の内壁面の面積Ｓは大きくなる。よって、占有面積を大
きくしなくともコンデンサ６０の静電容量を大きくでき
る。

【００８４】また、第２実施形態の半導体装置５１で
は、貫通孔５３が、第１孔部分５３Ａ、第２孔部分５３
Ｂ、第３孔部分５３Ｃ、および第４孔部分５３Ｄにより
形成されているので、第１実施形態の半導体装置１に比
べて、第１孔部分５３Ａの近傍の機械的強度の低下させ
ることなく第２開口５３ｂの直径Ｄ₅₄を拡大できる。こ
のため、貫通孔３の内壁面の面積Ｓをより大きくでき、
コンデンサ１０に比べてコンデンサ６０の静電容量をさ
らに大きくできるという利点がある。さらに、第１開口
５３ａの面積を、第１実施形態の半導体装置１よりもさ
らに縮小することが可能となるので、ソルダの這い上が
りを防止する上でも有利となる。

【００８５】第２実施形態の半導体装置５１では、第１
実施形態の半導体装置１と同様の方法で製造できる。

【００８６】［第３実施形態］図６は、本発明の第３実
施形態の半導体装置の貫通孔７３を示す。この半導体装
置の貫通孔７３は、第１実施形態の半導体装置１と同様
に、第１孔部分７３Ａと第２孔部分７３Ｂの結合体から
構成されているが、第２孔部分７３Ｂの形状は正四角柱
形である点のみが異なっている。第１孔部分７３Ａは、
第１実施形態の半導体装置１の第１孔部分３Ａと同一の
円柱形である。

【００８７】第２孔部分７３の正方形断面の一辺の長さ
Ｌが第１実施形態の半導体装置１の第２孔部分３Ｂの直
径Ｄ₂と同じとすると、第２孔部分７３Ｂの内周長は半
導体装置１の第２孔部分３Ｂの内周長より大きくなる。
よって、第１実施形態と同じ効果に加えて、複数のコン
デンサを並列形成する際にコンデンサの静電容量を半導
体装置１に比べて大きくできる利点がある。

【００８８】［第４実施形態］図７は、本発明の第４の
実施形態の半導体装置の貫通孔８３を示す。この半導体
装置の貫通孔８３は、第１実施形態の半導体装置１と同
様に、第１孔部分８３Ａと第２孔部分８３Ｂの結合体か
ら構成されているが、第２孔部分８３Ｂの形状は断面形
状が略凹１２角形の柱形である点のみが異なっている。
第１孔部分８３Ａは、第１実施形態の半導体装置１の第
１孔部分３Ａと同一の円柱形である。

【００８９】第２孔部分８３の断面形状において、８個
の頂点８３ａ、８３ｂ、８３ｃ、８３ｄ、８３ｅ、８３
ｆ、８３ｇ、８３ｈは一辺の長さＬの正方形８４の辺上
に位置し、４個の頂点８３ｉ、８３ｊ、８３ｋは、正方
形８４の内部に位置している。

【００９０】一辺の長さＬが第１実施形態の第２孔部分
３Ｂの直径Ｄ₂と同じ場合、すなわち、Ｌ＝Ｄ₂の場合、
第２孔部分８３Ｂの内周長が第２孔部分３Ｂの内周長よ
り大きくなる。よって、複数のコンデンサを並列形成す
る際に、半導体装置１に比べてコンデンサの静電容量を
大きくできる利点がある。

【００９１】なお、この第３実施形態では、第２孔部分
８３Ａの断面形状を凹１２角形としたが、全ての頂点が
正方形８４の内部に位置し、且つ、この正方形８４の周
長より長い周長となり得る断面形状であれば、他の形状
としてもよい。

【００９２】

【発明の効果】以上説明した通り、本発明の半導体装置
によれば、ソルダリング工程におけるソルダの這い上が
りに起因する実装信頼性の低下を生じることなく、コン
デンサの静電容量を増大させることができる。よって、
実装工程におけるソルダの這い上がりに起因する信頼性
の低下を生じることなく、且つコンデンサの所望の静電
容量を確保しながら小型化が可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の半導体装置を示す断
面図である。

【図２】本発明の第１の実施形態の半導体装置と従来の
半導体装置のコンデンサの静電容量と占有面積との関係
を示すグラフである。

【図３】本発明の第１の実施形態の半導体装置の製造過
程を示す断面図である。

【図４】本発明の第１の実施形態の半導体装置の製造過
程を示す断面図である。

【図５】本発明の第２の実施形態の半導体装置を示す断
面図である。

【図６】本発明の第３の実施形態の半導体装置の貫通孔
の形状を示す概略平面図である。

【図７】本発明の第４の実施形態の半導体装置の貫通孔
の形状を示す概略平面図である。

【図８】従来の半導体装置の一例を示す断面図である。

【図９】従来の半導体装置の他の例を示す断面図であ
る。

【符号の説明】

１、５１ 半導体装置 ２ 半導体基板 ２ａ 半導体基板の表面 ２ｂ 半導体基板の裏面 ３、５３ 貫通孔 ３Ａ、５３Ａ、７３Ａ、８３Ａ 第１孔部分 ３Ｂ、５３Ｂ、７３Ｂ、８３Ｂ 第２孔部分 ５３Ｃ 第３孔部分 ５３Ｄ 第４孔部分 ３ａ 第１開口 ３ｂ 第２開口 ４ 配線層 ５ 第１電極層 ６ 誘電体層 ７ 第１金属層 ８ 第２金属層 ９ 第２電極層 １０、６０ コンデンサ １１、６１ 第２電極層の凹部 １０１、１０２ 半導体装置 １０２、２０２ 半導体基板 １０２ａ、２０２ａ 半導体基板の表面 １０２ｂ、２０２ｂ 半導体基板の裏面 １０３、２０３ 貫通孔 １０４、２０４ 配線層 １０５、２０５ 上部電極層 １０６、２０６ 誘電体層 １０７、２０７ 下部電極層

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 表面から裏面に達する貫通孔を有すると
   共に、その貫通孔が前記表面および裏面に第１開口およ
   び第２開口をそれぞれ形成している半導体基板と、 一部を前記第１開口より露出させて前記貫通孔の内壁面
   に沿って形成された第１電極層と、 前記第１電極層の裏面に沿って形成された誘電体層と、 一部を前記第２開口を介して前記半導体基板の裏面に延
   在させながら前記誘電体層の裏面に沿って形成された第
   ２電極層とを備え、 前記第１電極層と前記誘電体層と前記第２電極層とがコ
   ンデンサを構成している半導体装置において、 前記貫通孔が、その中心軸に沿って配置された内寸法の
   異なる少なくとも二つの孔部分の結合体から構成されて
   いて、それら少なくとも二つの孔部分によって前記貫通
   孔の内壁面に段差が形成されており、 前記貫通孔を構成する少なくとも二つの孔部分のうちの
   前記半導体基板の表面側の端に配置されているものが略
   円柱形である ことを特徴とする半導体装置。
2. 【請求項２】 前記貫通孔を構成する少なくとも二つの
   孔部分のうちの最小の内寸法を有するものが、前記半導
   体基板の表面側の端あるいはその近傍に配置されている
   請求項１に記載の半導体装置。
3. 【請求項３】 前記貫通孔を構成する少なくとも二つの
   孔部分のうちの最小の内寸法を有するものが、前記半導
   体基板の表面側の端に配置され、前記貫通孔を構成する
   少なくとも二つの孔部分のうちの最大の内寸法を有する
   ものが、前記半導体基板の裏面側の端に配置されている
   請求項１に記載の半導体装置。
4. 【請求項４】 前記貫通孔を構成する少なくとも二つの
   孔部分の高さが、前記半導体基板の表面側から裏面側に
   向かって順に増加している請求項１〜３のいずれかに記
   載の半導体装置。
5. 【請求項５】 前記貫通孔を構成する少なくとも二つの
   孔部分が、異なる形状の断面を有している請求項１〜４
   のいずれかに記載の半導体装置。
6. 【請求項６】 前記貫通孔を構成する少なくとも二つの
   孔部分のうちの最小の内寸法を有するものが、略円形の
   断面を有しており、前記最小の内寸法を有する孔部分以
   外が略多角形の断面を有している請求項１〜４のいずれ
   かに記載の半導体装置。
7. 【請求項７】 前記最小の内寸法を有するもの以外の孔
   部分が有する略多角形の断面が、内側に窪んだ凹部を含
   んでいて、その凹部によって前記略多角形の断面の周長
   を延長している請求項６に記載の半導体装置。