KR980012645A - 스피럴 인덕터 제조 방법 - Google Patents

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Abstract

본 발명은 스피럴 인딕터(spiral inductor) 제조 방법에 관한 것으로 모놀리틱 고주파용 집적회로에 적용되는 스피럴 인덕터의 금속선이 지나갈 부분에 가는 홉(groove)을 등간격으로 형성하고 상기 등간격으로 형성된 홈 안에 금속을 도포하므로써 기생 저항을 줄여 양호도(Q) 및 자기 공진 주파수를 크게할 수 있는 스피럴 인덕터 제조 방법이 개시된다.

Description

스피럴 인덕터 제조 방법
본 발명은 스피럴 인덕터 제조 방법에 관한 것으로서, 특히 모놀리틱 고주파(Rad1o Frequency: 이하, RF라 함)용 집적 회로 (1ntegrated Circu1t: 이하, 1C라 함)에 적용되는 스피럴 인덕터의 문제점인 기생 저항및 기생 용랑을 줄임으로써 양호도(qual1ty facter: 이하,0라 함)가 크고 자기 공진 주파수(self resonantfrequency: 이하, fwo.라 함)가 큰 스피럴 인덕터 제조 방법에 관한 것이다. 현재 GaAs 및 실리론 웨이퍼 위에 집적화된 형태로 스피럴 인덕터 및 캐패시터(capac1tor) 등의 수동 소자들이 사용되고 있지만, 원하지 않는 기생 저항 및 기생 용량 등으로 인해서 스피럴 인덕터의 주요 특성 변수인 Q가 낮아지고, fwo가 낮아져 RF 1C에 적용할 때 문제가 된다. 이러한 문제점을 해결하기 위해서는 기생 저항 및 기생 용량을 감소시켜야 한다. 기생 저항을 감소시키기 위해서는 저항이 작은 금속인 금(Au)을 연결체(1nterconnent)로 사용하거나 금속막을 두껍게 사용해야 한다. 또한 기생 용량을 줄이기 위해서는 기판과 유전체의 두께를 증가시킴으로써 수동 소자의 성능을 개선시켜야 한다. 그러나 실리콘 CMOS 제조 공정 에서는 금보다는 알루미늄을 많이 사용하고 있으며, 기생 저항의 감소를 위해서 연결(1nterconhettion)을 위한 금속막을 1㎛이상 도포할 경우, 건식 식각 방법으로는 식각하기 어려워 고성의 스피럴 인덕터 제작에 제약을 주고 있다.
본 발명에서는 모놀리틱 RF 1C에 적용되는 스퍼럴 인덕터의 문제점인 기생 저항을 줄이기 위해서 스피럴 인덕터 금속선이 지나갈 부분에 가는 홈(groove)을 등간격으로 형성한 다음 금속을 도포하므로써 금속선의 저항을 감소시키는 스피럴 인덕터 제조 방법을 제공하는데 그 목적이 있다. 본 발명의 다른 목적은 다층 메탈 기판의 기생 용량 성분을 감소시켜 고성능 스피럴 인덕터를 제조하는데 있다. 상술한 목적을 달성하기 위한 본 발명의 제1 실시예에 따른 스피럴 인덕터 제조 방법은 하지막 상에 형성된 제1 금속층의 상부에 제2 절연층을 형성하는 단계와, 상기 제2 절연층에 다수의 나선형 홈을 형성하는 단계와, 상기 제1 금속층의 일부가 노출되도록 상기 홈이 형성된 제2 절연층에 하나 이상의 비아 홀을 형성하는 단계와, 상기 비아 홀 형성 후의 전체 구조 상부에 금속을 도포하여 제2 금속층을 형성하는 단계로 이루어지는 것을 특징으로 한다. 본 발명의 제2 실시예에 따른 스피럴 인덕터 제조 방법은 하지막 상에 형성된 제1 금속층의 상부에 제2절연층을 형성하는 단계와, 상기 제2 절연충의 선택된 영역을 식각하여 다수의 제1 비아 홀을 형성하는 단계와, 상기 제1 비아홀 형성후의 전체 구조 상부에 패턴화된 제2 금속층을 형성하는 단계와, 전체 구조 상부에 제3 절연층을 형성하고 제2 절연층과 제3 절연층의 선택된 영역을 식각하여 다수의 나선형 홈을 형성하는 단계와, 상기 홈을 형성한 후 제3 절연층의 또 다른 선택된 영역을 식각하여 제2 비아 홀을 형성하는 단계와, 상기 제2 비아 홀 형성 후의 전체 구조 상부에 금속을 도포하여 제3 금속층을 형성하는 단계로 이루어진 것을 특징으로 한다. 또한, 본 발명의 제3 실시예에 따른 스피럴 인덕터 제조 방법은 하지막 상에 형성된 제1 금속층의 상부에 제2 절연층을 형성하는 단계와, 상기 제2 절연층의 선택된 영역을 식각하여 다수의 제1 비아 홀을 형성하는 단계와, 상기 제1 비아홀 형성후의 전체 구조 상부에 패턴화된 제2 금속층을 형성하는 단계와, 전체 구조 상부에 제3 절연층을 형성하고 제3 절연층의 선택된 영역을 식각하여 다수의 제2 비아 홀을 형성하는 단계와,상기 제2 비아 홀 형성후의 전체 구조 상부에 패턴화된 제3 금속층을 형성하는 단계와, 전체 구조 상부에 제 4 절연층을 형성하고 제2 절연층, 제3 절연층 및 제4 절연층의 선택된 영역을 식각하여 다수의 나선형 홈을 형성하는 단계와, 상기 홈을 형성한 후 제4 절연층의 또 다른 영역을 식각하여 제3 비아 홀을 형성하는 단계 와, 상기 제3 비아 홀 형성 후의 전체 구조 상부에 금속을 도포하여 제4 금속층을 형성하는 단계로 이루어진 것을 특징으로 한다. 본 발명의 제4 실시 예에 따른 스피럴 인덕터 제조 방법은 하지막 상에 형성된 제1 금속층의 상부에 제2절연층을 형성하는 단계와, 상기 제2 절연층의 선택된 영역을 식각하여 다수의 제1 비아 홀을 형성하는 단계와, 상기 제1 비아홀 형성후의 전체 구조 상부에 패턴화된 제2 금속층을 형성하는 단계와, 전체 구조 상부에 제3 절연층을 형성하고 제3 절연층의 선택된 영역을 식각하여 다수의 제2 비아홀을 형성하는 단계와, 상기 제 2 비아 홀 형성후의 전체 구조 상부에 패턴화된 제3 금속층을 형성하는 단계와, 전체 구조상부에 제4 절연층을 형성하고 제4 절연층의 선택된 영역을 식각하여 다수의 제3 비아 홀을 형성하는 단계와, 상기 제3 비아 홀 형성 후의 전체 구조상부에 패턴화된 제4 금속층을 형성하는 단계와, 전체 구조 상부에 제5 절연층을 형성하고 제3 절연층, 제4 절연층 및 제5 절연층의 선택된 영역을 식각하여 다수의 나선형 홈을 형성하는 단계와, 상기 홈을 형성한 후 제5 절연층의 또 다른 영역을 식각하여 제4 비아 홀을 형성하는 단계와, 상기 제4 비아 홀 형성 후의 전체 구조 상부에 금속을 도포하여 제5 금속층을 형성하는 단계로 이루어진 것을 특징으로 한다.
도1A는 종래의 스피럴 인덕터의 구조를 도시한 레이아웃도.
도1B는 도1A의 선 A-A를 절취한 상태의 단면도.
도2는 본 발명의 제1 실시예에 따른 스피럴 인덕터의 구조를 도시한 레이아웃도,
도3A 내지 도3D는 본 발명의 제1 실시예에 따른 스피럴 인덕터의 제조 과정을 순서적으로 나타낸 단면도,
도4는 본 발명의 제2 실시예에 따른 스피럴 인덕터의 구조를 도시한 레이아웃도.
도5A 내지 도5B는 본 발명의 제2 실시예에 따른 스피럴 인덕터의 제조 과정을 순서적으로 나타낸 단면도,
도6은 본 발명의 제3실시예에 따른 스피럴 인덕터의 단면도,
도7은 본 발명의 제4 실시예에 따른 스피럴 인덕터의 단면도.
*도면의 주요 부분에 대한 기호의 설명
11, 301, 501, 601, 701 : 실리콘 기판
12, 302. 502, 602, 702 : 제 1 절연층
13, 303, 503, 603, 703 :제 1 금속층
14, 304. 504, 604, 704 : 제 2 절연층
15, 308, 505, 607, 705 : 제1 비아 홀
17, 309, 506, 676, 706 : 제 2 금속층
17, 310, 513, 613, 716 : 보호막 305, 307, 508, 510 : 포토레지스트
305, 509 : 홈 507, 607, 707 : 제 3 절연층
511, 608, 708 : 제 2 비아 홀 512, 609. 709 : 제 금속층
610, 710 : 제 4 절연층 611, 711 : 제 3 비아 흘
612 : 712 제 4금속층 713 : 제 5절연층
714 : 제 4 비아 홀 715 : 제 5 금속층
본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도1A는 종래의 스퍼럴 인덕터의 구조를 도시한 레이아읏도(layout)이고, 도1B는 상기 도1A의 선 A-A를 절취한 상태의 단면도이다. 도1A 및 도1B를 참조하여 종래의 스피럴 인덕터의 제조 과정을 설명하면 다음과 같다. 실리된 기판(11)위에 CMOS 구조의 능동 소자를 형성한 후, TEOS/BPSG 구조의 제1 절연층(12)을 도포하고 콘택(contact) 영역을 확정(define)한다 제1 절연층(12) 상부의 선택된 영역에 제1 금속층(13)을 형성한다. 제1 금속층(13)을 포함한 전체 구조 상부에 SiO2/SOG/SiO2, 구조의 제2 절연층(14)을 형성한다. 제2 절연층(14) 상부에 포토레지스트(photo resist)를 도포하고 비아 홀 마스크(via hole mask)를 이용하여 비아 홀 (via hole)(15)을 형성한다. 비아 홀(15)을 포한한 전체 구조 상부에 제2 금속층(16)을 형성하고 보호막(Passivation)(17)을 형성한다. 도2는 본 발명의 제1 실시 예에 따른 스피럴 인덕터의 구조를 도시한 레이아웃도이고, 도3A 내지 도3D는 스피럴 인덕터 제조 과정을 설명하기 위한 도2의 B-B 선을 따라 절취한 단면도이다. 도2 및 도3A 내지 도3D를 참조하여 본 발명의 제1 실시 예에 따른 스피럴 인덕터의 제조 방법을 설명하면 다음과 같다. 실리콘 기판(301)위에 CMOS 구조의 능동 소자를 형성한 후, TEOS/BPSG 구조의 제1 절연층(302)을 도포하고 콘택 (contact) 영역을 확정한다. 제1 절연층(302) 상부의 선택된 영역에 제1 금속층(303)을 형성하고 SiO2/SOG/SiO2,구조의 제2 절연층(304)을 형성한 단면도가 도3A에 도시되어 있다. 본 설명에서는 CMOS 소자 제조순서는 생략하였으므로, 제1 절연층(302)의 구조는 필드 산화막/TEOS/BPSG가 된다. 도3B는 제2 절연층(304)에 포토레지스트(305)를 도포하고 그루브 마스크(groove mask)를 이용하여 제2 절연층(304)의 선택된 영역을 건식식각하여 홈(306)을 형성한 단면도로서, 이때 홈의 깊이는 1MD(1nter MetalDielectric)의 두께인 1.05㎛ 보다는 얕께 형성하여야 한다. 도3C는 포토레지스트(305)를 제거한 다음, 비아 홀(via hole)(308) 형성을 위해 포토레지스트(307)를 도포하고 비아 마스크(via mask)를 이용하여 비아 홀(308)을 형성한 단면도이다. 도3D는 포토레지스트(307)를 제거한 다음 제2 금속층(309)을 형성하고 절연층으로 보호막(310)을 형성한 단면도이다. 제2 금속층(309) 형성시 티타늄나이트라이드(Tin) 장벽 금속(barr1er metal)을 도포하고, 홈과 비아 홀 크기보다 더 두껍께 알루미늄 금속을 도포하면서 리플로우(reflow) 시키면, 홈과 비아 홀이 동시에 채워진다. 이렇께 금속층을 형성하면 17㎛ 정도의 금속만 도포하더라도 실제로는 1.5∼2㎛ 두께의 메탈 라인 형성이 가능하여, 스피럴 인덕터이 문제점인 기생 저항이 줄어든다. 도4는 본 발명의 제2 실시 예에 따른 스피럴 인덕터의 구조를 도시한 레이아웃도이고, 도5A 내지 도5D는 스피럴 인덕터 제조 과정을 설명하기 위한 도4의 C-C선을 따라 절취한 단면도이다. 도4 및 도5A 내지 도 5D를 이용하여 본 발명의 제2 실시 예를 설명하면 다음과 같다. 도 5A와 관련하여, 실리콘 기판(501)위에 CMOS 구조의 능동소자를 형성한 후, TEOS/BPSG 구조의 제1 절연층(502)를 형성한다. 콘택 영역을 확정한 후 제1 절연층(502)상부의 선택된 영역에 제1 금속층(503)을 형성한다. 전체 구조 상부에 SiO2/SOG/SiO2, 구조의 제2 절연층(504)를 형성한다. 제1 금속층(503)의 일부를 노출시키기 위해 제2 절연층(504)의 일부를 일정한 폭으로 식각하여 제1 비아 홀(505)을 형성한다. 제1 비아 홀(505)형성 후의 전체 구조 상부에 금속을 도포한 후 패턴화 공정을 실시하여 제2 금속층(506)을 형성한다. 이때 제2 금속층(506)은 제1 비아 홀(505)의 상부에만 잔류하도록 형성한다. 도5B에 도시된 바와 같이 전체 구조 상부에 SiO2/SOG/SiO2, 구조의 제3 절연층(507)을 도포한다. 제3 절연층 (507)에 포토레지스트(507)를 도포한 후 그루브 마부크를 이용하여 제2 절연층(504)과 제3 절연층(507)을 선택적으로 건식식각하여 홈(509)을 형성한다 이때 홈의 깊이는 제1 금속층(503)과 제2 금속층(506)사이의 제2 절연층(504) 두께와 제2 금속층(506)과 제3 금속층(512) 사이의 제3 절연층(507) 두께 보다는 얕게 2.1㎛ 이내 로 형성하여야 한다 도5C는 포토레지스트(508)를 제거한 다음, 제2 비아 홀의 형성을 위해 포토레지스트(510)를 도포하고 비아 마스크를 이용하여 제2 비아홀(511)을 형성한 후의 단면도이다. 이때 제2 비아 홀(5ll)은 제1 비아 홀(505) 상부에 형성되되 제1 비아 홀(505)과 상하로 대칭되도록 형성한다. 도5D에 도시된 바와 같이, 제2 비아 홀(511)을 형성한 후, 포토레지스트(510)을 제거하고 제3 금속층(512)을 형성한다. 제3 금속층(512) 상부에 절연층으로 보호막(513)을 형성한다. 제3 금속층(512) 형성시 티타늄나이트 라이드(TiN) 장벽 금속을 도포하고, 홈(509)과 제2 비아 홀(511) 크기보다 더 두껍께 알루미늄 금속을 도포하면서 리플로우 시키면, 홈(509)과 제2 비아 홀(511)이 동시 채워지게 된다. 이렇게 금속층을 형성하면 1㎛정도의 금속만 도포하더라도 실제로는 2∼3㎛ 두께의 메탈 라인 형성이 가능하여 스피럴 인덕터의 문제점인 기생 저항이 줄어들고, 3층 금속으로 인덕터가 형성되어 기판과의 절연체 두께가 2층 금속에 비해서 증가하므로 기생 저항도 줄어들고 Q가 크고, fwo가 큰 고성능 스피럴 인덕터의 구현이 가능하다. 도6은 본 발명의 제3 실시 예에 따른 스피럴 인덕터의 단면도이다. 실리콘 기판(601)위에 CMOS 구조의 능소자를 형성한 후, TEOS/BPSG 구조의 제1 절연층(602)을 형성한다. 콘택 영역을 확정한 후 제1 절연층 (602) 상부의 선택된 영역에 제1 금속층(603)을 형성한다. 전체 구조 상기에 SiO2,/SOG/SiO2, 구조의 제2 절연층(604)을 형성한다. 제1 금속층(603)의 일부를 노출시키기 위해 제2 절연층(704)의 일부를 일정한 폭으로 식각 하여 제1 비아 흘(705)을 형성한다. 제1 비아 홀(605) 형성 후의 전체 구조 상부에 금속을 도포한후 패턴화 공정을 실시하여 제2 금속층(606)을 형성한다. 이때 제2 금속층(606)은 제1 비아 홀(605)의 상부에만 잔류하도록 형성한다. 전체 구조 상부에 Si02/SOG/S102구조의 제3 절연층(607)을 도포한다. 제3 절연층(607) 상부에 제2비아 홀(608)을 형성한다. 이때 제2 비아 홀(608)은 제1 비아 를(605) 상부에 존재되되 제1 비아 홀(505)과 상하로 대칭되도록 형성한다. 제2 비아 흘(608) 형성 후, 전체 구조 상부에 금속을 도포한 후 패턴화 공정을 실시하여 제3 금속층(609)을 형성한다. 이때, 제3 금속층(609)은 제2 비아 홀(608) 상부에만 존재하도록 한다. 전체 구조 상부에 제4 절연층(610)을 형성한 후 제2절연층(604), 제3절연층(607)과 제4절연층(610)을 선택적으로건식 식각하여 홈을 형성한다. 이때, 홈이 제2 절연층(604)의 상부까지 형성되도록 식각한다. 홈을 형성하고 난후 제3 비아 홀(611)을 제2 비아 흘(608) 상부에 제2 비아 홀(608)과 상하로 대칭되도록 형성한다. 제3 비아홀(611)과 홈에 금속을 증착하고 패터닝하여 제4 금속층(612)을 형성한 후 전체 구조 상부에 보호막(613)을 형성한다. 제4 금속층(612) 형성시 티타늄나이트라이드(TiN) 장벽 금속을 도포하고, 홈과 제3 비아 홀(609) 크기보다 더 두껍게 알루미늄 금속을 도포하면서 리플로우 시키면, 홈과 제3 비아 홀(611)이 동시 채워지게 된다. 도7은 본 발명의 제4 실시 예에 따른 스피럴 인덕터의 단면도이다. 실리콘 기판(701)위에 CMOS 구조의 능동소자를 형성한 후, TEOS/BPSG 구조의 제1 절연층(702)을 형성한다. 콘택 영역을 확정한 후 제1 절연층 (702) 상부의 선택된 영역에 제1 금속층(703)을 형성한다. 전체 구조 상부에 SiO2,/SOG/SiO2, 구조의 제2 절연층(704)을 형성한다. 제1 금속층(703)의 일부를 노출시키기 위해 제2 절연층(704)의 일부를 일정한 폭으로 식각하여 제1 비아 를(705)을 형성한다. 제1 비아 홀(705) 형성 후, 전체 구조 상부에 금속을 도포한후 패턴화 공정을 실시하여 제2 금속층(706)을 형성한다. 이때 제2금속층(706)은 제1 비아 홀(705)의 상부에만 잔류하도록 형성한다. 전체 구조 상부에 SiO2,/SOG/SiO2, 구조의 제3 절연층(707)을 도포한다. 제3 절연층(707) 상부에 제2비아 홀(708)을 형성한다. 이때 제2 비아 홀(708)은 제1 비아 홀(705) 상부에 존재되되 제1 비아 홀(705)과 상하도 대칭되도록 형성한다. 제2 비아 홀(708) 형성 후, 전체 구조 상부에 금속을 도포한 후 패턴화 공정을 실시하여 제3 금속층(709)을 형성한다. 이때, 제3 금속층(709)은 제2 비아 홀(708) 상부에만 존재하도록 한다. 전체 구조 상부에 제4 절연층(710)을 형성한 후, 제3 비아 홀(711)을 형성한다. 전체 구조 상부에 금속을 도포한후 패터닝하여 제3 비아 홀(711)의 상부에만 잔류하도록 제4 금속층(712)을 형성한다. 전체 구조 상부에 제2절연층(713)을 형성한 후 제3 절연층(707) 상부까지 홈을 건식 식각하여 홈을 형성하고 제4 비아 홀(714)을 형성한다. 홈과 제4 비아 홀(714)에 금속을 증착하고 패터닝하여 제5 금속층(715)을 형성한 후 전체 구조 상부에 보호막(716)을 형성한다. 제5 금속층(715) 형성시 티타늄나이트라이드(TiN) 장벽 금속을 도포하고, 홈과 제4비아 홀(712) 크기보다 더 두껍게 알루미늄 금속을 도포하면서 리플로우 시키면, 홈과 제4 비아 홀(714)이 동시 채워지게 된다.
상술한 바와 같이 본 발명에 의하면 스피럴 인덕터 금속선이 지나갈 부분에 가는 홈(groove)을 등간격으로 형성한 다음 금속을 도포하므로써 스피럴 인덕터의 문제점인 기생 저항을 줄일 수 있다. 또찬 고성능 스피럴 인덕터를 실리콘 기판 위에 구현함으로써 주파수 범위가 1∼2GHz 영역의 저잡음 증폭기(7ow Noise Amplifier: LNA). 믹서(Miser) 등의 개인 휴대 통신 시스템(Personal Commucation System; PCS)용 실리콘 RF 1C의 구현이 가능해지고, 나아가 같은 칩 내에 디지탈 1C, 아날로그 1C, RF 1C를 집적화할 수 있는 탁월한 효과가 있다.

Claims (9)

  1. 하지막 상에 형성된 제1 금속층의 상부에 제2 절연층을 형성하는 단계와, 상기 제2 절연층에 다수의 나선형 홈을 형성하는 단계와, 상기 제1 금속층의 일부가 노출되도록 상기 홈이 형성된 제2 절연층에 하나 이상의 비아 홀을 형성하는 단계와, 상기 비아 홀 형성 후의 전체 구조 상부에 금속을 도포하여 제2 금속층을 형 성하는 단계로 이루어지는 것을 특징으로 하는 스피럴 인덕터 제조 방법.
  2. 제1항에 있어서, 상기 제2 금속층은 상기 홈과 비아 홀이 동시에 채워져 두께가 증가하여 헝성되는 것을 특징으로 하는 스피럴 인덕터 제조 방법
  3. 하지막 상에 형성된 제1 금속층의 상부에 제2 절연층을 형성하는 단계와, 상기 제2 절연층의 선택된 영역을 식각하여 다수의 제1 비아 홀을 형성하는 단계와, 상기 제1 비아홀 형성후의 전체 구조 상부에 패턴화된 제 금속층을 형성하는 단계와, 전체 구조 상부에 제3 절연층을 형성하고 제2 절연층과 제3 절연충의 선택된 영역을 식각하여 다수의 나선형 홈을 형성하는 단계와, 상기 홈을 형성한 후 제2 절연층의 또 다른 선택된 영역을 식각하여 제2 비아 홀을 형성하는 단계와, 상기 제2 비아 롤 형성 후의 전체 구조 상부에 금속을 도포하여 제3 금속층을 형성하는 단계로 이루어진 것을 특징으로 하는 스피럴 인덕터 제조 방법.
  4. 제3항에 있어서, 상기 제2 금속층은 제1 비아 홀의 상부에만 존재하는 것을 특징으로 하는 스피럴 인덕터 제조 방법.
  5. 제3항에 있어서, 상기 홈은 제2 절연층 두께 보다는 얕고 제3 절연층 두께 보다는 깊게 형성되는 것을 특징으로 하는 스피럴 인덕터 제조 방법
  6. 제1항에 있어서, 상기 제2 비아 홀은 제1 비아 홀과 상하 대칭적으로 형성되는 것을 특징으로 하는 스피럴 인덕터 제조 방법
  7. 제3항에 있어서, 상기 제3 금속층은 상기 홈과 제2 비아 홀 깊이보다 두껍게 형성되는 것을 특징으로 하는 스피럴 인덕터 제조 방법.
  8. 하지막 상에 형성된 제1 금속충의 상부에 제2 절연층을 형성하는 단계와, 상기 제2 절연층의 선택된 영역을 식각하여 다수의 제1 비아 홀을 형성하는 단계와, 상기 제1 비아홀 형성후의 전체 구조 상부에 패턴화된 제2 금속층을 형성하는 단계와, 전체 구조 상부에 제3 절연층을 형성하고 제3 절연층의 선택된 영역을 식각하 여 다수의 제2 비아 흘을 형성하는 단계와, 상기 제2 비아 홀 형성 후의 전체 구조 상부에 패턴화된 제3 금속층을 형성하는 단계와, 전체 구조 상부에 제4 절연층을 형성하고 제2 절연층, 제3 절연층 및 제4 절연층의 선택된 영역을 식각하여 다수의 나선형 홈을 형성하는 단계와, 상기 홈을 형성한 후 제4 절연층의 또 다른 영역 을 식각하여 제3 비아 홀을 형성하는 단계와, 상기 제3 비아 홀 형성 후의 전체 구조 상부에 금속을 도포하여 제4 금속층을 형성하는 단계로 이루어진 것을 특징으로 하는 스피럴 인덕터 제조 방법.
  9. 하지막 상에 형성된 제1 금속층의 상부에 제2 절연층을 형성하는 단계와, 상기 제2 절연층의 선택된 영역을 식각하여 다수의 제1 비아 흘을 형성하는 단계와, 상기 제1 비아홀 형성후의 전체 구조 상부에 패턴화된 제2 금속층을 형성하는 단계와, 전체 구조 상부에 제3 절연층을 형성하고 제3 절연층의 선택된 영역을 식각하 여 다수의 제2 비아 홀을 형성하는 단계와, 상기 제2 비아 흘 형성 후의 전체 구조 상부에 패턴화된 제2 금속층을 형성하는 단계와, 전체 구조 상부에 제4 절연층을 형성하고 제4 절연층의 선택된 영역을 식각하여 다수의 제3 비아 홀을 형성하는 단계와, 상기 제3 비아 홀 형성 후의 전체 구조 상부에 패턴화된 제4 금속층을 형 성하는 단계와. 전테 구조 상부에 제5 절연층을 형성하고 제3 절연층, 제4 절연층 및 제5 절연층의 선택된 영역을 식각하여 다수의 나선형 홈을 형성하는 단계와, 상기 홈을 형성한 후 제5 절연층의 또 다른 영역을 시작하여 제4 비아 홀을 형성하는 단계와, 상기 제4 비아 홀 형성 후의 전체 구조 상부에 금속을 도포하여 제5 금속층을 형성하는 단계로 이루어진 것을 특징으로 하는 스피럴 인덕터 제조 방법
    ※참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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