KR100602078B1

KR100602078B1 - 반도체 소자의 인덕터 및 그의 제조방법

Info

Publication number: KR100602078B1
Application number: KR1020030068496A
Authority: KR
Inventors: 이용근
Original assignee: 동부일렉트로닉스 주식회사
Priority date: 2003-10-01
Filing date: 2003-10-01
Publication date: 2006-07-19
Also published as: US20050074905A1; KR20050032441A

Abstract

본 발명은 반도체 소자의 인덕터에 관한 것으로, 실리콘 기판, 실리콘 기판 위에 형성되어 있는 제 1 유전막, 제 1 유전막 위에 나선형으로 형성되어 있는 제 1 금속 배선, 제 1 금속 배선 위에 형성되어 있으며 제1 금속 배선의 일부분을 드러내는 접촉구를 가지는 제 2 유전막, 제 2 유전막 위에 제 1 금속 배선의 경계선과 경계선이 일치되게 형성되어 있으며 접촉구를 통하여 제1 금속 배선과 전기적으로 연결되는 제 2 금속 배선을 포함하고, 접촉구는 제1 금속 배선을 따라 나선형으로 이루어진다.

나선형, 인덕터, 저항, Q 인자, 고주파

Description

반도체 소자의 인덕터 및 그의 제조방법{INDUCTOR OF SEMICONDUCTOR DEVICE AND FABRICATING METHOD THEREFOR}

도 1은 본 발명의 한 실시예에 따른 반도체 소자의 인덕터를 개략적으로 도시한 배치도이고,

도 2는 도 1의 인덕터를 II-II' 선을 따라 잘라 도시한 단면도이고,

도 3a 내지 도 3f는 각각 도 1 및 도 2에 도시한 반도체 소자의 인덕터를 본 발명의 한 실시예에 따라 제조하는 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이고,

도 4a 내지 도 4c는 도 1 및 도 2에 도시한 반도체 소자의 인덕터를 본 발명의 다른 실시예에 따라 제조하는 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도로서, 도 3e 다음 단계의 공정 순서대로 나타낸 도면이다.

본 발명은 반도체 소자의 인덕터 및 그 제조 방법에 관한 것이다.

반도제 소자 중에서 RF(radio frequency) 소자로는 트랜지스터, 인덕터, 캐패시터, 저항, 버렉터 따위가 있으며 그 중 인덕터는 RF 칩(chip) 내에서 반드시 사용하는 소자이다.

인덕터는 RF 소자 중 단일소자로는 칩의 면적을 가장 많이 차지하게 되므로, 이러한 칩의 고집적화를 위해서는 인덕터에 대한 동일 소자값을 유지하면서 소자 면적을 최소화하는 것이 중요하다.

또한, 인덕터와 같은 수동 소자는 원하지 않는 기생 저항 및 기생 용량 등으로 인해서 인덕터의 주요 특성 변수인 특성계수(Q 인자) 및 자기 공명 주파수(self resonant frequency)(fωο)가 낮아지게 되어 고주파 집적회로에 적용할 때 소자의 특성 떨어지게 된다.

이러한 인덕터의 주요 특성 변수가 낮아지는 것을 방지하기 위해서는 기생 저항 및 기생 용량을 감소시키는 것이 중요한 과제이다. 이를 위하여 인덕터를 제조함에 있어 저항이 작은 금속 예를 들어, 금(Au)과 같은 금속을 사용하여 금속 배선을 형성하거나, 금속 배선의 두께를 두껍게 형성하거나 또는 유전막의 두께를 두껍게 형성하여 기생 저항 및 기생 용량을 감소시켰다.

그러나, 이러한 인덕터의 제조 방법에서, 기생 용량을 감소시키기 위해서는 금속 배선을 다층 금속 배선의 구조로 형성하여야 하는데, 그 공정이 복잡하여 제조 수율 측면에서 나쁘며, 금속 배선의 두께로 인하여 소자의 집적도를 높이는데도 한계가 있다. 또한, 금과 같이 저항이 작은 금속을 사용하여 금속 배선을 형성하여 기생 저항을 감소시킨다 하더라도, 금과 같은 금속은 단가가 높아 소자의 제조 원가를 상승시키는 문제점이 있으며, 금을 이용한 금속 배선 형성 공정은, 금속층을 두껍게 형성하여 금속배선의 저항을 줄이는 실리콘 모노리식 고주파 집적회로에 적용하기에는 적합하지 않다.

본 발명이 이루고자 하는 기술적 과제는 인덕터의 금속 배선의 기생 저항 및 기생 용량은 감소시켜 인덕터의 특성을 안정화시킬 수 있는 반도체 소자의 인덕터 및 그의 제조 방법에 관한 것이다.

이러한 과제를 이루기 위하여 본 발명에서는 실리콘 기판, 실리콘 기판 위에 형성되어 있는 제 1 유전막, 제 1 유전막 위에 나선형으로 형성되어 있는 제 1 금속 배선, 제 1 금속 배선 위에 형성되어 있으며 제1 금속 배선의 일부분을 드러내는 접촉구를 가지는 제 2 유전막, 제 2 유전막 위에 제 1 금속 배선의 경계선과 경계선이 일치되게 형성되어 있으며 접촉구를 통하여 제1 금속 배선과 전기적으로 연결되는 제 2 금속 배선을 포함하고, 접촉구는 제1 금속 배선을 따라 나선형으로 형성되어 있는 반도체 소자의 인덕터를 마련한다.

여기서 접촉구는 제1 금속 배선의 폭 보다 작을 폭으로 이루어지는 것이 바람직하다.

상기한 다른 과제를 이루기 위하여 실리콘 기판 위에 제 1 유전막 및 제 1 금속막을 차례로 형성하는 단계, 제1 금속막을 나선형으로 선택적 식각하여 제1 금속 배선을 형성하는 단계, 제1 금속 배선 위에 제1 금속 배선이 매립되게 제 2 유전막을 형성하는 단계, 제 2 유전막을 나선형으로 선택적 식각하여 제1 금속 배선의 일부분을 드러내는 접촉구를 형성하는 단계, 제2 유전막 위에 제2 금속막을 형 성하는 단계, 제2 금속막을 나선형으로 선택적 식각하여 제1 금속 배선의 경계선과 경계선이 일치하는 나선형 형상의 제2 금속 배선을 형성하는 단계를 포함하여 이루어지는 반도체 소자의 인덕터 제조 방법을 마련한다.

여기서 제2 금속막을 나선형으로 선택적 식각하여 제1 금속 배선의 경계선과 경계선이 일치하는 나선형 형상의 제2 금속 배선을 형성하는 단계는 제2 금속막 위에 제3 유전막을 형성하는 단계, 제3 유전막을 나선형으로 선택적 식각하여 제1 금속 배선의 경계선과 경계선이 일치하는 나선형 형상의 패턴형 식각 마스크를 형성하는 단계, 패턴형 식각 마스크로 제2 금속막을 식각하는 단계를 포함하여 이루어지는 것이 바람직하다.

또한 제3 유전막은 제2 금속막에 대하여 식각 선택비가 10 : 1을 가지는 물질을 이용하여 형성하는 것이 바람직하다.

또한 제3 유전막은 실리콘 산화막 또는 실리콘 질화막 중에서 선택된 어느 하나로 형성하는 것이 바람직하다.

이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

먼저, 본 발명의 실시에에 따른 반도체 소자의 인덕터를 첨부된 도면을 참고로 하여 상세하게 설명한다.

도 1은 본 발명의 한 실시예에 따른 반도체 소자의 인덕터를 개략적으로 도시한 배치도이고, 도 2는 도 1의 인덕터를 II-II' 선을 따라 잘라 도시한 단면도이다.

도 1 및 도 2에 도시한 바와 같이, CMOS 구조의 능동 소자 등 소정의 하부 구조(도시하지 않음)가 형성된 실리콘 기판(10) 위에는 TEOS 따위의 산화물을 이용하여 제1 유전막(20)이 형성되어 있다.

제1 유전막(20)의 위에는 나선형 형상의 제 1 금속 배선(35) 형성되어 있고, 제1 금속 배선(35) 위에는 제2 유전막(50)이 제1 금속 배선(35)을 매립하도록 두껍게 형성되어 있다. 여기서 제1 금속 배선(35)은 실리콘 기판(10) 위에 형성되어 있는 CMOS 구조의 능동 소자(도시하지 않음)와 제1 유전막(20)의 접촉구(도시하지 않음)를 통하여 연결되어 있다. 또한 제2 유전막은 SiO₂/SOG/SiO₂구조를 이룬다.

또 제2 유전막(50)에는 제1 금속 배선(35)을 드러내는 접촉구(60)가 제1 금속 배선을 따라 나선형으로 형성되어 있다. 여기서 접촉구(60)는 제1 금속 배선의 폭보다 작을 폭으로 이루어진다.

그리고 제2 유전막(50) 위에는 접촉구(60)를 통하여 제1 금속 배선(35)과 연결되는 제2 금속 배선(75)이 형성되어 있다. 여기서 제2 금속 배선(75)은 제1 금속 배선(35)과 중첩되어 있으며 제1 금속 배선의 경계선과 경계선이 일치한다.

그러면 이러한 구조적 특징을 가지는 반도체 소자의 인덕터 제조 방법에 대하여 도 3a 내지 도 3f 및 도 2를 참고하여 상세히 설명한다.

도 3a 내지 도 3f는 각각 도 1 및 도 2에 도시한 반도체 소자의 인덕터를 본 발명의 한 실시예에 따라 제조하는 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.

먼저 도 3a에 도시한 바와 같이, 100~2000Ω·㎝의 고저항 실리콘 기판(10) 위에 CMOS 구조의 능동 소자(도시하지 않음)를 형성한 다음, 그 위에 TEOS 따위의 산화물을 이용하여 CMOS 구조의 능동 소자의 일부를 드러내는 접촉구(도시하지 않음)를 가지는 제1 유전막(20)을 형성한다. 이때 제1 유전체막(20)은 하부의 CMOS 구조의 능동 소자(도시하지 않음)를 절연하는 역할을 한다.

이어 제1 유전막(20) 위에 제1 금속막(30)을 형성한 다음 노광 및 현상 공정을 진행하여 나선형 형상의 제1 감광막 패턴(40)을 형성한다.

그리고 도 3b에 도시한 바와 같이, 제1 감광막 패턴(40)을 마스크로 제1 금속막(30)을 선택적 식각하여 제1 유전막(20) 위에 나선형 형상의 제1 금속 배선(35)을 형성한다. 여기서 제1 금속 배선(35)은 제1 유전막(20)이 가지는 접촉구(도시하지 않음)를 통하여 CMOS 구조의 능동 소자(도시하지 않음)가 전기적으로 연결된다.

이어 제1 금속 배선(35) 위에 SiO₂/SOG/SiO₂구조를 가지는 제2 유전막(50)을 제1 금속 배선(35)이 매립되도록 두껍게 형성한다.

다음 도 3c에 도시한 바와 같이, 제2 유전막에 감광막을 도포한 다음 노광 및 현상 공정을 진행하여 나선형 형상의 제2 감광막 패턴(45)을 형성한다. 이때 제2 감광막 패턴(45)은 제1 금속 배선(40)의 폭보다 작은 폭을 가지게 패터닝한다.

그리고 도 3d에 도시한 바와 같이, 제2 감광막(45)을 마스크로 제2 유전막(50)을 선택적 식각하여 제1 금속 배선(35)의 일부분을 드러내는 접촉구(60)를 형성한다.

이어 도 3e에 도시한 바와 같이, 제2 유전막(50) 위에 접촉구(60)의 깊이보다 더 두껍게 제2 금속막(70)을 형성한다. 이때, 제2 금속막(70)은 알루미늄을 도포하면서 리플로우(reflow) 시켜 형성하게 되어 접촉구(60)가 제2 금속막(70)에 의해 매립되며 제2 금속막(70)의 두께가 균일해진다. 또한, 제2 금속막(70)을 형성하기 전에 제2 유전막(50) 위에 TiN 따위의 도전물을 증착하여 장벽층(도시하지 않음)을 형성할 수도 있다.

도 3f에 도시한 바와 같이, 제2 금속막(70) 위에 감광막을 도포한 다음 노광 및 현상 공정을 진행하여 나선형 형상의 제3 감광막 패턴(48)을 형성한다. 이때 제3 감광막 패턴(48)은 제1 금속 배선(35)의 경계선과 경계선이 일치하게 패터닝한다.

그리고 제3 감광막 패턴(48)을 마스크로 제2 금속막(70)을 선택적 식각하여 접촉구(60)를 통하여 제1 금속 배선(35)과 연결되는 제2 금속 배선(75, 도2 참조)을 형성한다.

그러면, 도1 및 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 다른 실시예에 따라 제조하는 방법에 대하여 도 3a 내지 도 3e, 도 4a 내지 도 4c 및 도 1, 도2를 참고로 하여 상세히 설명한다.

도 4a 내지 도 4c는 도 1 및 도 2에 도시한 반도체 소자의 인덕터를 본 발명의 다른 실시예에 따라 제조하는 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도로서, 도 3e 다음 단계의 공정 순서대로 나열한 도면이다.

도 3e에 도시한 바와 같이, 실리콘 기판(10), 제1 유전막(20), 제1 금속 배선(35), 접촉구(60)를 가지는 제2 유전막(50) 및 제2 금속막(70)을 형성한다.

이어 도 4a에 도시한 바와 같이, 제2 금속막(70) 위에 제3 유전막(80)을 형성한다. 여기서 제3 유전막(80)은 제2 금속막에 대하여 식각 선택비가 10 : 1을 가지는 물질 예를 들어, 실리콘 산화막 또는 실리콘 질화막 중에서 선택된 어느 하나로 형성한다. 또한 제3 유전막(80)의 두께는 제3 유전막(80)을 마스크로 건식 식각하는 제2 금속막(70)의 두께에 따라 변화할 수 있다.

그리고 도 4b에 도시한 바와 같이, 제3 유전막(80) 위에 감광막을 도포한 다음 노광 및 현상 공정을 진행하여 제4 감광막 패턴(49)을 형성한다. 이때 제4 감광막 패턴(49)은 제1 금속 배선(35)의 경계선과 경계선이 일치하게 패터닝한다.

이어 도 4c에 도시한 바와 같이, 제4 감광막 패턴(49)을 마스크로 제3 유전막(80)을 선택적 식각하여 나선형 형상의 패턴형 식각 마스크(85)를 형성한다.

그리고 패턴형 식각 마스크(85)를 마스크로 제2 금속막(70)을 건식 식각하여 나선형 형상의 제2 금속 배선(75, 도2 참조)을 형성한다.

이에 따라 제2 금속 배선(75)을 형성하기 위한 식각 마스크로 제2 금속 배선(75)을 형성하는 금속 보다 식각 선택비가 낮은 유전체로 이루어진 패턴형 식각 마스크(85)를 사용함으로써 제2 금속 배선(75)의 부식을 방지 할 수 있다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

이와 같은 본 발명에 따르면 인덕터를 구성하는 나선형의 금속 배선을 서로 연결하는 접촉구의 형상을 금속 배선을 따라 나선형으로 형성함으로써, 인덕터의 금속 배선을 증가하지 않고도 기생 저항 및 기생 용량은 감소시킬 수 있다.

따라서, 인덕터의 특성을 안정시킬 수 있으며, 인덕터를 구비하는 칩을 집적화 할 수 있다.

Claims

삭제
삭제
실리콘 기판 위에 제 1 유전막 및 제 1 금속막을 차례로 형성하는 단계,

상기 제1 금속막을 나선형으로 선택적 식각하여 제1 금속 배선을 형성하는 단계,

상기 제1 금속 배선 위에 상기 제1 금속 배선이 매립되게 제 2 유전막을 형성하는 단계,

상기 제 2 유전막을 나선형으로 선택적 식각하여 상기 제1 금속 배선의 일부분을 드러내는 접촉구를 형성하는 단계,

상기 제2 유전막 위에 제2 금속막을 형성하는 단계,

상기 제2 금속막을 나선형으로 선택적 식각하여 상기 제1 금속 배선의 경계선과 경계선이 일치하는 나선형 형상의 제2 금속 배선을 형성하는 단계

를 포함하고,

상기 제2 금속막을 나선형으로 선택적 식각하여 상기 제1 금속 배선의 경계선과 경계선이 일치하는 나선형 형상의 제2 금속 배선을 형성하는 단계는

상기 제2 금속막 위에 제3 유전막을 형성하는 단계,

상기 제3 유전막을 나선형으로 선택적 식각하여 상기 제1 금속 배선의 경계선과 경계선이 일치하는 나선형 형상의 패턴형 식각 마스크를 형성하는 단계,

상기 패턴형 식각 마스크로 제2 금속막을 식각하는 단계를 포함하여 이루어지고,

상기 제3 유전막은 제2 금속막에 대하여 식각 선택비가 10 : 1을 가지는 물질을 이용하여 형성하는 반도체 소자의 인덕터 제조 방법.
삭제
삭제
제3항에서,

상기 제3 유전막은 실리콘 산화막 또는 실리콘 질화막 중에서 선택된 어느 하나로 형성하는 반도체 소자의 인덕터 제조 방법.