JPH09181264A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH09181264A
JPH09181264A JP7341515A JP34151595A JPH09181264A JP H09181264 A JPH09181264 A JP H09181264A JP 7341515 A JP7341515 A JP 7341515A JP 34151595 A JP34151595 A JP 34151595A JP H09181264 A JPH09181264 A JP H09181264A
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Abstract

(57)【要約】 【課題】配線抵抗を低減することによりＱの値を向上す
ることができるスパイラル型インダクタ素子を具備する
半導体装置およびその製造方法を提供する。 【解決手段】半導体基板の一主面上に形成されたスパイ
ラル状の第１の導電膜パターン１と、層間絶縁膜１０２
に設けられたコンタクトホール３を通して第１の導電膜
パターン１とのみに電気的に接続されかつ第１の導電膜
パターン１に重畳して延在する孤立状の第２の導電膜パ
ターン２とを有してインダクタ素子を構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に係わり、特に半導体基板上にインダクタ素
子を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】近年のＬＳＩでは、その内部搭載素子と
して、ＭＯＳトランジスタ、バイポーラトランジスタ等
の能動素子のほか、抵抗、コンデンサ、インダクタ等の
受動素子を形成することが重要になってきている。
【０００３】特に数１００ＭＨｚから１ＧＨｚ以上の無
線周波数帯で使われるフィルタ等を構成する素子として
インダクタＬはコンデンサＣとともに重要な受動素子で
ある。
【０００４】ＬＳＩに搭載されるインダクタ素子は従
来、図１１に示すように金属配線Ｍ、例えばアルミニウ
ム配線を平面的にスパイラル状（螺旋状）に形成したも
のが用いられてきた。インダクタは外形寸法Ｙや巻数ｎ
および線幅Ｗ、線間隔Ｓによって変化する。例えば、Ｗ
＝Ｓ＝２０μｍ、ｎ＝３．５巻とした場合の外形寸法Ｙ
とインダクタンス値Ｌの関係を図１２に示す。
【０００５】
【発明が解決しようとする課題】前述のインダクタの性
能を表す指標にＱ（クオリティー・ファクタ）と呼ばれ
る値がある。このＱが高いほどインダクタンスの成分が
純粋、すなわち理想的なインダクタに近いといえる。Ｑ
は角周波数ω（ω＝２πｆ，ｆ：周波数）、インダクタ
ンスＬ、スパイラルインダクタ素子の配線抵抗Ｒｍによ
り次式のように表される。
【０００６】Ｑ＝ωＬ／Ｒｍ・・・・・・・第１式 同式からＱはインピーダンス成分と抵抗成分の比と考え
ることができ、Ｑを高くするにはインダクタンス値Ｌを
出来るだけ大きくすることは勿論のこと、抵抗成分すな
わちスパイラル配線の寄生抵抗を低減する必要がある。
【０００７】また図１３（Ａ）にインダクタの等価回路
を示し、図１３（Ｂ）にこの等価回路に対応したベクト
ル図が示す。この図１３（Ｂ）から抵抗成分が大きいほ
どｔａｎδが大きくなりインダクタンス素子両端の電圧
の位相にずれが生じるため、この点からも寄生抵抗Ｒの
低減はインダクタ素子の性能改善に重要といえる。尚、
ｔａｎδはＱの逆数であり誘電損失または損失係数と呼
ばれ、インダクタスの損失を表す。
【０００８】インダクタ素子両端の電圧と電流との関係
は次式であたえられる。
【０００９】 Ｖ＝ＩωＬ・ｓｉｎ（ωｔ＋δ）・・・・・・・第２式 理想的にはδ＝０°であるが、寄生抵抗成分が存在する
とδにより位相のずれを生じる。
【００１０】インダクタのＱを大きくするため従来、主
に次の２つの方法が提案されている。第１に分子のイン
ダクタンスＬの値を大きくする。すなわち先の図１１に
示す如く、金属配線層が平面上にスパイラル状に形成さ
れているインダクタの配線長を長くして巻き数を増加さ
せる方法である。しかしながらこの方法では、限られた
ＬＳＩチップ面積においてインダクタの占有面積が大き
くなってしまい、例えば１０ｎＨ以上のインダクタンス
値を得たい場合に図１２から巻き数を３．５とすると外
形寸法ａが０．６ミリ程度にもなり、他の回路を高集積
化するときの大きな障害となる。また単純に配線長を長
くすると配線抵抗Ｒｍが増加しＱがかえって低下してし
まう。
【００１１】一方、分母のＲｍを低減するため配線膜厚
を厚くすると配線の形成、特にドライエッチングの際エ
ッチング選択比の大きな適当なマスク材料がなく、配線
材料がアルミの場合、配線膜厚を２〜３ミクロン程度ま
でしか厚くできず配線抵抗を大幅に低減することは難し
い。
【００１２】上述の不具合を解決するため、幾つかの提
案がこれまでなされてきた。例えば特開昭６１−１４４
０５２号公報には図１４に示すようなインダクタ素子を
開示している。すなわち図１４において、半導体基板４
１の主面上の絶縁膜４２の上に、下層金属配線層４３と
上層金属配線層４４とを交互に配列し、たがいの端部間
を層間絶縁膜に形成したスルーホール４５を通して接続
することにより、横方向に螺旋状に延びるインダクタ素
子を構成している。
【００１３】また特開平３−２６３３６６号公報には図
１５に示すようなインダクタ素子を開示している。すな
わち図１５（Ａ）において、半導体基板５０の回路素子
領域６０上の絶縁膜５９の上に、リング状の第１層金属
配線層５１、リング状の第２層金属配線層５２およびリ
ング状の第３層金属配線層５３を層間絶縁膜５６，５７
を介して積み重ね、たがいの端部間を層間絶縁膜に形成
したスルーホール５４，５５を通して接続することによ
り、縦方向に螺旋状に延びるインダクタ素子を構成して
いる。
【００１４】このように多層配線技術を利用して基板上
の絶縁膜の上に金属配線層のパターンを層間絶縁膜に設
けたスルーホールを介して複数層でかつ螺旋状にインダ
クタ素子を形成することにより配線長を長くしても、素
子占有面積があまり大きくならない。
【００１５】しかしながら、これらの方法を用いて素子
の占有面積が小さくすむような構造にしても、単純に実
効的な配線長を長くするだけであるため、配線抵抗Ｒｍ
が増加しＱはかえって低下してしまう。
【００１６】また上記特開平３−２６３３６６号公報で
は、図１５（Ｂ）に示すように、インダクタンス値Ｌを
高くするため、各金属配線層間に絶縁膜５６′，５７′
を介して磁性体層５８，５８を介在させた構造にしてい
る。しかしながらこの方法では配線層毎に磁性体層を、
また配線層と磁性体層の間に必ず絶縁膜を設けなければ
ならないなど、製造工程がながくなる欠点を有する。ま
た同公報には記載されていないがインダクタ素子を形成
する以外の配線領域にも磁性体が残ってしまうため他の
回路に磁気の悪影響を与えてしまう。一方、インダクタ
素子を形成する以外の配線領域の磁性体層を除去するた
めにはフォトリソグラフィによるエッチング工程を更に
追加しなければならない。
【００１７】したがって本発明の目的は、配線抵抗を低
減することによりＱの値を向上することができるスパイ
ラル型のインダクタ素子を具備する半導体装置を提供す
ることである。
【００１８】本発明の他の目的は、Ｑの値を向上したス
パイラル型のインダクタ素子を容易に得ることができる
半導体装置の製造方法を提供することである。
【００１９】
【課題を解決するための手段】本発明の特徴は、半導体
基板の一主面上に形成されたスパイラル状の第１の導電
膜パターンと、層間絶縁膜に設けられたコンタクトホー
ルを通して前記第１の導電膜パターンに電気的に接続さ
れかつ該第１の導電膜パターンに重畳して延在する孤立
状の第２の導電膜パターンとを有して構成されたインダ
クタ素子を具備した半導体装置にある。ここで、前記第
２の導電膜パターンが下層のパターンであり、前記第１
の導電膜パターンが上層のパターンであることができ
る。あるいは逆に、前記第１の導電膜パターンが下層の
パターンであり、前記第２の導電膜パターンが上層のパ
ターンであることができる。また、前記第２の導電膜パ
ターンと同一の層で形成されかつ該第２の導電膜パター
ンと電気的に絶縁された引き出し配線が前記第１の導電
膜パターンの中心部分に接続されていることが好まし
い。さらに、前記第２の導電膜パターンは前記第１の導
電膜パターンより前記半導体基板側から離間して位置す
る上層のパターンであり、前記第２の導電膜パターンと
同一の層で形成されかつ該第２の導電膜パターンと電気
的に絶縁されたトリミング導電膜が前記第１の導電膜パ
ターンの複数の箇所に接続しており、前記複数の箇所間
の前記トリミング導電膜の部分の切断の有無を選択する
ことにより前記インダクタ素子のインダクタンス値を調
整するようにすることができる。また、前記スパイラル
状の第１の導電膜パターンの側面に絶縁膜を介して磁性
体層のサイドウォールを設けることができる。この場
合、前記磁性体層は鉄・ニッケル合金層もしくは鉄・ニ
ッケル・コバルト合金層であることが好ましい。さら
に、前記第１の導電膜パターン下の前記半導体基板に該
第１の導電膜パターンと同様の平面形状のスパイラル状
の溝が形成され、絶縁膜により前記溝が充填されている
ことが好ましい。
【００２０】本発明の他の特徴は、半導体基板の一主面
に平面形状がスパイラル状の溝を形成する工程と、前記
溝を絶縁膜で埋設する工程とを有して分離溝領域を設
け、前記分離溝領域上にスパイラル状の第１の導電膜パ
ターンと層間絶縁膜に設けられたコンタクトホールを通
して前記第１の導電膜パターンとのみに電気的に接続さ
れかつ該第１の導電膜パターンに重畳して延在する島状
の第２の導電膜パターンとを有して構成されたインダク
タ素子を形成する半導体装置の製造方法にある。ここ
で、島状の前記第２の導電膜パターンは前記分離溝領域
上に形成された下層の導電膜パターンであり、スパイラ
ル状の前記第１の導電膜パターンは前記第２の導電膜パ
ターン上に前記層間絶縁膜を介して設けられた上層の導
電膜パターンであることができる。あるいは、スパイラ
ル状の前記第１の導電膜パターンは前記分離溝領域上に
形成された下層の導電膜パターンであり、島状の前記第
２の導電膜パターンは前記第１の導電膜パターン上に前
記層間絶縁膜を介して設けられた上層の導電膜パターン
であることができる。
【００２１】本発明の別の特徴は、半導体基板上に島状
の下層導電膜パターンを形成する工程と、層間絶縁膜を
形成する工程と、前記層間絶縁膜に前記下層導電膜パタ
ーンに達するコンタクトホールを形成する工程と、前記
コンタクトホールを通して前記下層導電膜パターンに接
続するスパイラル状の上層導電膜パターンを形成する工
程と、前記上層導電膜パターンの側壁に絶縁膜を介して
強磁性体のサイドウォールを形成する工程とを有してイ
ンダクタ素子を構成する半導体装置の製造方法にある。
【００２２】
【発明の実施の形態】以下図面を参照して本発明を説明
する。
【００２３】まず本発明の第１の実施の形態について説
明する。図１は第１の実施の形態の要部を示す図であ
り、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ部の断面
図である。
【００２４】半導体基板１００上に絶縁膜１０１が設け
られ、その上に下層の金属層からなる第２の導電膜パタ
ーン２とインダクタ素子の一方の引き出し配線２Ａが形
成され、その上に層間絶縁膜１０２が形成され、この層
間絶縁膜１０２に細長平面形状のコンタクトホール３お
よび引き出しコンタクトホール３Ａが形成されている。
そして層間絶縁膜１０２上に上層の金属層からなりスパ
イラル平面形状の第１の導電体パターン１が形成されて
コンタクトホール３を通して第２の導電体パターン２に
それぞれの箇所で接続し、第１および第２の導電体パタ
ーン１，２によりスパイラル型インダクタ素子を構成し
ている。そして孤立状の第２の導電膜パターン２はスパ
イラル状の第１の導電膜パターン１のみに電気的に接続
している。また、インダクタ素子の他方の引き出し配線
１Ａが第１の導電体パターン１と連続的に形成されてい
る。
【００２５】コンタクトホール３は第１の導電膜パター
ン１とともに延在してこの第１の導電膜パターン１下に
形成されている。第２の導電膜パターン２は、第１の導
電膜パターン１のみに電気的に接続される孤立パター
ン、すなわち島状のパターンであり、第１の導電膜パタ
ーン１の真下に位置し、コンタクトホール３を通して第
１の導電膜パターン１に接続しながら第１の導電膜パタ
ーン１とともに延在している。
【００２６】また、第２の導電膜パターン２と同様に下
層の金属層から形成された引き出し配線２Ａは、引き出
しコンタクトホール３Ａを通してスパイラル状の中心部
に位置する第１の導電膜パターン１の先端箇所に接続
し、第２の導電膜パターン２と接触しないようにしてス
パイラル型インダクタ素子の外側に引き出されている。
すなわち図１（Ａ）に示すように、第２の導電膜パター
ン２およびコンタクトホール３は引き出し配線２Ａおよ
びその近傍を避けて形成されており、第２の導電膜パタ
ーン２と引き出し配線２Ａとが電気的に短絡しないよう
なっている。
【００２７】尚、図１（Ａ）の平面図では、下層の第２
の導電膜パターン２および引き出し配線２Ａを点線で示
し、上層の第１の導電膜パターン１およびそれぞれのコ
ンタクトホール３、３Ａを実線で示してある。本実施の
形態では第１の導電膜パターン１と第２の導電膜パター
ン２とは同じ幅を有して延在しているが、図１（Ａ）の
平面図では見やすくするために、点線で示す下層の第２
の導電膜パターン２は実線で示す上層の第１の導電膜パ
ターン１よりも幅広く描いである。
【００２８】これらの図面、特に図１（Ａ）の平面図に
示すように、一方、第２の導電膜パターン２およびコン
タクトホール３は引き出し配線１Ａおよびその近傍を除
いてパイラル状の第１の導電膜パターン１の略全長下に
形成されているから実効的な長さを長くすることなく実
質的に膜厚を厚くしたことになり、これによりインダク
タ素子の抵抗Ｒｍを十分に低減させることができる。ま
た層が異なる第１および第２の導電膜パターンから構成
されるから、それぞれの膜の膜厚を厚くする必要がなく
エッチング等によるパターニングが容易となる。
【００２９】次にこの実施の形態の製造方法を説明す
る。まずシリコン基板等の半導体基板１００の表面上に
ＣＶＤ法により、絶縁膜１０１として例えばシリコン酸
化膜１０１を５００〜７００ｎｍの膜厚堆積する。次に
スパッタ法を用いて、下層の金属層、例えばアルミニウ
ムを５００ｎｍ〜１μｍ形成後、フォトエッチッチング
法を用いて孤立状の第２の導電膜パターン２および引き
出し配線２Ａをパターニング形状形成する。次にＣＶＤ
法により、層間絶縁膜１０２として例えばシリコン酸化
膜１０２を５００ｎｍ〜１μｍの膜厚堆積した後、コン
タクトホール３および引き出しコンタクトホール３Ａを
ドライエッチング法を用いて形成する。次に上層の金属
層、例えばアルミニウムを５００ｎｍ〜１μｍの膜厚形
成後、フォトエッチング法を用いてスパイラル状の第１
の導電膜パターン１およびこれに繋がる引き出し配線１
Ａをパターニングして形成する。
【００３０】上述したようにこの実施の形態では、上層
の第１の導電膜パターン１がスパイラルインダクタ素子
の本体を構成し、これに下層の第２の導電膜パターン２
を裏打ち（アルミの裏打ち）して寄生抵抗Ｒｍを低減
し、さらに下層の引き出し配線２Ａが第１の導電膜パタ
ーン１のスパイラル配線中心部からインダクタ素子の一
方の端子を引き出す配線として用いている。更にこの実
施の形態の図１（Ａ）ではコンタクトホール３が細長い
形状であるが、多数の四角のコンタクトホールを配列し
たものでも良い。
【００３１】尚、当然ながら第１および第２の導電膜パ
ターン１，２を構成する上層および下層の金属層である
アルミニウム層は、半導体基板の他の箇所上で、スパイ
ラルインダクタ以外のＬＳＩ内の回路素子を接続する配
線を形成している。
【００３２】次に本発明の第２の実施の形態について説
明する。図２は本発明の第２の実施の形態の要部を示す
図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ部
の断面図である。尚、図２において図１と同一もしくは
類似の箇所は同じ符号を付してあるから重複する説明は
省略する。
【００３３】この第２の実施の形態ではインダクタの寄
生抵抗を低減する他に、インダクタンスの実測値が設計
値からずれた場合の微調整、いわゆるトリミングが可能
なインダクタ素子を実現できる。
【００３４】この第２の実施の形態では、第１の実施の
形態と逆に、下層の金属層によりインダクタ素子の本体
となるスパイラル状の第１の導電膜パターン１１が形成
され、上層の金属層により抵抗低減のために裏打ち用の
孤立状の第２の導電膜パターン１２が形成され、層間絶
縁膜１０２に設けられた細長平面形状のコンタクトホー
ル３を通して第１の導電膜パターン１１の略全長にわた
ってその上面に接続している。そして孤立状の第２の導
電膜パターン１２はスパイラル状の第１の導電膜パター
ン１１のみに電気的に接続している。
【００３５】また上層の金属層により一方の引き出し配
線１２Ａおよび他方の引き出し配線となるトリミング導
電膜１２Ｂも形成されている。
【００３６】一方の引き出し配線１２Ａは引き出しコン
タクトホール３Ａを通してスパイラル状の中心部に位置
する第１の導電膜パターン１１の先端箇所に接続してい
る。トリミング導電膜１２Ｂは引き出しコンタクトホー
ル３Ｂを通してスパイラル状の外周部に位置する第１の
導電膜パターン１１の先端箇所に接続して他方の引き出
し配線ともなっている。さらにこのトリミング導電膜１
２Ｂはトリミング用コンタクトホール３Ｅおよび３Ｆを
通して第１の導電膜パターン１１のそれぞれの箇所に接
続されている。
【００３７】すなわちトリミングは製造の終了した後、
第１の導電膜１１のＸ1 ，Ｘ2 部分のうちの選ばれた部
分をレーザーカットして所望のインダクタンス値になる
ように調整する。例えば、インダクタ長を最も長くした
い場合は、Ｘ1 ，Ｘ2 部分の両方をカットする。最も短
くしたい場合は、Ｘ1 ，Ｘ2 部分の両方ともカットしな
い。
【００３８】一方の引き出し配線１２Ａおよび他方の引
き出し配線となるトリミング導電膜１２Ｂは第２の導電
膜パターン１２と接触しないようにしてスパイラル型イ
ンダクタ素子の外側に引き出されている。すなわち図２
（Ａ）に示すように、第２の導電膜パターン１２および
コンタクトホール３は、引き出し配線１２Ａおよびトリ
ミング導電膜１２Ｂならびにそれら近傍を避けて短絡を
防止し、かつなるべく長い距離に亘って第１の導電膜パ
ターン１１と接続するようにコの字の平面形状に形成さ
れている。
【００３９】尚、図２（Ａ）の平面図では、上層の第２
の導電膜パターン１２、引き出し配線１２Ａおよびトリ
ミング導電膜１３Ｂを点線で示し、下層の第１の導電膜
パターン１１およびそれぞれのコンタクトホール３，３
Ａ，３Ｂ，３Ｅ，３Ｆを実線で示してある。またこの実
施の形態でも第１の導電膜パターン１１と第２の導電膜
パターン１１２とは同じ幅を有して延在しているが、図
２（Ａ）の平面図では見やすくするために、点線で示す
上層の第２の導電膜パターン１２は実線で示す第１の導
電膜パターン１１よりも幅広く描いである。
【００４０】ここで先に第１式で示したクオリティー・
ファクタＱをさらに詳しく表現してみると、第１式は次
の第３式のようにも表され、その周波数ｆに対する依存
性は図３のようになる。
【００４１】 １／Ｑ＝（Ｒｍ／ωＬ）＋（ωＣｓｕｂ／Ｒｓｕｂ）・・・・・第３式 但し、Ｒｓｕｂ：基板の寄生抵抗、Ｃｓｕｂ：インダク
タンス素子間基板間寄生容量である。この第３式から、
Ｑを大きくするにはインダクタのスパイラル配線寄生抵
抗Ｒｍを低減する以外に、インダクタ素子と基板間の寄
生容量Ｃｓｕｂを低くし基板の抵抗Ｒｓｕｂを高くする
ことも有効であることが判る。
【００４２】Ｑの周波数ｆ依存性とこれらの寄生成分と
の関係は図３に示すようになる。例えば１ＧＨｚ以下の
周波数においては主に配線抵抗の影響が大きく、５〜１
０ＧＨｚ以上の周波数では主に寄生容量Ｃｓｕｂと寄生
抵抗Ｒｓｕｂの要因が大きく影響する。
【００４３】従って比較的使用周波数の低い（１ＧＨ
ｚ）場合に、高いＱを実現するためには本発明の第１お
よび第２の実施の形態が有効である。一方、５〜１０Ｇ
Ｈｚ以上の周波数で高いＱを実現するには次に述べる本
発明の第３および第４の実施の形態を適用することが有
効である。またこれらの第１〜第４の実施の形態を組み
合わせて適用しても良いことは言までもない。
【００４４】次に本発明の第３の実施の形態について説
明する。図４は第３の実施の形態の要部を示す図であ
り、（Ａ）は平面図、（Ｂ）は（Ａ）のＣ−Ｃ部の断面
図である。尚、図４において図１と同一もしくは類似の
箇所は同じ符号を付してあるから重複する説明は省略す
る。
【００４５】図４（Ａ）の平面図において、図を見やす
くするために、上層のスパイラル状の第１の導電膜パタ
ーン１および引き出し配線１Ａ（実線）、中央部の引き
出しコンタクトホール３Ａ（実線）、スパイラル状の第
１の導電膜パターン１下のスパイラル状の分離溝４（２
点鎖線）のみを描いてある。
【００４６】この第３の実施の形態が先の第１および第
２の実施の形態と異なる点は、基板上の絶縁膜の上に設
けたインダクタ素子の本体となるスパイラル状の第１の
導電膜パターン１直下の基板中に絶縁膜１０３を埋設し
た分離溝４を形成した絶縁分離領域を設けたことであ
る。
【００４７】このような本実施の形態によれば、基板中
に設けたこの絶縁分離領域４，１０３によりインダクタ
素子−基板間に付く寄生容量を極めて小さくすることが
できる。
【００４８】次に本実施の形態の製造方法について図面
を参照して説明する。
【００４９】まず図５（Ａ）に示すように、半導体基板
１００上に絶縁膜１０１、例えばシリコン酸化膜１０１
を膜厚５００〜７００ｎｍに形成する。次に図５（Ｂ）
に示すように、半導体基板１００およびシリコン酸化膜
１０１を貫通しドライエッチング法を用いて深さ、例え
ば５μｍの溝４を形成する。溝幅は後工程で形成するイ
ンダクタ配線幅すなわち第１の導電膜パターンの幅と同
じもしくは１〜２μｍ広めにすることが好ましい。
【００５０】次に図５（Ｃ）に示すように、ＣＶＤ法に
より絶縁膜１０３例えばシリコン酸化膜１０３を厚さ５
００ｎｍ〜１μｍ堆積する。シリコン酸化膜１０３は下
層金属層の第２の導電膜パターン２および引き出し配線
２Ａ下の層間絶縁膜として用いられると同時に溝４の内
部を埋設する絶縁膜としても用いられる。この後、シリ
コン酸化膜１０３の表面をＣＭＰ（Ｃｈｅｍｉｃａｌ−
Ｍｅｃａｎｉｃａｌ−Ｐｏｌｉｓｈｉｎｇ）法により研
磨して平坦性を向上することもできる。平坦性を向上す
ることにより溝分離領域上にスパイラルインダクタを形
成してもインダクタ配線層の配線切れもなく歩留まり良
くインダクタを実現できる。
【００５１】次に図５（Ｄ）に示すように、第１の実施
の形態と同様に、下層の第２の導電膜パターン２をこの
溝４の直上に設ける。次に図５（Ｅ）に示すように、層
間絶縁膜１０２を形成し、この層間絶縁膜１０２に第１
の導電膜パターン１と第２の導電膜パターン２とを接続
するコンタクトホール３および第１の導電膜パターン１
と引き出し配線２Ａを接続する引き出しコンタクトホー
ル３Ａを形成し、その後、スパイラルインダクタ素子の
本体となるスパイラル状の第１の導電膜パターン１を上
層の金属層によりこの溝４の直上に設ける。
【００５２】上記図４および図５では、島状の前記第２
の導電膜パターンが分離溝領域４上に形成された下層の
導電膜パターンであり、スパイラル状の第１の導電膜パ
ターンが第２の導電膜パターン上に層間絶縁膜を介して
設けられた上層の導電膜パターンである場合を説明し
た。しかしスパイラル状の第１の導電膜パターンが分離
溝領域４上に形成された下層の導電膜パターンであり、
島状の第２の導電膜パターンが第１の導電膜パターン上
に層間絶縁膜を介して設けられた上層の導電膜パターン
であってもよくこの場合も同様の効果が得られる。
【００５３】尚、インダクタ素子の外形にあった一つの
溝を設けるのではなく、スパイラル状のインダクタパタ
ーンに沿ってインダクタ直下の基板中に分離溝領域を設
けるのは、分離溝内部を絶縁膜で埋設しやすくするため
である。すなわち、インダクタ素子の外形は前述したよ
うに数１００μｍ角にもなる場合が普通であり、このよ
うな大面積を平坦性良く絶縁膜で埋設することは非常に
難しい。また、インダクタ素子下に設ける溝とＬＳＩの
別の領域に設けた回路内部で用いるトランジスタの素子
分離溝を同時に形成する場合は、この実施の形態のよう
にインダクタ素子下の基板中にスパイラル状の溝領域を
設けたほうが容易にそれぞれの溝内部を絶縁膜で埋設す
ることができる。通常、バイポーラトランジスタの溝分
離は幅０．５〜１．５μｍ、深さ３〜５μｍで設けられ
る。
【００５４】尚、溝を形成する半導体基板は前述の第３
式からわかるように、できるだけ高抵抗（Ｒｓｕｂ大）
であることが高いＱを得るには重要である。したがって
例えば、比抵抗は１０〜１００オーム−ｃｍの基板を用
いる。
【００５５】次に本発明の第４の実施の形態について説
明する。図６は第４の実施の形態の要部を示す図であ
り、（Ａ）は平面図、（Ｂ）は（Ａ）のＤ−Ｄ部の断面
図である。尚、図６において図１と同一もしくは類似の
箇所は同じ符号を付してあるから重複する説明は省略す
る。
【００５６】この第４の実施の形態で第１乃至第３の実
施の形態と異なる点は基板上の絶縁膜の上に設けたスパ
イラルインダクタにおいて、インダクタ素子の本体であ
る上層のスパイラル状の第１の導電膜パターン１の側面
に絶縁膜を介して磁性体層のサイドウオールを有するこ
とを特徴としている。
【００５７】この実施の形態によれば、配線が３〜４層
のように多層化された場合でも、各配線層間に磁性体層
を設ける必要はなく、従来の製造方法よりも簡単にイン
ダクタンス値を大きくすることができる。
【００５８】尚、図６（Ａ）の平面図ではインダクタ素
子に関して図を見やすくするために、上層の金属層から
なる第１の導電膜パターン１、引き出し配線１Ａと磁性
体側壁５のみを図示してある。
【００５９】また図の左側には、インダクタ素子の孤立
状の第２の導電膜パターン２の形成時に同じ下層金属層
をパターニングして得られた下層配線１６およびインダ
クタ素子のスパイラル状の第１の導電膜パターン１の形
成時に同じ上層金属層をパターニングして得られた上層
配線１７が形成され、インダクタ素子のコンタクトホー
ル３の形成と同じ工程で形成されたコンタクトホール１
８を通して上層配線１７と下層配線１６が接続されて半
導体基板の他の内部回路用の多層配線構造を構成してい
る。またインダクタ素子の第１の導電膜パターン１上お
よび多層配線構造の上層配線１７上に絶縁膜１０４，１
０５例えばシリコン酸化膜１０４，１０５が設けられ、
インダクタ素子のスパイラル状の第１の導電膜パターン
１の側面にはシリコン酸化膜１０５が被着しこの上に磁
性体層のサイドウオール５が形成されている。
【００６０】次にこの第４の実施の形態の製造方法につ
いて、図７および図８を参照せて説明する。
【００６１】前述の第１の実施の形態と同様に図７
（Ａ）に示すように、半導体基板１００上に絶縁膜１０
１、例えばシリコン酸化膜１０１を５００〜７００ｎｍ
の膜厚に形成する。次に下層金属層を堆積しこれをパタ
ーニングすることにより、スパイラルインダクタ素子の
孤立状の第２の導電膜パターン２および引き出し配線２
Ａならびに他の内部回路用の下層金属配線１６を形成す
る。次に絶縁膜、例えばシリコン酸化膜１０２を成長温
度２００〜４００℃の低温ＣＶＤ法で膜厚５００〜６０
０ｎｍに形成後、コンタクトホール３，３Ａ，１８を形
成する。次に上層金属層１９および絶縁膜、例えばシリ
コン酸化膜１０４を膜厚２００〜３００ｎｍに形成す
る。上層金属層１９上のシリコン酸化膜１０４は上層金
属層１９のエッチング加工を容易にするためのもので無
くても良い。次にフォトエッチング法を用いてフォトレ
ジスト６をマスクとしてシリコン酸化膜１０４および上
層金属層１９を選択的にエッチング加工してインダクタ
素子用のスペース溝７を形成する。このエッチングの
際、下方のシリコン酸化膜１０２も１００〜２００ｎｍ
オーバーエッチングすると後の工程で形成される磁性体
側壁を十分かつ容易にスパイラル状の第１の導電膜パタ
ーン１の側面に被覆形成することができる。以上の工程
を経て、図７（Ａ）の断面図に示す構造ができる。また
このときのスペース溝７のみの平面図を図９（Ａ）に示
し、同図のＥ−Ｅ部の断面図が図７（Ａ）である。
【００６２】次に図７（Ｂ）に示すように基板全面に絶
縁膜、シリコン酸化膜１０５を成長温度２００〜４５０
℃の低温ＣＶＤ法で膜厚５０〜１００ｎｍ成長し、次に
蒸着法を用いて磁性体層、例えば鉄・ニッケル（Ｆｅ・
Ｎｉ）の合金層９を順次形成する。
【００６３】次に図７（Ｃ）に示すように、イオンミー
リング法により磁性体合金層９の水平部分を除去し垂直
部分のみを残余させることにより、スパイラル状の第１
の導電膜パターン１の側面に磁性体合金層９から得られ
た磁性体層のサイドウオール５を形成する。ミーリング
条件は、例えば加速電圧４００〜５００Ｖ、加速電流
０．４〜０．５Ａとする。
【００６４】次に図８（Ａ）に示すように、スパイラル
インダクタ素子の外周の上層金属層とインダクタ素子以
外の回路に用いている上層金属層１９をエッチングマス
ク２１を用いてパターニングする。このときの平面図を
図９（Ｂ）に示し、同図のＦ−Ｆ部の断面図が図８
（Ａ）である。
【００６５】次に、ドライエッチングマスク２１を除去
し、図８（Ｂ）の断面図に示す構造となる。
【００６６】この実施の形態では、インダクタスペース
溝に磁性体のサイドウォールを形成してから上層金属配
線１７を形成するので、イオンミーリングを用いて磁性
体サイドウオールを形成する際、飛び散った磁性体で上
層金属配線１７間がショート（短絡）するような不具合
は発生しない。
【００６７】さらに図１０に示すように、スパイラルイ
ンダクタ素子のスパイダル状の第１の導電膜間を完全に
磁性体層５で埋設してもよい。
【００６８】また、従来用いられていたフェライト（酸
化鉄と酸化カルシウムの混合物）は周波数特性が悪く、
ｋＨｚオーダーの周波数までしか用いることができない
が、鉄・ニッケル合金は更に高周波特性が良く、数ＭＨ
ｚから数１０ＭＨｚ領域まで使うことができる。また磁
性体層にコバルトを混合させ、鉄・ニッケル・コバルト
（Ｆｅ・Ｎｉ・Ｃｏ）の合金層を形成することもでき、
鉄・ニッケル合金よりも高周波特性が更に良く、数１０
０ＭＨｚ以上の無線周波数にまで用いることができる。
【００６９】また上記第１乃至第４の実施の形態に用い
た絶縁膜１０１、１０２、１０３、１０４および１０５
としてのシリコン酸化膜は分極等の影響を避けるためリ
ンなどの不純物を含まないものが好ましい。またこれら
の絶縁膜の材料はシリコン酸化膜にかぎらずシリコン窒
化等の他の絶縁材料を用いてもよく、あるいはこれらの
絶縁材料を組み合わせて絶縁膜を構成してもよい。
【００７０】
【発明の効果】以上説明したように本発明の第１および
第２の実施の形態の構造にすることでスパイラルインダ
クタ素子の寄生抵抗Ｒｍを大幅に低減することができ
る。
【００７１】更に、第３の実施の形態を適用しインダク
タ素子のスパイラル状の第１の導電膜パターン直下の基
板中に絶縁膜を埋設した分離溝領域を形成することでイ
ンダクタ素子−基板間に付く寄生容量を極めて小さくで
き、インダクタ素子のＱを高くすることができる。
【００７２】また第４の実施の形態によれば、従来提案
されている製造方法よりも容易にスパイラルインダクタ
素子の配線層間に磁性体層を設けることができ、インダ
クタのＱ値を更に大きくすることができ、かつ良好な高
周波特性が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す図であり、
（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ部の断面図で
ある。
【図２】本発明の第２の実施の形態を示す図であり、
（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ部の断面図で
ある。
【図３】インダクタ素子のクォリティーファクタの周波
数特性を示す図である。
【図４】本発明の第３の実施の形態を示す図であり、
（Ａ）は平面図、（Ｂ）は（Ａ）のＣ−Ｃ部の断面図で
ある。
【図５】本発明の第３の実施の形態の製造方法を工程順
に示す断面図である。
【図６】本発明の第４の実施の形態を示す図であり、
（Ａ）は平面図、（Ｂ）は（Ａ）のＤ−Ｄ部の断面図で
ある。
【図７】本発明の第４の実施の形態の製造方法を工程順
に示す断面図である。
【図８】図７の続きの工程を順に示す断面図である。
【図９】本発明の第４の実施の形態の製造方法の各工程
における平面図であり、（Ａ）のＥ−Ｅ部が図７（Ａ）
の断面図、（Ｂ）のＦ−Ｆ部が図８（Ａ）の断面図であ
る。
【図１０】本発明の第４の実施の形態の一部を変更した
形態を示す断面図である。
【図１１】従来のスパイラルインダクタ素子を示す図で
ある。
【図１２】スパイラルインダクタ素子の外形寸法とイン
ダクタンス値の関係を示す図である。
【図１３】インダクタ素子の寄生抵抗と損失の関係を説
明する図であり、（Ａ）はインダクタ素子の等価回路
図、（Ｂ）は電圧ベクトル図である。
【図１４】従来技術のインダクタ素子を示す図である。
【図１５】他の従来技術のインダクタ素子を示す図であ
る。
【符号の説明】
１ スパイラル状の第１の導電体パターン １Ａ 引き出し配線 ２ 孤立状の第２の導電体パターン ２Ａ 引き出し配線 ３ 細長形状のコンタクトホール ３Ａ，３Ｂ 引き出しコンタクトホール ３Ｅ，３Ｆ トリミング用コンタクトホール ４ 分離溝 ５ 磁性体側壁 ６，２１ フォトレジストマスク ７ スペース溝 ９ 磁性体合金層 １１ スパイラル状の第１の導電体パターン １２ 孤立状の第２の導電体パターン １２Ａ 引き出し配線 １２Ｂ トリミング導電膜 １６ 下層配線 １７ 上層配線 １８ コンタクトホール １９ 上層金属層 ４１ 半導体基板 ４２ 絶縁膜 ４３ 下層金属配線層 ４４ 上層金属配線層 ４５ スルーホール ５０ 半導体基板 ５１ 第１層金属配線層 ５２ 第２層金属配線層 ５３ 第３層金属配線層 ５４，５５ スルーホール ５６，５７ 層間絶縁膜 ５６′，５７′ 絶縁膜 ５８ 磁性体層 ５９ 絶縁膜 ６０ 回路素子領域 １００ 半導体基板 １０１〜１０５ 絶縁膜

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の一主面上に形成されたスパ
    イラル状の第１の導電膜パターンと、層間絶縁膜に設け
    られたコンタクトホールを通して前記第１の導電膜パタ
    ーンに電気的に接続されかつ該第１の導電膜パターンに
    重畳して延在する孤立状の第２の導電膜パターンとを有
    して構成されたインダクタ素子を具備したことを特徴と
    する半導体装置。
  2. 【請求項２】 前記第２の導電膜パターンは、前記第１
    の導電膜パターンより前記半導体基板側に位置する下層
    のパターンであることを特徴とする請求項１記載の半導
    体装置。
  3. 【請求項３】 前記第２の導電膜パターンは、前記第１
    の導電膜パターンより前記半導体基板側から離間して位
    置する上層のパターンであることを特徴とする請求項１
    記載の半導体装置。
  4. 【請求項４】 前記第２の導電膜パターンと同一の層で
    形成されかつ該第２の導電膜パターンと電気的に絶縁さ
    れた引き出し配線が前記第１の導電膜パターンの中心部
    分に接続されていることを特徴とする請求項１記載の半
    導体装置。
  5. 【請求項５】 前記第２の導電膜パターンは前記第１の
    導電膜パターンより前記半導体基板側から離間して位置
    する上層のパターンであり、前記第２の導電膜パターン
    と同一の層で形成されかつ該第２の導電膜パターンと電
    気的に絶縁されたトリミング導電膜が前記第１の導電膜
    パターンの複数の箇所に接続しており、前記複数の箇所
    間の前記トリミング導電膜の部分の切断の有無を選択す
    ることにより前記インダクタ素子のインダクタンス値を
    調整するようにしたことを特徴とする請求項１記載の半
    導体装置。
  6. 【請求項６】 前記スパイラル状の第１の導電膜パター
    ンの側面に絶縁膜を介して磁性体層のサイドウォールが
    設けられていることを特徴とする請求項１記載の半導体
    装置。
  7. 【請求項７】 前記磁性体層は鉄・ニッケル合金層もし
    くは鉄・ニッケル・コバルト合金層であることを特徴と
    する請求項６記載の半導体装置。
  8. 【請求項８】 前記第１の導電膜パターン下の前記半導
    体基板に該第１の導電膜パターンと同様の平面形状のス
    パイラル状の溝が形成され、絶縁膜により前記溝が充填
    されていることを特徴とする請求項１記載の半導体装
    置。
  9. 【請求項９】 半導体基板の一主面に平面形状がスパイ
    ラル状の溝を形成する工程と、前記溝を絶縁膜で埋設す
    る工程とを有して分離溝領域を設け、前記分離溝領域上
    にスパイラル状の第１の導電膜パターンと層間絶縁膜に
    設けられたコンタクトホールを通して前記第１の導電膜
    パターンとのみに電気的に接続されかつ該第１の導電膜
    パターンに重畳して延在する島状の第２の導電膜パター
    ンとを有して構成されたインダクタ素子を形成すること
    を特徴とする半導体装置の製造方法。
  10. 【請求項１０】 島状の前記第２の導電膜パターンは前
    記分離溝領域上に形成された下層の導電膜パターンであ
    り、スパイラル状の前記第１の導電膜パターンは前記第
    ２の導電膜パターン上に前記層間絶縁膜を介して設けら
    れた上層の導電膜パターンであることを特徴とする請求
    項９記載の半導体装置の製造方法。
  11. 【請求項１１】 スパイラル状の前記第１の導電膜パタ
    ーンは前記分離溝領域上に形成された下層の導電膜パタ
    ーンであり、島状の前記第２の導電膜パターンは前記第
    １の導電膜パターン上に前記層間絶縁膜を介して設けら
    れた上層の導電膜パターンであることを特徴とする請求
    項９記載の半導体装置の製造方法。
  12. 【請求項１２】 半導体基板上に島状の下層導電膜パタ
    ーンを形成する工程と、層間絶縁膜を形成する工程と、
    前記層間絶縁膜に前記下層導電膜パターンに達するコン
    タクトホールを形成する工程と、前記コンタクトホール
    を通して前記下層導電膜パターンに接続するスパイラル
    状の上層導電膜パターンを形成する工程と、前記上層導
    電膜パターンの側壁に絶縁膜を介して強磁性体のサイド
    ウォールを形成する工程とを有してインダクタ素子を構
    成することを特徴とする半導体装置の製造方法。
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