JP2003078017A - 半導体装置 - Google Patents

半導体装置

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JP2003078017A
JP2003078017A JP2001264586A JP2001264586A JP2003078017A JP 2003078017 A JP2003078017 A JP 2003078017A JP 2001264586 A JP2001264586 A JP 2001264586A JP 2001264586 A JP2001264586 A JP 2001264586A JP 2003078017 A JP2003078017 A JP 2003078017A
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spiral
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spiral type
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Toshifumi Makioka
敏史 牧岡
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Panasonic Holdings Corp
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Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【課題】 単巻きのスパイラルインダクタと同数の工程
数で製造できる、製造コストの安価な二重巻きスパイラ
ルインダクタを提供する。 【解決手段】 半導体基板8上に、第一配線層6が形成
され、さらに第一配線層6上に絶縁層5を介して第二配
線層4が形成され、第一配線層6と第二配線層4には、
それぞれスパイラル型配線1とスパイラル型配線2が形
成され、それら2つのスパイラル型配線の一方の配線
は、他方のスパイラル型配線の間隙に対向する位置に形
成される。それらのスパイラル型配線は、各々の配線層
における中心側端部で絶縁層5を貫通する導体により接
続され、全体としてスパイラルインダクタを構成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、マイクロ波モノリ
シックIC(以下、MMICという)に適用される、半
導体基板上にスパイラルインダクタが形成された半導体
装置に関する。
【0002】
【従来の技術】MMICに代表される半導体装置は、高
集積化とコンパクト化が進行しつつある。中でも、半導
体装置における配線やインダクタ等は、半導体装置の大
部分を占めることから、それらのさらなる高集積化とコ
ンパクト化が要望されている。
【0003】インダクタの中で、スパイラルインダクタ
は、いわゆるプレーナ型インダクタの一種として知られ
ており、インピーダンス整合や高周波チョークに用いら
れる。
【0004】プレーナ型インダクタには、スパイラルイ
ンダクタの他、高インピーダンスライン、メアンダライ
ンがあるが、高インピーダンスライン(ストレートライ
ン)は形成可能なライン幅が限定されるため、高いイン
ダクタンスを得るには面積を大きくする必要があり、メ
アンダラインは占有面積を小さくしようとすると隣接す
る線路間の相互インダクタンスによってカップリングが
生じるため所望するインダクタンスが得られにくい。
【0005】しかし、スパイラルインダクタには、この
ような欠点がなく、小さな占有面積で高いインダクタン
スが得られるので好都合である。
【0006】このスパイラルインダクタにおいては、イ
ンダクタンスを更に大きくするため、二層に配置して配
線密度を2倍にした、いわゆる二重巻きスパイラルイン
ダクタが一般に使用されている。
【0007】図3に、従来例の二重巻きスパイラルイン
ダクタの製造工程の断面図を示す。この二重巻きスパイ
ラルインダクタは、図3(d)に示すように、GaAs
基板8上に、絶縁層7(SiO2)を介して、第一配線
層6(Ti/Pt/Au)が形成され、この第一配線層
6上に絶縁層5(SiN)を介して第二配線層4が形成
され、さらに第二配線層4上に絶縁層13(SiN)が
形成されている。ここで第一配線層6と第二配線層4に
は、それぞれスパイラル型(渦巻き型)配線1とスパイ
ラル型配線2が形成されている。スパイラル型配線2
は、金属層10(Ti/Au)とAuメッキ層2aより
なる。
【0008】また、これらスパイラル型配線の一方は、
他方のスパイラル型配線の間隙に対向する位置に形成さ
れており、かつ、スパイラル型配線1とスパイラル型配
線2は、第三配線層を構成する金属層11と第三配線層
の配線12、ビアホール3に埋入した金属(Ti/A
u)、および絶縁層13(SiN)に形成された貫通孔
に埋入した金属(Ti/Au)を介して接続されてい
る。ここにスパイラル型配線1、2は、いずれも配線の
幅5ミクロン、配線の高さ1ミクロン、配線の間隔5ミ
クロンである。
【0009】この二重巻きスパイラルインダクタにおい
ては、第一配線層6に形成されたスパイラル型配線1と
第二配線層4に形成されたスパイラル型配線2とは、イ
ンダクタンスを大きくするため、同方向に巻かれてい
る。
【0010】この二重巻きスパイラルインダクタは、例
えば、次のようにして製造できる。即ち、図3(a)に
示すように、まず、GaAs基板8の上に絶縁層7(S
iO 2)を形成し、その上にTi/Pt/Auを蒸着し
て第一配線層6を形成し、さらにこの第一配線層6にス
パイラル型配線1を形成し、さらにその上に絶縁層5
(SiN)を形成後、絶縁層5にビアホール3を形成す
る。
【0011】次に、図3(b)に示すように、Ti/A
uからなる金属層10を形成し、第二配線層4におい
て、スパイラル型配線2が、第一配線層6のスパイラル
型配線1の間隙と対向する位置に形成されるようにレジ
スト9をパターニングし、Auメッキ層2aを形成して
スパイラル型配線2を形成する。
【0012】次いで、図3(c)に示すように、レジス
ト9を除去し、さらにイオンミリングによりスパイラル
型配線2を構成する領域以外の金属層10を除去する。
【0013】さらに、図3(d)に示すように、絶縁層
13(SiN)を形成し、さらにビアホール3と、新た
に絶縁層13に形成した貫通孔に埋入した金属(Ti/
Au)を介してスパイラル型配線1とスパイラル型配線
2が接続されるように、金属層11と配線12を形成し
て、それらよりなる第三配線層を形成する。
【0014】続いて、GaAs基板8における絶縁層7
に対して反対の面に、Au/Snを蒸着して接地導体層
14を形成する。
【0015】以上により、従来例の二重巻きスパイラル
インダクタが得られる。この二重巻きスパイラルインダ
クタは、単巻きスパイラルインダクタに比べ配線密度が
2倍となり、単位面積あたりのインダクタンスが2倍に
なって素子のコンパクト化が可能になる。しかも、第一
配線層6に形成されたスパイラル型配線1と第二配線層
4に形成されたスパイラル型配線2とは対向しないの
で、配線間の静電容量が最少となり、いわゆる浮遊容量
Cが僅少化するというメリットもある。
【0016】図4に一般的なスパイラルインダクタの等
価回路を示す。この等価回路は、インダクタンス(L成
分)15、抵抗(R成分)16、浮遊容量(C成分)1
7より構成される。この等価回路の自己共振周波数ft
はft=1/2π√(LC)で示され、浮遊容量Cが増
加すると、自己共振周波数ftが低下して周波数特性が
悪化する。
【0017】ところが、前記した二重巻きスパイラルイ
ンダクタでは、浮遊容量Cが少ないため、自己共振周波
数は十分に大きくなり、周波数特性も向上するようにな
る。
【0018】
【発明が解決しようとする課題】しかし、この従来例の
二重巻きスパイラルインダクタでは第一配線層と第二配
線層のスパイラル型配線を接続するに際して第三配線層
が必要となるため、その製造に要する工程の数は、例え
ば、単巻きスパイラルインダクタのそれに比べると増加
してしまう。
【0019】本発明は、上述した問題点を解決するべく
なされたものであって、従来例の二重巻きスパイラルイ
ンダクタに比べ、製造工程の数を低減でき、製造コスト
が安価になる二重巻きスパイラルインダクタを提供する
ことを目的とする。
【0020】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、半導体基板上に、第一配線
層が形成され、さらに第一配線層上に絶縁層を介して第
二配線層が形成され、第一配線層と第二配線層には、そ
れぞれスパイラル型配線が形成され、それら2つのスパ
イラル型配線の一方の配線は、他方のスパイラル型配線
の間隙に対向する位置に形成されたものである。
【0021】ここで、それらのスパイラル型配線は、各
々の配線層における中心側端部で絶縁層を貫通する導体
により接続され、全体としてスパイラルインダクタを構
成している。
【0022】また、上記目的を達成するために、本発明
の半導体装置の製造方法は、半導体基板上に、第一配線
層を形成する工程と、第一配線層にスパイラル型配線を
形成する工程と、第一配線層上に絶縁層を形成する工程
と、第一配線層のスパイラル型配線の中心側端部の位置
に、絶縁層を貫通する孔を形成する工程と、絶縁層上
に、貫通された孔を導体で埋入しながら第二配線層を形
成する工程と、第二配線層に、第一の配線層におけるス
パイラル型配線の間隙に対向する位置にスパイラル型配
線を形成する工程とを有する方法である。
【0023】ここで、第二配線層を形成する際に第一配
線層におけるスパイラル型配線と第二配線層におけるス
パイラル型配線とを、絶縁層を貫通する孔に埋入された
導体により接続する。
【0024】
【発明の実施の形態】以下、本発明の実施の形態につ
き、図1を用いて説明する。図1(a)に、本実施の形
態に係る二重巻きスパイラルインダクタの平面図を、ま
た、図1(b)に、図1(a)のA−Aにおける、この
二重巻きスパイラルインダクタの断面図をそれぞれ示
す。
【0025】この二重巻きスパイラルインダクタは、図
1(b)に示すように、GaAs基板8上に、絶縁層7
(Si02)を介して、第一配線層6(Ti/Pt/A
u)が形成され、この第一配線層6上に絶縁層5(Si
N)を介して第二配線層4が形成されている。ここで第
一配線層6と第二配線層4には、それぞれスパイラル型
配線1とスパイラル型配線2が形成されている。スパイ
ラル型配線2は、金属層10(Ti/Au)とAuメッ
キ層2aよりなる。
【0026】また、これら配線の一方の配線は、図1
(a)に示すように、他方の配線の間隙に対向する位置
に形成されており、かつ、スパイラル型配線1とスパイ
ラル型配線2は、各配線層における中心側端部で絶縁層
5を貫通するビアホール3に埋入した金属(Ti/A
u)により接続されている。
【0027】さらに、図1(a)に示すように、前述し
た従来例と同様、第一配線層6に形成されたスパイラル
型配線1と第二配線層4に形成されたスパイラル型配線
とは、インダクタンスを大きくするため、同じ方向に巻
かれている。
【0028】本実施の形態に係る二重巻きスパイラルイ
ンダクタは、例えば、次のようにして製造できる。即
ち、図1(b)に示すように、まず、GaAs基板8の
上に絶縁層7(SiO2)を形成し、その上にTi/P
t/Auを蒸着して第一配線層6を形成し、さらにこの
第一配線層6にスパイラル型配線1を形成し、さらにそ
の上に絶縁層5(SiN)を形成後、スパイラル型配線
1の中心側端部の位置において、絶縁層5にビアホール
3を貫通する。
【0029】次に、図1(b)に示すように、前記した
ビアホール3に金属が埋入されるように、Ti/Auか
らなる金属層10を形成し、第二配線層4において、ス
パイラル型配線2が、スパイラル型配線1の間隙と対向
する位置に形成されるように、レジストをパターニング
し、Auメッキ層2aを形成してスパイラル型配線2を
形成する。このとき、スパイラル型配線1とスパイラル
型配線2が、ビアホール3に埋入されたTi/Auを介
して接続されるようにする。
【0030】次いで、レジストを除去し、さらにイオン
ミリングによりスパイラル型配線2を構成する部分以外
の金属層10を除去する。
【0031】本実施の形態によれば、第二配線層2を形
成する際に、第一配線層6と第二配線層2を接続する配
線も同時に形成されるので、従来必要であった第三配線
層が不要となり、二重巻きスパイラルインダクタの製造
工程の数が低減でき、製造コストが安価になる。
【0032】なお、本実施の形態では、半導体基板にG
aAs基板を用いたが、その他にもSiやSiGe等の
シリコン基板や、アルミナ等のセラミックス基板にも適
用できる。
【0033】また、本実施の形態では、図1に示すよう
な配線でスパイラルインダクタを構成しているが、図2
(a)、(b)に示すように配線の巻きパターンを若干
変更しても良い。また、図1に示すスパイラルインダク
タは、二重巻きの構成であるが、それ以上の巻き数であ
っても、同様の方法が適用できる。
【0034】さらに、本実施の形態では、配線の素材に
Ti/Pt/Au、Ti/Au等の金属やAuメッキ等
を用いたが、インダクタの配線に用いられるものであれ
ば、他種の金属でも良い。また、絶縁層には、SiNや
SiO2を用いたが、その他の誘電体、例えばアルミ酸
化皮膜でも良い。
【0035】
【発明の効果】本発明によれば、単位面積あたりのイン
ダクタンスが2倍になって素子のコンパクト化が可能に
なり、かつ、浮遊容量Cも僅少化する二重巻きスパイラ
ルインダクタが、従来より低減された製造工程数で低コ
ストに製造できる。
【図面の簡単な説明】
【図1】 本発明の実施の形態に係るスパイラルインダ
クタの概略図〔(a):平面図、(b):断面図〕
【図2】 本発明の実施の形態に係るスパイラルインダ
クタの別の概略図〔(a):平面図、(b):断面図〕
【図3】 従来例の二重巻きスパイラルインダクタの製
造工程を示す断面図
【図4】 スパイラルインダクタの等価回路図
【符号の説明】
1、2 スパイラル型配線 2a Auメッキ層 3 ビアホール 4 第二配線層 5、13 絶縁層(SiN) 6 第一配線層(Ti/Pt/Au) 7 絶縁層(SiO2) 8 GaAs基板 9 レジスト 10、11 金属層(Ti/Au) 12 第三配線層の配線 14 接地導体層(Au/Sn) 15 インダクタ 16 抵抗 17 コンデンサ

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板上に、第一配線層が形成さ
    れ、さらに前記第一配線層上に絶縁層を介して第二配線
    層が形成され、前記第一配線層と前記第二配線層には、
    それぞれスパイラル型配線が形成され、前記2つのスパ
    イラル型配線の一方の配線は、他方の同型配線の間隙に
    対向する位置に形成されており、かつ、前記2つのスパ
    イラル型配線は、各配線層における中心側端部で前記絶
    縁層を貫通する導体により接続されて全体としてスパイ
    ラルインダクタを構成することを特徴とする半導体装
    置。
  2. 【請求項2】 半導体基板上に、第一配線層を形成する
    工程と、前記第一配線層にスパイラル型配線を形成する
    工程と、前記第一配線層上に絶縁層を形成する工程と、
    前記配線のスパイラルの中心側端部の位置に、前記絶縁
    層を貫通する孔を形成する工程と、前記絶縁層上に、前
    記貫通孔を導体で埋入しながら第二配線層を形成する工
    程と、前記第二配線層に、前記第一の配線層におけるス
    パイラル型配線の間隙に対向する位置にスパイラル型配
    線を形成する工程とを有する半導体装置の製造方法であ
    って、前記第二配線層を形成する際に、前記第一配線層
    におけるスパイラル型配線と前記第二配線層におけるス
    パイラル型配線とを前記埋入された導体により接続する
    ことを特徴とする半導体装置の製造方法。
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