JP2003078017A - 半導体装置 - Google Patents
半導体装置Info
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- JP2003078017A JP2003078017A JP2001264586A JP2001264586A JP2003078017A JP 2003078017 A JP2003078017 A JP 2003078017A JP 2001264586 A JP2001264586 A JP 2001264586A JP 2001264586 A JP2001264586 A JP 2001264586A JP 2003078017 A JP2003078017 A JP 2003078017A
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- wiring layer
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Abstract
(57)【要約】
【課題】 単巻きのスパイラルインダクタと同数の工程
数で製造できる、製造コストの安価な二重巻きスパイラ
ルインダクタを提供する。 【解決手段】 半導体基板８上に、第一配線層６が形成
され、さらに第一配線層６上に絶縁層５を介して第二配
線層４が形成され、第一配線層６と第二配線層４には、
それぞれスパイラル型配線１とスパイラル型配線２が形
成され、それら２つのスパイラル型配線の一方の配線
は、他方のスパイラル型配線の間隙に対向する位置に形
成される。それらのスパイラル型配線は、各々の配線層
における中心側端部で絶縁層５を貫通する導体により接
続され、全体としてスパイラルインダクタを構成する。
数で製造できる、製造コストの安価な二重巻きスパイラ
ルインダクタを提供する。 【解決手段】 半導体基板８上に、第一配線層６が形成
され、さらに第一配線層６上に絶縁層５を介して第二配
線層４が形成され、第一配線層６と第二配線層４には、
それぞれスパイラル型配線１とスパイラル型配線２が形
成され、それら２つのスパイラル型配線の一方の配線
は、他方のスパイラル型配線の間隙に対向する位置に形
成される。それらのスパイラル型配線は、各々の配線層
における中心側端部で絶縁層５を貫通する導体により接
続され、全体としてスパイラルインダクタを構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロ波モノリ
シックＩＣ（以下、ＭＭＩＣという）に適用される、半
導体基板上にスパイラルインダクタが形成された半導体
装置に関する。
シックＩＣ（以下、ＭＭＩＣという）に適用される、半
導体基板上にスパイラルインダクタが形成された半導体
装置に関する。
【０００２】
【従来の技術】ＭＭＩＣに代表される半導体装置は、高
集積化とコンパクト化が進行しつつある。中でも、半導
体装置における配線やインダクタ等は、半導体装置の大
部分を占めることから、それらのさらなる高集積化とコ
ンパクト化が要望されている。
集積化とコンパクト化が進行しつつある。中でも、半導
体装置における配線やインダクタ等は、半導体装置の大
部分を占めることから、それらのさらなる高集積化とコ
ンパクト化が要望されている。
【０００３】インダクタの中で、スパイラルインダクタ
は、いわゆるプレーナ型インダクタの一種として知られ
ており、インピーダンス整合や高周波チョークに用いら
れる。
は、いわゆるプレーナ型インダクタの一種として知られ
ており、インピーダンス整合や高周波チョークに用いら
れる。
【０００４】プレーナ型インダクタには、スパイラルイ
ンダクタの他、高インピーダンスライン、メアンダライ
ンがあるが、高インピーダンスライン（ストレートライ
ン）は形成可能なライン幅が限定されるため、高いイン
ダクタンスを得るには面積を大きくする必要があり、メ
アンダラインは占有面積を小さくしようとすると隣接す
る線路間の相互インダクタンスによってカップリングが
生じるため所望するインダクタンスが得られにくい。
ンダクタの他、高インピーダンスライン、メアンダライ
ンがあるが、高インピーダンスライン（ストレートライ
ン）は形成可能なライン幅が限定されるため、高いイン
ダクタンスを得るには面積を大きくする必要があり、メ
アンダラインは占有面積を小さくしようとすると隣接す
る線路間の相互インダクタンスによってカップリングが
生じるため所望するインダクタンスが得られにくい。
【０００５】しかし、スパイラルインダクタには、この
ような欠点がなく、小さな占有面積で高いインダクタン
スが得られるので好都合である。
ような欠点がなく、小さな占有面積で高いインダクタン
スが得られるので好都合である。
【０００６】このスパイラルインダクタにおいては、イ
ンダクタンスを更に大きくするため、二層に配置して配
線密度を２倍にした、いわゆる二重巻きスパイラルイン
ダクタが一般に使用されている。
ンダクタンスを更に大きくするため、二層に配置して配
線密度を２倍にした、いわゆる二重巻きスパイラルイン
ダクタが一般に使用されている。
【０００７】図３に、従来例の二重巻きスパイラルイン
ダクタの製造工程の断面図を示す。この二重巻きスパイ
ラルインダクタは、図３（ｄ）に示すように、ＧａＡｓ
基板８上に、絶縁層７（ＳｉＯ2）を介して、第一配線
層６（Ｔｉ／Ｐｔ／Ａｕ）が形成され、この第一配線層
６上に絶縁層５（ＳｉＮ）を介して第二配線層４が形成
され、さらに第二配線層４上に絶縁層１３（ＳｉＮ）が
形成されている。ここで第一配線層６と第二配線層４に
は、それぞれスパイラル型（渦巻き型）配線１とスパイ
ラル型配線２が形成されている。スパイラル型配線２
は、金属層１０（Ｔｉ／Ａｕ）とＡｕメッキ層２ａより
なる。
ダクタの製造工程の断面図を示す。この二重巻きスパイ
ラルインダクタは、図３（ｄ）に示すように、ＧａＡｓ
基板８上に、絶縁層７（ＳｉＯ2）を介して、第一配線
層６（Ｔｉ／Ｐｔ／Ａｕ）が形成され、この第一配線層
６上に絶縁層５（ＳｉＮ）を介して第二配線層４が形成
され、さらに第二配線層４上に絶縁層１３（ＳｉＮ）が
形成されている。ここで第一配線層６と第二配線層４に
は、それぞれスパイラル型（渦巻き型）配線１とスパイ
ラル型配線２が形成されている。スパイラル型配線２
は、金属層１０（Ｔｉ／Ａｕ）とＡｕメッキ層２ａより
なる。
【０００８】また、これらスパイラル型配線の一方は、
他方のスパイラル型配線の間隙に対向する位置に形成さ
れており、かつ、スパイラル型配線１とスパイラル型配
線２は、第三配線層を構成する金属層１１と第三配線層
の配線１２、ビアホール３に埋入した金属（Ｔｉ／Ａ
ｕ）、および絶縁層１３（ＳｉＮ）に形成された貫通孔
に埋入した金属（Ｔｉ／Ａｕ）を介して接続されてい
る。ここにスパイラル型配線１、２は、いずれも配線の
幅５ミクロン、配線の高さ１ミクロン、配線の間隔５ミ
クロンである。
他方のスパイラル型配線の間隙に対向する位置に形成さ
れており、かつ、スパイラル型配線１とスパイラル型配
線２は、第三配線層を構成する金属層１１と第三配線層
の配線１２、ビアホール３に埋入した金属（Ｔｉ／Ａ
ｕ）、および絶縁層１３（ＳｉＮ）に形成された貫通孔
に埋入した金属（Ｔｉ／Ａｕ）を介して接続されてい
る。ここにスパイラル型配線１、２は、いずれも配線の
幅５ミクロン、配線の高さ１ミクロン、配線の間隔５ミ
クロンである。
【０００９】この二重巻きスパイラルインダクタにおい
ては、第一配線層６に形成されたスパイラル型配線１と
第二配線層４に形成されたスパイラル型配線２とは、イ
ンダクタンスを大きくするため、同方向に巻かれてい
る。
ては、第一配線層６に形成されたスパイラル型配線１と
第二配線層４に形成されたスパイラル型配線２とは、イ
ンダクタンスを大きくするため、同方向に巻かれてい
る。
【００１０】この二重巻きスパイラルインダクタは、例
えば、次のようにして製造できる。即ち、図３（ａ）に
示すように、まず、ＧａＡｓ基板８の上に絶縁層７（Ｓ
ｉＯ 2）を形成し、その上にＴｉ／Ｐｔ／Ａｕを蒸着し
て第一配線層６を形成し、さらにこの第一配線層６にス
パイラル型配線１を形成し、さらにその上に絶縁層５
（ＳｉＮ）を形成後、絶縁層５にビアホール３を形成す
る。
えば、次のようにして製造できる。即ち、図３（ａ）に
示すように、まず、ＧａＡｓ基板８の上に絶縁層７（Ｓ
ｉＯ 2）を形成し、その上にＴｉ／Ｐｔ／Ａｕを蒸着し
て第一配線層６を形成し、さらにこの第一配線層６にス
パイラル型配線１を形成し、さらにその上に絶縁層５
（ＳｉＮ）を形成後、絶縁層５にビアホール３を形成す
る。
【００１１】次に、図３（ｂ）に示すように、Ｔｉ／Ａ
ｕからなる金属層１０を形成し、第二配線層４におい
て、スパイラル型配線２が、第一配線層６のスパイラル
型配線１の間隙と対向する位置に形成されるようにレジ
スト９をパターニングし、Ａｕメッキ層２ａを形成して
スパイラル型配線２を形成する。
ｕからなる金属層１０を形成し、第二配線層４におい
て、スパイラル型配線２が、第一配線層６のスパイラル
型配線１の間隙と対向する位置に形成されるようにレジ
スト９をパターニングし、Ａｕメッキ層２ａを形成して
スパイラル型配線２を形成する。
【００１２】次いで、図３（ｃ）に示すように、レジス
ト９を除去し、さらにイオンミリングによりスパイラル
型配線２を構成する領域以外の金属層１０を除去する。
ト９を除去し、さらにイオンミリングによりスパイラル
型配線２を構成する領域以外の金属層１０を除去する。
【００１３】さらに、図３（ｄ）に示すように、絶縁層
１３（ＳｉＮ）を形成し、さらにビアホール３と、新た
に絶縁層１３に形成した貫通孔に埋入した金属（Ｔｉ／
Ａｕ）を介してスパイラル型配線１とスパイラル型配線
２が接続されるように、金属層１１と配線１２を形成し
て、それらよりなる第三配線層を形成する。
１３（ＳｉＮ）を形成し、さらにビアホール３と、新た
に絶縁層１３に形成した貫通孔に埋入した金属（Ｔｉ／
Ａｕ）を介してスパイラル型配線１とスパイラル型配線
２が接続されるように、金属層１１と配線１２を形成し
て、それらよりなる第三配線層を形成する。
【００１４】続いて、ＧａＡｓ基板８における絶縁層７
に対して反対の面に、Ａｕ／Ｓｎを蒸着して接地導体層
１４を形成する。
に対して反対の面に、Ａｕ／Ｓｎを蒸着して接地導体層
１４を形成する。
【００１５】以上により、従来例の二重巻きスパイラル
インダクタが得られる。この二重巻きスパイラルインダ
クタは、単巻きスパイラルインダクタに比べ配線密度が
２倍となり、単位面積あたりのインダクタンスが２倍に
なって素子のコンパクト化が可能になる。しかも、第一
配線層６に形成されたスパイラル型配線１と第二配線層
４に形成されたスパイラル型配線２とは対向しないの
で、配線間の静電容量が最少となり、いわゆる浮遊容量
Cが僅少化するというメリットもある。
インダクタが得られる。この二重巻きスパイラルインダ
クタは、単巻きスパイラルインダクタに比べ配線密度が
２倍となり、単位面積あたりのインダクタンスが２倍に
なって素子のコンパクト化が可能になる。しかも、第一
配線層６に形成されたスパイラル型配線１と第二配線層
４に形成されたスパイラル型配線２とは対向しないの
で、配線間の静電容量が最少となり、いわゆる浮遊容量
Cが僅少化するというメリットもある。
【００１６】図４に一般的なスパイラルインダクタの等
価回路を示す。この等価回路は、インダクタンス（Ｌ成
分）１５、抵抗（Ｒ成分）１６、浮遊容量（Ｃ成分）１
７より構成される。この等価回路の自己共振周波数ｆｔ
はｆｔ＝１／２π√（LＣ）で示され、浮遊容量Ｃが増
加すると、自己共振周波数ｆｔが低下して周波数特性が
悪化する。
価回路を示す。この等価回路は、インダクタンス（Ｌ成
分）１５、抵抗（Ｒ成分）１６、浮遊容量（Ｃ成分）１
７より構成される。この等価回路の自己共振周波数ｆｔ
はｆｔ＝１／２π√（LＣ）で示され、浮遊容量Ｃが増
加すると、自己共振周波数ｆｔが低下して周波数特性が
悪化する。
【００１７】ところが、前記した二重巻きスパイラルイ
ンダクタでは、浮遊容量Ｃが少ないため、自己共振周波
数は十分に大きくなり、周波数特性も向上するようにな
る。
ンダクタでは、浮遊容量Ｃが少ないため、自己共振周波
数は十分に大きくなり、周波数特性も向上するようにな
る。
【００１８】
【発明が解決しようとする課題】しかし、この従来例の
二重巻きスパイラルインダクタでは第一配線層と第二配
線層のスパイラル型配線を接続するに際して第三配線層
が必要となるため、その製造に要する工程の数は、例え
ば、単巻きスパイラルインダクタのそれに比べると増加
してしまう。
二重巻きスパイラルインダクタでは第一配線層と第二配
線層のスパイラル型配線を接続するに際して第三配線層
が必要となるため、その製造に要する工程の数は、例え
ば、単巻きスパイラルインダクタのそれに比べると増加
してしまう。
【００１９】本発明は、上述した問題点を解決するべく
なされたものであって、従来例の二重巻きスパイラルイ
ンダクタに比べ、製造工程の数を低減でき、製造コスト
が安価になる二重巻きスパイラルインダクタを提供する
ことを目的とする。
なされたものであって、従来例の二重巻きスパイラルイ
ンダクタに比べ、製造工程の数を低減でき、製造コスト
が安価になる二重巻きスパイラルインダクタを提供する
ことを目的とする。
【００２０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、半導体基板上に、第一配線
層が形成され、さらに第一配線層上に絶縁層を介して第
二配線層が形成され、第一配線層と第二配線層には、そ
れぞれスパイラル型配線が形成され、それら２つのスパ
イラル型配線の一方の配線は、他方のスパイラル型配線
の間隙に対向する位置に形成されたものである。
に、本発明の半導体装置は、半導体基板上に、第一配線
層が形成され、さらに第一配線層上に絶縁層を介して第
二配線層が形成され、第一配線層と第二配線層には、そ
れぞれスパイラル型配線が形成され、それら２つのスパ
イラル型配線の一方の配線は、他方のスパイラル型配線
の間隙に対向する位置に形成されたものである。
【００２１】ここで、それらのスパイラル型配線は、各
々の配線層における中心側端部で絶縁層を貫通する導体
により接続され、全体としてスパイラルインダクタを構
成している。
々の配線層における中心側端部で絶縁層を貫通する導体
により接続され、全体としてスパイラルインダクタを構
成している。
【００２２】また、上記目的を達成するために、本発明
の半導体装置の製造方法は、半導体基板上に、第一配線
層を形成する工程と、第一配線層にスパイラル型配線を
形成する工程と、第一配線層上に絶縁層を形成する工程
と、第一配線層のスパイラル型配線の中心側端部の位置
に、絶縁層を貫通する孔を形成する工程と、絶縁層上
に、貫通された孔を導体で埋入しながら第二配線層を形
成する工程と、第二配線層に、第一の配線層におけるス
パイラル型配線の間隙に対向する位置にスパイラル型配
線を形成する工程とを有する方法である。
の半導体装置の製造方法は、半導体基板上に、第一配線
層を形成する工程と、第一配線層にスパイラル型配線を
形成する工程と、第一配線層上に絶縁層を形成する工程
と、第一配線層のスパイラル型配線の中心側端部の位置
に、絶縁層を貫通する孔を形成する工程と、絶縁層上
に、貫通された孔を導体で埋入しながら第二配線層を形
成する工程と、第二配線層に、第一の配線層におけるス
パイラル型配線の間隙に対向する位置にスパイラル型配
線を形成する工程とを有する方法である。
【００２３】ここで、第二配線層を形成する際に第一配
線層におけるスパイラル型配線と第二配線層におけるス
パイラル型配線とを、絶縁層を貫通する孔に埋入された
導体により接続する。
線層におけるスパイラル型配線と第二配線層におけるス
パイラル型配線とを、絶縁層を貫通する孔に埋入された
導体により接続する。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態につ
き、図１を用いて説明する。図１（ａ）に、本実施の形
態に係る二重巻きスパイラルインダクタの平面図を、ま
た、図１（ｂ）に、図１（ａ）のＡ−Ａにおける、この
二重巻きスパイラルインダクタの断面図をそれぞれ示
す。
き、図１を用いて説明する。図１（ａ）に、本実施の形
態に係る二重巻きスパイラルインダクタの平面図を、ま
た、図１（ｂ）に、図１（ａ）のＡ−Ａにおける、この
二重巻きスパイラルインダクタの断面図をそれぞれ示
す。
【００２５】この二重巻きスパイラルインダクタは、図
１（ｂ）に示すように、ＧａＡｓ基板８上に、絶縁層７
（Ｓｉ０2）を介して、第一配線層６（Ｔｉ／Ｐｔ／Ａ
ｕ）が形成され、この第一配線層６上に絶縁層５（Ｓｉ
Ｎ）を介して第二配線層４が形成されている。ここで第
一配線層６と第二配線層４には、それぞれスパイラル型
配線１とスパイラル型配線２が形成されている。スパイ
ラル型配線２は、金属層１０（Ｔｉ／Ａｕ）とＡｕメッ
キ層２ａよりなる。
１（ｂ）に示すように、ＧａＡｓ基板８上に、絶縁層７
（Ｓｉ０2）を介して、第一配線層６（Ｔｉ／Ｐｔ／Ａ
ｕ）が形成され、この第一配線層６上に絶縁層５（Ｓｉ
Ｎ）を介して第二配線層４が形成されている。ここで第
一配線層６と第二配線層４には、それぞれスパイラル型
配線１とスパイラル型配線２が形成されている。スパイ
ラル型配線２は、金属層１０（Ｔｉ／Ａｕ）とＡｕメッ
キ層２ａよりなる。
【００２６】また、これら配線の一方の配線は、図１
（ａ）に示すように、他方の配線の間隙に対向する位置
に形成されており、かつ、スパイラル型配線１とスパイ
ラル型配線２は、各配線層における中心側端部で絶縁層
５を貫通するビアホール３に埋入した金属（Ｔｉ／Ａ
ｕ）により接続されている。
（ａ）に示すように、他方の配線の間隙に対向する位置
に形成されており、かつ、スパイラル型配線１とスパイ
ラル型配線２は、各配線層における中心側端部で絶縁層
５を貫通するビアホール３に埋入した金属（Ｔｉ／Ａ
ｕ）により接続されている。
【００２７】さらに、図１（ａ）に示すように、前述し
た従来例と同様、第一配線層６に形成されたスパイラル
型配線１と第二配線層４に形成されたスパイラル型配線
とは、インダクタンスを大きくするため、同じ方向に巻
かれている。
た従来例と同様、第一配線層６に形成されたスパイラル
型配線１と第二配線層４に形成されたスパイラル型配線
とは、インダクタンスを大きくするため、同じ方向に巻
かれている。
【００２８】本実施の形態に係る二重巻きスパイラルイ
ンダクタは、例えば、次のようにして製造できる。即
ち、図１（ｂ）に示すように、まず、ＧａＡｓ基板８の
上に絶縁層７（ＳｉＯ2）を形成し、その上にＴｉ／Ｐ
ｔ／Ａｕを蒸着して第一配線層６を形成し、さらにこの
第一配線層６にスパイラル型配線１を形成し、さらにそ
の上に絶縁層５（ＳｉＮ）を形成後、スパイラル型配線
１の中心側端部の位置において、絶縁層５にビアホール
３を貫通する。
ンダクタは、例えば、次のようにして製造できる。即
ち、図１（ｂ）に示すように、まず、ＧａＡｓ基板８の
上に絶縁層７（ＳｉＯ2）を形成し、その上にＴｉ／Ｐ
ｔ／Ａｕを蒸着して第一配線層６を形成し、さらにこの
第一配線層６にスパイラル型配線１を形成し、さらにそ
の上に絶縁層５（ＳｉＮ）を形成後、スパイラル型配線
１の中心側端部の位置において、絶縁層５にビアホール
３を貫通する。
【００２９】次に、図１（ｂ）に示すように、前記した
ビアホール３に金属が埋入されるように、Ｔｉ／Ａｕか
らなる金属層１０を形成し、第二配線層４において、ス
パイラル型配線２が、スパイラル型配線１の間隙と対向
する位置に形成されるように、レジストをパターニング
し、Ａｕメッキ層２ａを形成してスパイラル型配線２を
形成する。このとき、スパイラル型配線１とスパイラル
型配線２が、ビアホール３に埋入されたＴｉ／Ａｕを介
して接続されるようにする。
ビアホール３に金属が埋入されるように、Ｔｉ／Ａｕか
らなる金属層１０を形成し、第二配線層４において、ス
パイラル型配線２が、スパイラル型配線１の間隙と対向
する位置に形成されるように、レジストをパターニング
し、Ａｕメッキ層２ａを形成してスパイラル型配線２を
形成する。このとき、スパイラル型配線１とスパイラル
型配線２が、ビアホール３に埋入されたＴｉ／Ａｕを介
して接続されるようにする。
【００３０】次いで、レジストを除去し、さらにイオン
ミリングによりスパイラル型配線２を構成する部分以外
の金属層１０を除去する。
ミリングによりスパイラル型配線２を構成する部分以外
の金属層１０を除去する。
【００３１】本実施の形態によれば、第二配線層２を形
成する際に、第一配線層６と第二配線層２を接続する配
線も同時に形成されるので、従来必要であった第三配線
層が不要となり、二重巻きスパイラルインダクタの製造
工程の数が低減でき、製造コストが安価になる。
成する際に、第一配線層６と第二配線層２を接続する配
線も同時に形成されるので、従来必要であった第三配線
層が不要となり、二重巻きスパイラルインダクタの製造
工程の数が低減でき、製造コストが安価になる。
【００３２】なお、本実施の形態では、半導体基板にＧ
ａＡｓ基板を用いたが、その他にもＳｉやＳｉＧｅ等の
シリコン基板や、アルミナ等のセラミックス基板にも適
用できる。
ａＡｓ基板を用いたが、その他にもＳｉやＳｉＧｅ等の
シリコン基板や、アルミナ等のセラミックス基板にも適
用できる。
【００３３】また、本実施の形態では、図１に示すよう
な配線でスパイラルインダクタを構成しているが、図２
（ａ）、（ｂ）に示すように配線の巻きパターンを若干
変更しても良い。また、図１に示すスパイラルインダク
タは、二重巻きの構成であるが、それ以上の巻き数であ
っても、同様の方法が適用できる。
な配線でスパイラルインダクタを構成しているが、図２
（ａ）、（ｂ）に示すように配線の巻きパターンを若干
変更しても良い。また、図１に示すスパイラルインダク
タは、二重巻きの構成であるが、それ以上の巻き数であ
っても、同様の方法が適用できる。
【００３４】さらに、本実施の形態では、配線の素材に
Ｔｉ／Ｐｔ／Ａｕ、Ｔｉ／Ａｕ等の金属やＡｕメッキ等
を用いたが、インダクタの配線に用いられるものであれ
ば、他種の金属でも良い。また、絶縁層には、ＳｉＮや
ＳｉＯ2を用いたが、その他の誘電体、例えばアルミ酸
化皮膜でも良い。
Ｔｉ／Ｐｔ／Ａｕ、Ｔｉ／Ａｕ等の金属やＡｕメッキ等
を用いたが、インダクタの配線に用いられるものであれ
ば、他種の金属でも良い。また、絶縁層には、ＳｉＮや
ＳｉＯ2を用いたが、その他の誘電体、例えばアルミ酸
化皮膜でも良い。
【００３５】
【発明の効果】本発明によれば、単位面積あたりのイン
ダクタンスが２倍になって素子のコンパクト化が可能に
なり、かつ、浮遊容量Cも僅少化する二重巻きスパイラ
ルインダクタが、従来より低減された製造工程数で低コ
ストに製造できる。
ダクタンスが２倍になって素子のコンパクト化が可能に
なり、かつ、浮遊容量Cも僅少化する二重巻きスパイラ
ルインダクタが、従来より低減された製造工程数で低コ
ストに製造できる。
【図１】 本発明の実施の形態に係るスパイラルインダ
クタの概略図〔（ａ）：平面図、（ｂ）：断面図〕
クタの概略図〔（ａ）：平面図、（ｂ）：断面図〕
【図２】 本発明の実施の形態に係るスパイラルインダ
クタの別の概略図〔（ａ）：平面図、（ｂ）：断面図〕
クタの別の概略図〔（ａ）：平面図、（ｂ）：断面図〕
【図３】 従来例の二重巻きスパイラルインダクタの製
造工程を示す断面図
造工程を示す断面図
【図４】 スパイラルインダクタの等価回路図
１、２ スパイラル型配線
２ａ Ａｕメッキ層
３ ビアホール
４ 第二配線層
５、１３ 絶縁層（ＳｉＮ）
６ 第一配線層（Ｔｉ／Ｐｔ／Ａｕ）
７ 絶縁層（ＳｉＯ2）
８ ＧａＡｓ基板
９ レジスト
１０、１１ 金属層（Ｔｉ／Ａｕ）
１２ 第三配線層の配線
１４ 接地導体層（Ａｕ／Ｓｎ)
１５ インダクタ
１６ 抵抗
１７ コンデンサ
Claims (2)
- 【請求項１】 半導体基板上に、第一配線層が形成さ
れ、さらに前記第一配線層上に絶縁層を介して第二配線
層が形成され、前記第一配線層と前記第二配線層には、
それぞれスパイラル型配線が形成され、前記２つのスパ
イラル型配線の一方の配線は、他方の同型配線の間隙に
対向する位置に形成されており、かつ、前記２つのスパ
イラル型配線は、各配線層における中心側端部で前記絶
縁層を貫通する導体により接続されて全体としてスパイ
ラルインダクタを構成することを特徴とする半導体装
置。 - 【請求項２】 半導体基板上に、第一配線層を形成する
工程と、前記第一配線層にスパイラル型配線を形成する
工程と、前記第一配線層上に絶縁層を形成する工程と、
前記配線のスパイラルの中心側端部の位置に、前記絶縁
層を貫通する孔を形成する工程と、前記絶縁層上に、前
記貫通孔を導体で埋入しながら第二配線層を形成する工
程と、前記第二配線層に、前記第一の配線層におけるス
パイラル型配線の間隙に対向する位置にスパイラル型配
線を形成する工程とを有する半導体装置の製造方法であ
って、前記第二配線層を形成する際に、前記第一配線層
におけるスパイラル型配線と前記第二配線層におけるス
パイラル型配線とを前記埋入された導体により接続する
ことを特徴とする半導体装置の製造方法。
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2001
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