WO2004112138A1 - 半導体デバイスおよびその製造方法 - Google Patents

半導体デバイスおよびその製造方法 Download PDF

Info

Publication number
WO2004112138A1
WO2004112138A1 PCT/JP2004/008450 JP2004008450W WO2004112138A1 WO 2004112138 A1 WO2004112138 A1 WO 2004112138A1 JP 2004008450 W JP2004008450 W JP 2004008450W WO 2004112138 A1 WO2004112138 A1 WO 2004112138A1
Authority
WO
WIPO (PCT)
Prior art keywords
insulating film
semiconductor device
interlayer insulating
substrate
region
Prior art date
Application number
PCT/JP2004/008450
Other languages
English (en)
French (fr)
Inventor
Yoshihiro Hayashi
Naoya Inoue
Kenichiro Hijioka
Original Assignee
Nec Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nec Corporation filed Critical Nec Corporation
Priority to JP2005506981A priority Critical patent/JP4904813B2/ja
Priority to US10/561,089 priority patent/US7750413B2/en
Publication of WO2004112138A1 publication Critical patent/WO2004112138A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10—Inductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the present invention relates to a semiconductor device capable of performing high-frequency signal processing and a method for manufacturing the same, and more particularly, to a semiconductor device including at least a high-frequency signal processing circuit region on a semiconductor substrate and a method for manufacturing the same.
  • CMOS gates including CMOS transistors were formed, and only signal processing by digital logic consisting of these CMOS gates was performed.
  • the RF communication function is directed to analog signal processing.
  • the function of amplifying received waves using passive elements such as inductors, pulse generators and pulse delay circuits It has a transmission function to use such as.
  • the communication terminal device includes an LNA (Low noise amplifier) 61a, a transmission signal generation circuit 61b, and a switch circuit 61c in a silicon semiconductor chip to transmit and receive radio signals.
  • BB digital baseband
  • FIG. 27 shows a schematic top view of an inductor formed on a silicon semiconductor chip and an equivalent circuit thereof. Inductors use multilayer wiring formed on silicon semiconductor chips. Formed.
  • ⁇ magnetic permeability of the inductor forming region
  • ⁇ number of windings
  • r maximum radius of the windings.
  • Equation (1) focuses on the inductance (L) of the inductor.
  • the inductor has a power loss factor and hinders the high frequency characteristics of the circuit.
  • the resistance (Rs) of an inductor line formed from multilayer wiring causes a considerable power consumption because the line length increases when the inductor becomes large.
  • the loss due to charge and discharge due to the coupling capacitance (Cp) between the inductor lines, the loss due to the coupling capacitance (Cox / 2) between the inductor and the silicon semiconductor substrate, and the loss due to the pn junction capacitance in the silicon substrate However, it also causes considerable power consumption.
  • Factors other than the above loss include noise propagation and loss through the silicon substrate due to an induced current (eddy current) due to high-frequency magnetic field fluctuation from the inductor.
  • This noise propagation phenomenon is a technical problem common to RF circuits on silicon semiconductor substrates as well as inductors.
  • it is important to increase the substrate resistance (R1) and reduce the substrate capacitance (C1).
  • the substrate resistance R1 is determined by the specific resistance p of the substrate and the thickness t of the substrate.
  • a high-performance inductor is formed on a silicon semiconductor substrate.
  • Technology is being developed.
  • a technique has been proposed in which a groove (trench) is formed in a silicon substrate in an inductor formation region and the groove is filled with a silicon oxide film or the like (for example, Japanese Patent Application Laid-Open Nos. 2000-77610 and 2002-2002).
  • 28 is a cross-sectional view of the on-chip inductor proposed in Japanese Patent Application Laid-Open No. 2000-77610, where grooves are formed in a lattice pattern on a silicon substrate 71 as shown in FIG.
  • a silicon oxide film 72 is buried in the groove, and an inductor 73 is formed on the groove forming region.By burying the silicon oxide film 72 in the silicon substrate 71, the capacitance (C1) of the inductor forming region and the inductor By reducing the coupling capacitance (Cox / 2) between the line and the substrate, the leakage current of the inductor and the induced current can be reduced.
  • Japanese Patent Application Laid-Open No. 2002-93622 discloses that a spiral trench is formed in a silicon substrate between and around spiral wires constituting an inductor, and the inside thereof is formed of an insulating material (silicon oxide). The element filled in ()) is described.
  • Japanese Patent Application Laid-Open No. 2000-40789 discloses that an inductor is formed on a silicon substrate using multilayer wiring, and an insulator (silicon dioxide, silicon nitride) and intrinsic polysilicon are formed in an opening dug out from the silicon substrate surface.
  • insulator silicon dioxide, silicon nitride
  • a technique is described in which, by embedding, a plate-shaped insulating film and a shallow trench-shaped insulating film are formed in the inductor formation region from the surface of the silicon substrate as a starting point inside the substrate.
  • a substrate is dug starting from the surface of a silicon substrate and the inside thereof is filled with an insulator.
  • a technique has been proposed in which a ferromagnetic or soft magnetic material is embedded in an inductor formation region to increase the magnetic permeability around the winding and increase the inductance (eg, And JP-A-2001-284533. That is, as shown in FIG. 29, the winding of the inductor 83 is formed in the insulating film 82 on the silicon substrate 81, and the insulating film at the center (and the periphery) of the winding is formed.
  • a magnetic core 84 made of a ferromagnetic metal such as an iron-cobalt alloy is disposed therein.
  • Japanese Patent Application Laid-Open No. 2001-284533 discloses that a plurality of wiring layers are used, and a first wiring layer and a second wiring layer are electrically connected in parallel to reduce the resistance of the inductor wiring. Technology It is listed.
  • both conventional techniques have been proposed for the purpose of improving the performance of an inductor formed on a silicon substrate, but have the following problems.
  • the trench or trench is dug from the surface of the silicon substrate.
  • a material having a relatively high relative dielectric constant such as silicon oxide / silicon nitride is assumed. It is effective to embed a low dielectric constant insulating film to reduce stray capacitance, but in the prior art, a transistor formation process is planned after filling the insulating film. The insulation film cannot be buried.
  • the low dielectric constant insulating film for example, an organic siloxane film in which oxygen in a silicon oxide film is partially substituted by an organic group such as a methyl group, or a porous material in which minute pores of 5 nm or less are dispersed in the organic siloxane film.
  • the heat resistance of low dielectric constant insulating films is generally about 500 ° C or less.
  • forming a transistor requires a high heat treatment process at 700 ° C or higher, such as formation of a gate insulating film and activation annealing after impurity injection, so bury the insulating film in the inductor formation region before forming the transistor.
  • the buried insulating film is necessarily limited to a silicon oxide film having high heat resistance. Therefore, in the first prior art, the parasitic capacitance of the substrate could not be sufficiently reduced.
  • one of the objects is to reduce the substrate current, but the relationship between the trench depth and the silicon substrate thickness, that is, how much the trench depth is dug into the silicon substrate thickness No consideration is given to this point. Since the silicon substrate is doped with an impurity and has low resistance, the substrate current cannot be sufficiently reduced when the substrate thickness is large. That is, noise and loss cannot be sufficiently reduced.
  • an opening having a large area with respect to the depth is provided, and the opening is filled with a ferromagnetic material.
  • the cross-sectional area diameter is larger than the buried depth of the buried ferromagnetic material, the loss due to the eddy current due to the fluctuation of the magnetic field passing through the ferromagnetic region increases.
  • the cross-sectional area must be reduced.
  • simply reducing the cross-sectional area reduces the area covered by the magnetic core region, and cannot improve the magnetic flux density.
  • JP-A-2001-284533 also describes an embodiment in which the magnetic core is formed by solidifying soft magnetic particles with polyimide, but does not pay any attention to the reduction of Cp. Only an organic adhesive (polyimide) with a relative dielectric constant of 3 or more is used to fix the magnetic material.
  • Japanese Patent Application Laid-Open No. 2001-284533 states that the resistance loss of the inductor wiring can be reduced by electrically connecting two wiring layers in parallel, but the lower wiring layer is connected to the inductor layer. There is a problem that the use of the wiring increases the parasitic capacitance. In other words, by using the lower wiring layer closer to the substrate, the distance from the substrate becomes shorter, and the parasitic capacitance Cox between the wiring and the substrate in the equivalent circuit shown in FIG. There is a problem that the performance of the device is deteriorated.
  • An object of the present invention is to solve the above-mentioned problems of the related art, and to provide a semiconductor device including at least a high-frequency signal processing circuit region on a semiconductor substrate, thereby enabling loss and noise reduction in a high-frequency band. And, in particular, to provide a semiconductor device capable of reducing the size and loss of an inductor, which is a passive element.
  • a semiconductor substrate having a low-capacity substrate region, a transistor formed in a surface region of the semiconductor substrate, and a And a multi-layer wiring structure having a plurality of interlayer insulating films and a plurality of wiring layers provided in the low-capacity substrate region, wherein at least the lowermost interlayer insulating film passes through the inside of the semiconductor substrate.
  • a semiconductor device having a plurality of substrate openings formed therein.
  • a low dielectric constant insulator is provided in the substrate opening. More preferably, the length of the substrate opening is at least half the thickness of the semiconductor substrate, or the substrate opening penetrates the semiconductor substrate.
  • the present invention provides, in a second aspect thereof, a semiconductor substrate, A transistor formed in a surface region of the semiconductor substrate; and a multilayer wiring structure provided on the transistor and having a plurality of interlayer insulating films and a plurality of wiring layers, wherein a high magnetic permeability is provided in the interlayer insulating film.
  • the high magnetic permeability region has an aspect ratio (depth Z diameter or length of one side) penetrating at least one interlayer insulating film and reaching another interlayer insulating film.
  • a semiconductor device characterized in that one or more openings have a plurality of high-permeability magnetic rods formed by being filled with a high-permeability material having conductivity.
  • the oxide-based high permeability region penetrates at least one interlayer insulating film to reach another interlayer insulating film.
  • a semiconductor device characterized by having a plurality of insulating high-permeability magnetic rods formed by filling an opening to be reached with an insulating high-permeability material.
  • the high-permeability material having insulating properties is a composite material including a low-permittivity insulating material and a high-permeability material having conductivity or a high-permeability material having insulating properties.
  • the high magnetic permeability material having an insulating property is, for example, an oxide-based high magnetic permeability material.
  • the conductive high magnetic permeability material include a NiFe binary alloy and a multi-component alloy obtained by adding elements such as Mo, Cr, Cu, and Co, that is, a material generally called a permalloy material.
  • Fe-Co alloys Ni-Co alloys, Fe-Al alloys, or Fe-A-Si alloys called Sendust, and those with a small amount of other elements added to them, and also amorphous FeP-based alloys, FeB-based alloys, and other elements added to them, and those using SiB as an amorphizing element include FeSiB, NiSiB, CoSiB, CoFeSiB, CoFeNiSiB, CoFeMoSiB, CoFeMNbSiB, and CoFeMnSiB.
  • Co- (Zr, Hf, Nb, Ta, Ti), or metal-metal alloys with several percents of Fe, Mn, and Ni added as amorphous materials for Co-based sputtered thin films For example, CoFePbAl, CoMnB, CoMoZr, CoTaZr, CoNbZr, CoNbTi, CoFeNb, CoMnNb, etc.
  • a granular film-like substance such as FeTaN or FeTaC may be used.
  • Oxide-based high permeability materials include, for example, the chemical formula MFe 0 (M is, for example, Mn 2+ , Ni 2+ , Cu
  • a bivalent metal ion such as 2+ a material which is generally called ferrite, or a mixture of the ferrite material and a non-magnetic oxide such as ZnFeO.
  • ferrite examples include Mn-Zn ferrite, Mg-Fe ferrite, Cu- ⁇ ⁇ ferrite, Cu-Zn-Mg ferrite, and M-Cu-Zn ferrite. Furthermore, trace amounts of Mn-Mg ferrite, Mn-Mg-Al ferrite, Ni ferrite, M_Zn ferrite, YIG (YFeO), or YIG that can be used at relatively high frequencies such as the MHz band to GHz band
  • Garnet-type ferrites such as A1-based YIG, Gd-based YIG, Ca-based YIG, and Nb YIG to which elements are added, hexagonal-type Ba ferrite, and substances obtained by adding a small amount of other elements to Ba-ferrite, and Ni- Co ferrite, M_Cu_Co_Fe ferrite and the like are also preferable examples.
  • These examples of the high-permeability material are examples for implementing the present invention in a preferred embodiment, and the present invention is not limited by the above-described example of the high-permeability material. In the listed substances, their composition ratios and the like are not taken into consideration, and the present invention is not limited by these.
  • a semiconductor substrate having a low-capacity substrate region, a transistor formed in a surface region of the semiconductor substrate, and a And a multi-layer wiring structure having a plurality of interlayer insulating films and a plurality of wiring layers, wherein the low-capacity substrate region penetrates at least the lowermost interlayer insulating film to reach the inside of the semiconductor substrate.
  • a semiconductor device is provided, wherein a plurality of substrate openings are formed, and a wiring layer covering at least two or more layers is formed on the low-capacity substrate region.
  • a semiconductor substrate a transistor formed in a surface region of the semiconductor substrate, and a plurality of interlayers provided on the transistor.
  • a multilayer wiring structure having an insulating film and a plurality of wiring layers, wherein a high magnetic permeability region is provided in the interlayer insulating film;
  • a low-dielectric-constant insulating rod having a low-dielectric-constant film is arranged in a semiconductor substrate below an inductor formation region, and the substrate thickness is further reduced.
  • the RF circuit including the inductor can be reduced in size and reduced in loss, and a semiconductor chip incorporating a digital signal processing function and a high-performance RF circuit can be realized.
  • the semiconductor substrate is not particularly limited. However, for a silicon semiconductor substrate on which a CMOS device is formed, a region in which a low-dielectric-constant insulating film rod is buried is formed so that a low-resistance material is essentially formed. A low RF noise propagation region with high resistance and low dielectric constant can be formed in any part of the silicon substrate.
  • the multilayer wiring structure includes a wiring structure having two or more wiring layers.
  • FIG. 1 is a cross-sectional view illustrating a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is a sectional view showing a semiconductor device according to a second embodiment of the present invention.
  • FIG. 3 is a plan view showing a first example of an arrangement state of openings in which a low dielectric constant material is buried.
  • FIG. 4 is a plan view showing a second example of an arrangement state of openings in which a low dielectric constant material is buried.
  • FIG. 5 is a sectional view showing a semiconductor device according to a third embodiment of the present invention.
  • FIG. 6 is a sectional view showing a semiconductor device according to a fourth embodiment of the present invention.
  • FIG. 7 is a block diagram illustrating a use state of an apparatus equipped with a plurality of semiconductor devices according to the present invention.
  • FIG. 8 is a plan view and a cross-sectional view of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 9 is a plan view and a cross-sectional view for explaining one process step of the method for manufacturing a semiconductor device according to the first embodiment of the present invention.
  • FIG. 10 is a plan view and a cross-sectional view for explaining one process step of the method for manufacturing a semiconductor device according to the first embodiment of the present invention.
  • FIG. 11 is a plan view and a cross-sectional view for explaining one process step of the method for manufacturing a semiconductor device according to the first embodiment of the present invention.
  • FIG. 12 is a plan view and a cross-sectional view for explaining one process step of the method for manufacturing a semiconductor device according to the first embodiment of the present invention.
  • FIG. 13 is a plan view and a cross-sectional view for explaining one process step of the method for manufacturing a semiconductor device according to the first embodiment of the present invention.
  • FIG. 14 is a plan view and a cross-sectional view for explaining one process step of the method for manufacturing a semiconductor device according to the first embodiment of the present invention.
  • FIG. 15 is a plan view and a cross-sectional view for explaining one process step of the method for manufacturing a semiconductor device according to the first embodiment of the present invention.
  • FIG. 16 is a plan view and a cross-sectional view for explaining one process step of the method for manufacturing a semiconductor device according to the first embodiment of the present invention.
  • FIG. 17 is a plan view and a cross-sectional view for explaining one process step of the method for manufacturing a semiconductor device according to the first embodiment of the present invention.
  • FIG. 18 is a plan view and a cross-sectional view for explaining one process step of the method for manufacturing a semiconductor device according to the first embodiment of the present invention.
  • FIG. 19 is a plan view and a sectional view of a semiconductor device according to a second embodiment of the present invention.
  • FIG. 20 is a sectional view of a semiconductor device according to a third embodiment of the present invention.
  • FIG. 21 is a sectional view of a semiconductor device according to a fourth embodiment of the present invention.
  • FIG. 22 is a sectional view of a semiconductor device according to a fifth embodiment of the present invention.
  • FIG. 23 is a sectional view of a semiconductor device according to a sixth embodiment of the present invention.
  • FIG. 24 is a sectional view of a semiconductor device according to a seventh embodiment of the present invention.
  • FIG. 25 is a sectional view of a semiconductor device according to an eighth embodiment of the present invention.
  • FIG. 27 is a plan view of an inductor formed on a semiconductor substrate and an equivalent circuit diagram thereof.
  • FIG. 28 is a cross-sectional view of a first conventional technique 1 ;
  • FIG. 30 is a cross-sectional view showing a fifth embodiment of the present invention.
  • FIG. 31 is a top view showing that a plurality of wiring layers are electrically connected in parallel via vias.
  • FIG. 32 is a cross-sectional view showing a sixth embodiment of the present invention.
  • FIG. 33 is a top view showing that ends of a plurality of wiring layers are electrically connected in series via vias.
  • FIG. 34 is a top view showing that ends of a plurality of wiring layers are electrically connected in series via vias.
  • FIG. 35 is a top view and a cross-sectional view showing that ends of a plurality of wiring layers are electrically connected in series via vias.
  • FIG. 36 is a top view and a cross-sectional view showing that ends of a plurality of wiring layers are electrically connected in series via vias.
  • FIG. 37 is a top view and a cross-sectional view showing that ends of a plurality of wiring layers are electrically connected in series via vias.
  • FIG. 38 is a top view and a cross-sectional view showing that ends of a plurality of wiring layers are electrically connected in series via vias.
  • FIG. 39 is a cross-sectional view showing a seventh embodiment of the present invention.
  • FIG. 40 is a cross-sectional view showing an eighth embodiment of the present invention.
  • FIG. 41 is a sectional view showing a ninth embodiment of the present invention.
  • FIG. 42 is a process cross-sectional view for manufacturing the seventh embodiment of the present invention.
  • FIG. 43 is a process cross-sectional view for manufacturing the seventh embodiment of the present invention.
  • FIG. 44 is a process sectional view for manufacturing the seventh embodiment of the present invention.
  • FIG. 45 is a process cross-sectional view for manufacturing the seventh embodiment of the present invention.
  • FIG. 46 is a process sectional view for manufacturing the eighth embodiment of the present invention.
  • FIG. 47 is a process cross-sectional view for manufacturing the eighth embodiment of the present invention.
  • FIG. 48 is a process sectional view for manufacturing the eighth embodiment of the present invention.
  • FIG. 49 is a process cross-sectional view for manufacturing the ninth embodiment of the present invention.
  • FIG. 50 is a process sectional view for manufacturing the ninth embodiment of the present invention.
  • FIG. 51 is a process cross-sectional view for manufacturing the ninth embodiment of the present invention.
  • FIG. 52 is a plan view showing a third example of an arrangement state of openings in which a low dielectric constant material is buried.
  • FIG. 53 is an explanatory diagram for explaining the dependence of the Q value of the inductor on the burying depth of the low dielectric constant filling member in the first embodiment of the present invention.
  • FIG. 54 is an explanatory diagram for explaining the dependence of the Q value of the inductor on the burying depth of the low dielectric constant filling member in the first embodiment of the present invention.
  • the semiconductor chip according to the first embodiment of the present invention has an RF circuit area 100 for processing a high-frequency analog signal and a digital circuit area 200 for processing a digital signal.
  • a laminated insulating structure 52 including a plurality of interlayer insulating films is formed on a semiconductor substrate 51.
  • an inductor 53 having a spiral structure is provided using multilayer wiring.
  • the RF circuit region 100 is provided with an opening penetrating at least one interlayer insulating film and reaching the inside of the semiconductor substrate 51. Inside the opening, a low dielectric constant having a relative dielectric constant lower than that of the silicon oxide film is provided.
  • the rate filling member 54 is embedded.
  • the opening may be a circle or a polygon such as a square when viewed in a direction perpendicular to the substrate.
  • a so-called honeycomb (honeycomb) structure in which hexagonal openings are arranged so as to increase the filling ratio is also good.
  • the shape of the hexagon at this time is not limited to a regular hexagon, but may be a shape as shown in FIG. 52, that is, a hexagon in which a pair of opposed corners are each 90 degrees. good.
  • the hexagonal shape shown in Figure 52 is a limitation in the design of currently used semiconductor devices, that is, the allowable lines in the design are 0, 45, and 90 degrees with respect to a certain reference plane. Is limited.
  • the shape of the opening actually formed is affected by manufacturing variations such as exposure and etching.
  • the angle formed by the shape of the opening actually formed is not always exactly 90 degrees, but is, for example, about 80 to 100 degrees.
  • the structure in which the hexagonal openings are arranged in a honeycomb shape is preferable because the filling rate of the openings with respect to the plane of the substrate can be increased and the mechanical strength of the substrate can be maintained.
  • the opening may be a groove-shaped opening. In the case of a groove-shaped opening, the groove may be formed so as to intersect.
  • the low dielectric constant filling member 54 carried in the opening is an organic siloxane (MSQ) film in which oxygen in silicon oxide is partially substituted by an organic group such as a methyl group, or 5 ⁇ or less in the organic siloxane film. , Formed of a porous insulating film or the like in which minute holes are dispersed.
  • the desired dielectric constant of the low dielectric constant filling member 54 is 3 or less.
  • the depth of the low-dielectric-constant member 54 embedded in the semiconductor substrate 51 is 2 / im or more. And more preferably 5 ⁇ 5 ⁇ or more.
  • FIG. 53 shows that, from the surface of the semiconductor substrate 51, the filling depth of the low dielectric constant filling member 54 is (a) 2.5 ⁇ , (b) 5 im, (c) 10 ⁇ m, and ( ⁇ ) 20 A schematic diagram with ⁇ ⁇ , is shown.
  • FIG. 53 (a) shows a laminated insulating film 52 and an inductor 53.
  • the laminated insulating film 52 and the inductor 53 are also formed in FIGS. 53 (b), (c) and (d) in the same manner as in FIG. 53 (a), and are not particularly shown.
  • the height of the low dielectric constant filling member 54 from the substrate surface in the upward direction in the drawing, the position of the uppermost surface inside the laminated insulating film, and the like are described in the seventh, eighth, and ninth embodiments of the present invention. Since it is described in detail in the form, it is not particularly described in FIG. That is, in the explanatory diagram of FIG. 53, the depth of the low dielectric constant filling member 54 embedded in the substrate depth direction is to be described.
  • Figure 53 (e) shows the frequency dependence of the Q value of the on-chip inductor 53 placed in the uppermost wiring layer for each of the above structures (a), (b), (c), and (d). is there.
  • the Q value is improved in each of the structures (a), (b), (c), and (d).
  • the semiconductor substrate 51 is disclosed, for example, in the Proceedings of IEEE Radio and Wireless Conference, 1998, RAWCON 98 p.
  • the low dielectric constant member 54 extends from the surface of the semiconductor substrate to an intermediate depth of the low-resistance epitaxial layer. . Furthermore, it is more preferable that the lowermost layer of the low-resistance epitaxy layer is reached. More preferably, the lower end of the low dielectric member 54 preferably penetrates the low-resistance epitaxy layer and reaches the lowermost support substrate. Referring to FIG.
  • a low dielectric constant is applied to a semiconductor substrate 107 including a plurality of layers having different resistivities, each of which includes a high-resistance epitaxial layer 104, a low-resistance epitaxial layer 105, and a high-resistance support substrate 106.
  • Schematic diagrams are shown in which the filling depth of the filling member 54 is (a) 2.5 xm, (b) 5 zm, (c) 10 xm, and (d) 20 zm, respectively, from the semiconductor substrate surface.
  • FIG. 54 (a) shows the laminated insulating film 52 and the inductor 53. The laminated insulating film 52 and the inductor 53 are also formed in the same manner as in FIG.
  • the height of the low dielectric constant filling member 54 from the substrate surface in the upward direction in the drawing, the position of the uppermost surface inside the laminated insulating film, and the like are determined according to the seventh, eighth, and ninth embodiments of the present invention. Since it is described in detail in FIG. 54, it is not particularly described in FIG. That is, in the explanatory diagram of FIG. 54, the embedding depth of the low dielectric constant filling member 54 in the substrate depth direction is to be described. Fig.
  • the low dielectric constant filling member when the filling depth of the low dielectric constant filling member is set to 10 ⁇ , the low dielectric constant filling member has a structure penetrating the low resistance epitaxy layer, and thus occurs in the low resistance epitaxy layer. It is considered that the eddy current can be further reduced. Therefore, a semiconductor substrate composed of a plurality of layers having different resistivity is used as the semiconductor substrate. In this case, it is more preferable that the buried depth of the low dielectric constant filling member 54 is deeper than the depth penetrating the low-resistance epitaxy layer.
  • the substrate capacity can be reduced according to the present invention. Since the resistance can be effectively increased and the distance between the semiconductor substrate and the metal wiring, which is a main path of the eddy current generated in the semiconductor substrate, can be physically increased, the invention of the present application can be realized. The desired effect can be obtained.
  • the low-dielectric-constant filling member 54 may be embedded particularly along the peripheral portion of the semiconductor chip, and the on-chip antenna wiring may be formed thereon.
  • the on-chip antenna wiring is formed, for example, in the shape of a letter, a letter “1”, a letter “U”, or a multiple loop.
  • the semiconductor substrate has the bottom surface of the opening for accommodating the low dielectric constant filling member 54 exposed.
  • the semiconductor device is the same as the semiconductor device according to the first embodiment, except that the semiconductor device is polished to the extent that the semiconductor device is polished. In the present embodiment, the resistance of the semiconductor substrate is further increased.
  • the planar arrangement of the low dielectric constant filling member 54 is a square lattice point arrangement and a diagonal arrangement [Fig.
  • the low dielectric constant filling members 54 may be arranged at random, the probability that a linear current path is formed in a planar view in the RF circuit area can be reduced, and the substrate resistance R1 can be effectively increased. it can.
  • the low-permittivity filling members 54 may be arranged regularly to prevent the formation of a linear current path over the entire width or the entire length in the RF circuit region.
  • the hexagonal openings are arranged to increase the filling rate, so that it can be used as a so-called honeycomb structure.
  • the low-permittivity filling member 54 is buried in the grooves formed in a lattice shape, thereby forming the RF circuit area. It is also possible to completely suppress the formation of a current path in the region. However, such a structure that divides the substrate weakens the mechanical strength of the substrate.
  • a high magnetic permeability region 300 is provided on RF circuit region 100.
  • the high-permeability region 300 in the laminated insulating structure 52 having a plurality of interlayer insulating films, one interlayer insulating film penetrates the center of the winding of the inductor 53 and the periphery thereof through another interlayer insulating film. Is formed, and a high-permeability member 55 is formed by filling the opening with a high-permeability magnetic material.
  • the loaded high magnetic permeability magnetic material is in the form of a conductive Balta
  • the opening has an aspect ratio (depth / diameter or length of one side) to reduce induced current. Is set to the condition that is 1 or more.
  • the high magnetic permeability magnetic material to be carried is an insulating material, or when the soft magnetic material particles are mixed with an insulating material (preferably a low dielectric constant insulating material) as described below, No special conditions are required.
  • the opening may be filled with a low-permittivity insulating material together with a high-permeability magnetic material.
  • the high magnetic permeability member 55 is assumed to be a material in which a high magnetic permeability magnetic material fine powder is dispersed in a low dielectric constant insulating material and is carried in the opening.
  • Desirable insulating materials include the above-mentioned organic siloxane film and a porous insulating film in which micropores are dispersed in the organic siloxane film.
  • the high-permeability member 55 may be formed by a method of embedding a low-permittivity insulating material in which fine particles of a high-permeability magnetic material are dispersed in the opening. Alternatively, it may be covered with a high-permeability material film and the remaining space in the opening may be filled with a low-permittivity material.
  • the high magnetic permeability member 55 When the high magnetic permeability member 55 is made of a conductive barrier material, an opening having a large diameter is formed in a region where the high magnetic permeability member 55 is formed, and the inside of the opening is filled with a low dielectric constant insulating material. May be included. In this case, an opening for filling a high magnetic permeability material may be formed in the low dielectric constant insulating material layer, and a soft magnetic material may be embedded in this opening by a sputtering method or an electrolytic plating method.
  • the high permeability member 55 should be provided in an area other than the inductor formation area. You can. In this case, the high magnetic permeability member 55 functions as a magnetic shield.
  • a high permeability member 55 is used in addition to the rod member 55a of the high permeability member 55 perpendicular to the substrate surface.
  • the third embodiment is the same as the third embodiment except that a plain member 55b that covers the member 55a and connects the rod member 55a is provided.
  • the provision of the plain member 55b on the high magnetic permeability member 55 increases the magnetic permeability around the winding of the inductor 53, thereby enabling a further increase in inductance or a further miniaturization of the inductor 53, and other wiring. This can reduce the induced current.
  • the plain member 55b of the high magnetic permeability member 55 may be provided below the force rod member 55a provided above the rod member 55a.
  • a plane member may be provided on both the upper and lower parts of the rod member 55a.
  • the semiconductor device having the first to fourth embodiments it is possible to reduce the size and performance of the inductor, and to reduce the size and performance of passive elements and CMOS circuits. Active elements can be mixed on one chip. Therefore, in the semiconductor device according to the present invention, it is possible to realize a mixed chip of an RF circuit and a digital circuit (including a memory unit such as an SRAM) in which loss and noise propagation are suppressed.
  • a plurality of such chips 60 are prepared, and signal transmission between these chips can be performed wirelessly.
  • printed wiring boards can be specialized for low-noise power supply, and the number of design steps can be significantly reduced.
  • restrictions on chip placement are greatly relaxed.
  • FIG. 30 is a structural diagram showing a fifth embodiment of the present invention.
  • Fifth embodiment of the present invention According to the embodiment, at least two or more wiring layers 85 are formed on the low-capacity substrate, a plurality of via plugs 86 are formed over the entire area of the wiring layers, and the plurality of wiring layers are electrically connected. Are formed in parallel with each other.
  • Reference numeral 19 denotes a high permeability separation region formed in a region including the magnetic core of the inductor and its periphery.
  • FIG. 31 shows a top view and a cross section of the inductor wiring portion.
  • the via plugs 86a and 86b interconnecting the multiple wiring layers 87-89 are shown.
  • a well-known circular or octagonal shape may be used as the shape of the force inductor 85 described using a spiral shape as the planar shape of the inductor 85.
  • the number of via plugs is limited in shape, size, system IJ, or the number that can be arranged, etc. due to the semiconductor device formation process or design constraints.
  • FIG. 32 is a structural diagram showing a sixth embodiment of the present invention.
  • at least two or more wiring layers are electrically connected in series by the plurality of vias 86 on the low-capacity substrate.
  • An inductor 91 is formed.
  • FIG. 33 shows a top view of the inductor wiring portion. In the illustration of Figure 33, the inductor 91
  • the force S described using the spiral type as the plane shape of the inductor may be used, and a known circular or octagonal shape may be used as the inductor shape.
  • Connecting a plurality of wiring layers 87 and 88 in series corresponds to increasing the wiring length of the inductor wiring, which is compared with a case where an inductor is formed using only one wiring layer.
  • An inductor element having the same value of inductance can be formed with a smaller occupied area.
  • the distance between the wiring layer and the substrate becomes shorter and the capacitance between the wiring layer and the substrate increases as compared with the case where only the uppermost wiring layer is used.
  • the effect of the increase in capacitance can be suppressed. Therefore, it is possible to obtain an inductor element in which the area occupied in the chip is reduced and an increase in capacitance is suppressed.
  • the parasitic capacitance corresponds to the inter-wire capacitance Cp shown in the equivalent circuit of FIG.
  • the wiring width of the upper and lower wiring layers 87 and 88 is made different, so that the parasitic capacitance generated between the wirings can be reduced.
  • wirings which are in an upper and lower positional relationship with each other are connected to each other in order to prevent a negative mutual inductance from being generated therebetween. It is more preferable than the force S to be arranged so that the directions are not opposed to each other.
  • FIG. 33 to FIG. 38 show examples of the arrangement of the multilayer wiring to achieve such an object.
  • the number of via plugs 86 is limited by the shape, size, arrangement, or number of via plugs 86 that can be formed due to semiconductor device formation processes or design constraints. In order to reduce the resistance value of the connection part by the via plug, it is preferable to interconnect the wiring layers with as many via plugs as the design allows. Although the number of via plugs shown in the explanatory diagrams 33 to 38 is clearly smaller than the number of vias allowed by the process of forming a commonly used semiconductor device and the design constraints, this is the principle of the present invention. The present invention is not limited at all by the layout 1J, shape, and number of vias in the explanatory diagrams 33 to 38.
  • a seventh embodiment of the present invention shown in FIG. 39 is a semiconductor substrate including a low-capacity substrate region. It is applied to semiconductor devices in which metal wiring mainly composed of copper is formed on a board by the damascene method.
  • a first stopper insulating film 92 and a second stopper insulating film containing at least silicon on the first interlayer insulating film 4 and containing at least one or more different elements compared to the first interlayer insulating film 4 93 are formed.
  • the bottom surface of the first metal wiring 10 formed in the second interlayer insulating film 9, the first stopper insulating film 92, and the second stopper insulating film 93 located above the low-capacitance substrate region is flat. is there.
  • the effect can be obtained when copper and an alloy containing copper as a main component are used as a main forming material of the multilayer wiring. Copper and a wiring structure containing copper as a main component are mainly formed by a method called a damascene method.
  • the damascene method is used as a method of forming a multilayer wiring. In this case, the effects of the present embodiment can be obtained. Note that the present embodiment is different from the above-described embodiments up to the sixth in that only the structure of a portion of a low-capacity substrate region formed in a semiconductor substrate is different. I do.
  • a wiring material mainly composed of copper and a method of forming the same it is assumed that a material and a process which are currently mainstream are used, but in this embodiment, a wiring mainly composed of copper is used. Since the material, structure, and manufacturing process do not affect the present invention, details of a method of forming a wiring containing copper as a main component will not be particularly described.
  • the seventh embodiment of the present invention will be described in detail with reference to the drawings.
  • a first stopper insulating film 92 containing at least silicon and containing at least one or more different elements compared to the first interlayer insulating film 4 is formed on the first interlayer insulating film 4.
  • a second stopper insulating film 93 is formed.
  • the stopper insulating film contains at least silicon and is sufficient when performing CMP of the low dielectric constant film 7 which is a constituent material of the low dielectric constant insulator rod 8 and when performing plasma etching of the second interlayer insulating film 9. It is preferable that the material be able to secure a high selectivity.
  • the second interlayer insulating film 9 SiO, a material in which SiO is doped with an element such as boron or phosphorus, or a material in which part of oxygen in a silicon oxide film is replaced with hydrogen or a methyl group, If a material having a lower dielectric constant than the silicon oxide film, such as carbon-added silica (SiC) or SiOCH, is used, at least silicon and nitrogen should be used as the stopper insulating films 92 and 93. As an example where the contained material is more preferred Examples include SiN, SiON, and SiCN.
  • the low dielectric constant insulating film 7 a silicon oxide film in which a part of oxygen of a silicon oxide film is replaced with hydrogen or a methyl group, or a silicon oxide film such as carbonized silica (SiOC) or SiOCH is used.
  • a material having a very low relative dielectric constant is used, a material containing at least silicon and nitrogen is more preferable as the stove insulating films 92 and 93, such as SiN, SiON, or SiCN.
  • the stopper insulating films 92 and 93 may have the same constituent elements and the same ratio, that is, the same insulating film material.
  • the first stopper insulating film 92 and the second stopper The interface with the insulating film 93 may not be clearly observed even by using a scanning electron microscope or a transmission electron microscope.
  • the first metal wiring 10 formed in the first Stoba insulating film 92, the second Stoba insulating film 93, and the second interlayer insulating film 9 located above the low-capacitance substrate region is formed.
  • the bottom surface is flat, and the uppermost surfaces of the low dielectric constant insulator rod located immediately below the metal wiring layer 10 and the low dielectric constant rod not located immediately below the metal wiring layer 10 are mutually separated. Not located on the same plane.
  • the seventh embodiment can be applied simultaneously to the case where copper and an alloy mainly containing copper are used as the multilayer wiring material in the first to sixth embodiments of the present invention. is there.
  • the eighth embodiment of the present invention is applied to a semiconductor device in which a metal wiring containing copper as a main component is formed on a semiconductor substrate including the low-capacity substrate region by a damascene method.
  • First stopper insulating film 92 and second stopper insulating film 93 containing at least silicon on first interlayer insulating film 4 and containing at least one or more different elements compared to first interlayer insulating film 4 Is formed, and the bottom surface of the first metal wiring 10 formed in the second interlayer insulating film 9, the first stopper insulating film 92, and the second stopper insulating film 93 located above the low-capacity substrate region is formed.
  • a cap insulating film 94 having a higher relative dielectric constant and mechanical strength than the low-dielectric-constant film rod 8 has a low dielectric constant. It is formed on the upper end of the insulator rod.
  • the present embodiment when copper and an alloy containing copper as a main component are used as the main forming material of the multilayer wiring, the effect can be obtained. Copper and a wiring structure containing copper as a main component are mainly formed by a method called a damascene method. According to the embodiment, when the damascene method is used as a method of forming a multilayer wiring, the effects of the present embodiment can be obtained. Note that the present embodiment is different from the above-described embodiments up to the sixth in that only the structure of a portion of a low-capacity substrate region formed in a semiconductor substrate is different. I do.
  • FIG. 40 is a structural diagram showing the eighth embodiment of the present invention.
  • first stopper insulating film 92 containing at least silicon on first interlayer insulating film 4 and containing at least one or more different elements compared to first interlayer insulating film 4
  • a second stopper insulating film 93 is formed.
  • the stopper insulating film contains at least silicon and has a sufficient selectivity when performing plasma etching of the low dielectric constant film 7 and the second interlayer insulating film 9 which are constituent materials of the low dielectric constant insulator rod 8. It is preferable that the material can be secured.
  • the second interlayer insulating film 9 SiO, a material in which SiO is doped with an element such as boron or phosphorus, a material in which part of oxygen in a silicon oxide film is replaced with hydrogen or a methyl group
  • the stopper insulating films 92 and 93 are made of a material containing at least silicon and nitrogen. Examples of more preferred are SiN, SiON, and SiCN.
  • the low dielectric constant insulating film 7 a silicon oxide film in which part of oxygen is replaced with hydrogen or a methyl group, a carbon-doped silica (Si ⁇ C),
  • the top insulating films 92 and 93 When a material having a lower dielectric constant than the silicon oxide film, such as Si ⁇ CH, is used, a material containing at least silicon and nitrogen is more preferable for the top insulating films 92 and 93. Is SiN, SiON, or SiCN. If the stopper insulating films 92 and 93 have the same constituent element and the same ratio, that is, even if the same insulating film material is acceptable, the first stopper insulating film 92 and the second stopper insulating film shown in FIG. 40 can be used. The interface with 93 may not be clearly observed even when using a scanning electron microscope or a transmission electron microscope.
  • a cap insulating material having a higher dielectric constant and mechanical strength than the low dielectric constant film rod 8 is provided above the opening of the low dielectric constant film rod 8 located in the low capacitance substrate region.
  • a film 94 is formed on the upper end of the low dielectric constant insulator rod.
  • the bottom surface of the first metal wiring 10 formed in the first Stoba insulating film 92, the second Stoba insulating film 93, and the second interlayer insulating film 9 located above the low-capacitance substrate region Are flat, and the uppermost surface of a cap insulating film formed on the low dielectric constant insulator rod located immediately below the metal wiring layer 10 and located immediately below the metal wiring layer 10.
  • the uppermost surface of the cap insulating film above the low dielectric constant rod that is not located is not coplanar with each other.
  • the eighth embodiment can be applied simultaneously to the case where copper and an alloy containing copper as a main component are used as the multilayer wiring material in the first to sixth embodiments of the present invention. It is.
  • the main forming material of the multilayer wiring aluminum currently used in the mainstream, or aluminum containing a small amount of silicon or a small amount of copper is used.
  • the effects of the present invention can be obtained.
  • the present embodiment is different from the above-described sixth to sixth embodiments in that only the structure of the low-capacity substrate region formed in the semiconductor substrate and the main wiring material are different. Only the excerpt is explained.
  • the aluminum wiring material and the method of forming the same the current mainstream material and the force that assumes the process are used.
  • the material, structure and manufacturing process of the aluminum wiring are No details are given, as it has no effect.
  • FIGS. 41 (a) and 41 (b) are structural views showing a ninth embodiment of the present invention.
  • the present embodiment is characterized in that the uppermost surface of the low dielectric constant insulator rod 8 is located at a position lower than the uppermost surface of the W contact plug 5, and the low capacitance substrate region is formed.
  • a cap insulating film 94 having a higher relative dielectric constant and a higher mechanical strength than the low dielectric constant insulator rod 8 is formed at the upper part of the opening of the low dielectric constant insulator rod 8 to be formed. ing.
  • a metal compound containing titanium or the like and at least a After a main wiring material containing aluminum is deposited by a sputtering method or the like, patterning is performed with a photoresist, and a desired wiring shape is formed by plasma etching.
  • a desired wiring shape is formed by plasma etching.
  • metal is sputtered on the surface where the upper part of the low dielectric constant rod 8 is exposed or exposed to the etching plasma, the sputtered metal diffuses into the low dielectric constant rod or becomes low due to the etching plasma. Degradation may occur, such as an increase in the relative dielectric constant of the low dielectric constant material due to the dissociation of some elements of the low dielectric constant material forming the dielectric constant rod.
  • the cap insulating film 94 protects the upper surface of the low dielectric constant rod 8 from sputtering or etching plasma, so that deterioration of the low dielectric constant material can be suppressed.
  • the ninth embodiment is different from the first to sixth embodiments of the present invention in that aluminum or a metal compound mainly containing aluminum is used as a multilayer wiring material. Applicable. Example
  • FIG. 8 (a) is a plan view showing the first embodiment of the present invention
  • FIG. 8 (b) is a cross-sectional view taken along line A- ⁇ ′ of FIG. 8 (a).
  • An RF circuit area (high-frequency signal processing circuit area) 100 and a digital circuit area 200 are provided on a silicon semiconductor substrate.
  • a MOSFET 3 is formed in a region on the silicon substrate 1 separated by the shallow trench element isolation film 2 to form a CMOS circuit.
  • CMOS circuit complementary metal oxide semiconductor oxide
  • a plurality of low dielectric constant insulator rods 8 having a low dielectric constant insulator provided thereon are arranged.
  • the low dielectric constant insulator rod 8 reaches the inside of the silicon substrate through the first inter-layer insulating film for insulating and separating the CMOS transistor and the multilayer wiring. That is, the low dielectric constant insulator rod is formed after completing all the CMOS transistor forming steps, or, in other words, after completing all the high temperature heat treatment steps required for forming the CMOS transistor. For this reason, it is possible to bury an insulating film having a lower dielectric constant than a silicon oxide film.
  • the silicon substrate 1 is ground after all the device forming steps are completed, and is polished until the bottom surface of the low dielectric constant insulator rod 8 appears in the present embodiment, so that the silicon substrate 1 is thinned. Thin substrate structure As a result, the effective resistance of the silicon substrate is increased, and a low-capacitance substrate region is formed by disposing the low dielectric constant insulator rods, thereby reducing noise propagating through the substrate and reducing loss.
  • the source and drain regions of the MOSFET 3 are connected to the first-layer copper wiring buried in the second interlayer insulating film 9 through a tantalum (W) contact plug 5 provided in the first interlayer insulating film 4.
  • W tantalum
  • a third interlayer insulating film 11 buried with the second-layer copper wiring 12 and a fourth interlayer insulating film 13 buried with the third-layer copper wiring 14 are formed thereon.
  • An inductor 40 is formed using the third-layer copper wiring 14 and the second-layer copper wiring 12 in the low-capacity substrate region in which the low dielectric constant insulator rod 8 is disposed.
  • a fifth interlayer insulating film 15 is formed on fourth interlayer insulating film 13, a recess is provided in fifth interlayer insulating film 15 in RF circuit region 100, and a fifth interlayer insulating film 15 is formed.
  • An opening penetrating through the insulating film 15 and the fourth interlayer insulating film 13 is provided, and a soft magnetic material mainly composed of a NiFe alloy is filled in these concave portions and the opening to form a high magnetic permeability separation region 19.
  • the high-permeability separating region 19 is formed in a region including the magnetic core of the inductor 40 and its periphery. As a result, the size of the inductor can be reduced.
  • This high magnetic permeability separation region can be formed in a region other than the inductor formation region, and in that case, functions as a magnetic field shield of the RF circuit element.
  • the upper surface of the fifth interlayer insulating film 15 is covered with the cover film 20.
  • FIGS. 9 and 18 are plan views, and (b) is a cross-sectional view taken along the line A-A '.
  • a shallow opening with a depth of 300 nm to 500 nm excluding the element formation region 1A is formed on the surface of the silicon substrate 1, and a silicon oxide film is buried in this opening to form a shallow trench element isolation.
  • Film 2 is formed.
  • Form p and n-wells (not shown) on 1A grow gate insulating film, form gate electrode, form diffused layer and silicide it, and create CMOS circuits for digital circuits and RF circuits. Forming MOSFET3 to configure.
  • a silicon oxide film is deposited, planarized by CMP to form a first interlayer insulating film 4, a via hole is formed to a gate electrode and a diffusion layer, and tungsten is buried to form a W contact plug 5.
  • Multi-oxide may be used for the gate insulating film of CMOS for digital circuits and CMOS for RF circuits.
  • a High_k gate insulating film such as HfSi ⁇ may be used. It is important that all high-temperature heat treatment at 700 ° C or higher be completed in this transistor formation process.
  • a silicon oxide film (not shown) having a thickness of about 50 nm is formed as required, and as shown in FIG. 11, the silicon oxide film penetrates through the first interlayer insulating film 4 and the element isolation film 2 in the RF circuit region 100. Then, an opening 6 reaching the inside of the silicon substrate 1 is formed.
  • the shape and depth of the opening 6 but for example, the opening diameter is 13 ⁇ and the depth is 5-30 / im.
  • the arrangement of the openings are arranged obliquely.
  • the opening may include a groove shape.
  • honeycomb honeycomb
  • a low dielectric constant insulating film 7 is formed so as to cover the opening 6.
  • the material of the low dielectric constant insulating film is not particularly limited, but it is necessary that at least the relative dielectric constant is lower than that of the silicon oxide film.
  • a ladder oxide in which a part of oxygen in a silicon oxide film is replaced with hydrogen or a coating insulating film such as MSQ in which methyl is replaced with methyl can be used.
  • it may be a plasma CVD film made of carbon-added silica (SiOC) or SiOCH.
  • a porous film in which pores of 10 nm or less are dispersed in an insulating film may be used.
  • a thin silicon oxide film or silicon nitride film is first grown on the wall surfaces of the openings by thermal CVD, ozone oxidation CVD, or plasma CVD. After that, a low dielectric constant insulating film may be filled.
  • the low dielectric constant insulating film on the interlayer insulating film is removed by the CMP method, so that the low dielectric constant insulating rod 8 in which the low dielectric constant insulating film is buried inside the opening is made of silicon. Formed in the substrate.
  • all the low dielectric constants on the first interlayer insulating film 4 are used.
  • the insulating film 7 is removed by CMP is shown, a part of the insulating film 7 can be used as a separating insulating film between multi-layer wirings.
  • a second interlayer insulating film 9 is grown, and a wiring groove for exposing the top of the W contact plug 5 is formed.
  • a barrier metal of about 25 nm thickness such as TaZTaN or TiW and a seed copper film of about 100 nm thickness are grown in this wiring groove, and the copper film is grown by electrolytic plating using the seed copper film as an electrode.
  • a first layer copper wiring 10 having a damascene structure is formed in the second interlayer insulating film 9 by selectively removing the copper film and the nor metal film by CMP.
  • the material of the second interlayer insulating film 9 is not particularly limited, and may be a silicon oxide film, ladder oxide, MSQ, SiOCH, or even a porous film.
  • a cap film (not shown) such as SiCN or SiC is formed on the surface of the copper damascene wiring to prevent copper diffusion.
  • a multilayer wiring having a fourth interlayer insulating film 13 provided with the provided third interlayer insulating film 11 and the third-layer copper wiring 14 is formed.
  • the inductor 40 is formed using the third-layer copper wiring 14 and the second-layer copper wiring 12.
  • the number of wiring layers forming the inductor it is necessary that it be located at least on the low-k substrate region where the low-k insulator rods 8 carried on the silicon substrate are arranged. is there.
  • a fifth interlayer insulating film 15 is grown on the wiring layer on which the inductor is formed. Then, a concave portion 16 is formed on the surface of the fifth interlayer insulating film 15 on the RF circuit region 100, and an opening 17 that penetrates the fifth interlayer insulating film 15, the fourth interlayer insulating film 13 and reaches the third interlayer insulating film 11 is formed. Form. Note that the surface of the fifth interlayer insulating film 15 may be covered with a silicon oxynitride film.
  • a soft magnetic material film 18 covering the recess 16 and the opening 17 is formed so as to cover the fifth interlayer insulating film 15.
  • the soft magnetic material film 18 Ta / TiW (TiW is a lower layer) deposited by a sputtering method is used as a barrier metal, and a FeNi film is grown thereon by an electrolytic plating method. Lnm-about 10nm Ru between barrier metal and FeNi, etc. Buffer metal may be interposed.
  • the soft magnetic material film is made of soft magnetic metal such as NiFe or fine particles of soft magnetic ferrite such as (Ni, Zn) FeO by ladder oxide or MS.
  • the particle diameter of the soft magnetic fine particles is desirably about 500 ⁇ or less.
  • a high permeability separation region 19 having a flat plane member and a rod member perpendicular to the substrate surface is formed ( ( Figure 18).
  • the inductance (L) can be increased even in a small-sized inductor.
  • the relative magnetic permeability is 10 to 100, and a small inductor having an area ratio of about 1Z5 can be formed with the same inductance.
  • a cover film 20 is formed to cover the fifth interlayer insulating film 15 on which the high magnetic permeability separation region 19 is formed, and the bottom surface of the low dielectric constant insulator rod 8 is exposed by grinding the back surface of the silicon substrate. Then, the semiconductor device of the present embodiment shown in FIG. 8 can be obtained.
  • a high-permeability separating rod 21 having no plain member is used in place of the high-permeability separating region (19) having a plain member and a rod portion.
  • the first embodiment shown in FIG. 8 of the present embodiment except that the core is formed around and around the inductor core and the bottom surface of the low dielectric constant insulator rod 8 is not exposed from the back surface of the substrate. Is the same as
  • the manufacturing method of this embodiment is the same as that of the first embodiment up to the step shown in FIG. Thereafter, a fifth interlayer insulating film 15 is grown on the wiring layer on which the inductor 40 is formed, and a third interlayer insulating film is penetrated through the fifth interlayer insulating film 15 and the fourth interlayer insulating film 13 around and around the core of the inductor 40.
  • An opening to the film 11 is formed.
  • the diameter of the opening is generally 1 ⁇ force and 2 ⁇ m ⁇ , but there is no particular limitation. What is important here is that the depth of the opening is larger than the diameter of the opening, that is, the aspect ratio is 1 or more.
  • the surface of the fifth interlayer insulating film may be covered with a silicon oxynitride film.
  • a barrier metal and a NiFe soft magnetic metal are grown, and the metal film on the fifth interlayer insulating film 15 is removed by CMP, so that the fifth interlayer insulating film 1 is formed on and around the inductor core. 5.
  • a high permeability separating rod 21 penetrating through the fourth interlayer insulating film 13 and reaching the third interlayer insulating film is formed.
  • soft magnetic particles such as (Ni, Zn) Fe O are insulated with low dielectric constant.
  • a coating material dispersed in the film may be applied, and the coating film on the fifth interlayer insulating film 15 may be removed by CMP to form the high magnetic permeability separating rod 21.
  • the cover film 20 is deposited, and the back surface of the silicon substrate 1 is ground to obtain the semiconductor device of this embodiment. In grinding, the silicon substrate should be thinned so that the thickness of the silicon substrate is less than twice the length of the low dielectric constant insulator rod in the silicon substrate.
  • the coupling capacitance between the inductor and the substrate can be reduced by 50%.
  • a fourth-layer copper wiring 22 is formed in a fifth-layer insulating film 15 on a winding wiring of an inductor 40, and a sixth-layer copper wiring 22 is further formed thereon.
  • This is the same as the first embodiment shown in FIG. 8, except that an insulating film 23 is formed and a fifth-layer copper wiring 24 is embedded therein.
  • the steps up to the formation of the fifth interlayer insulating film 15 are the same as those of the first embodiment.
  • a wiring groove and a via hole are opened in the fifth interlayer insulating film 15, and a fourth-layer copper wiring 22 is formed by forming a copper film and performing CMP.
  • the high-permeability isolation region 19 is formed using the same method as in the first embodiment.
  • a sixth interlayer insulating film 23 and a fifth layer copper wiring 24 are formed, and a cover film 20 is formed thereon. Then, when the back surface of the silicon substrate is ground, the semiconductor device of this embodiment is obtained.
  • a high permeability separation plane 25 connected to a high permeability separation region 19 is provided in a recess formed on the surface of the third interlayer insulating film 11. This is the same as the third embodiment except that it is provided.
  • the steps up to the formation of the third interlayer insulating film 11 are the same as those of the first and third embodiments.
  • a wiring groove and a via hole are opened in the third interlayer insulating film 11, and a second-layer copper wiring 12 is formed by forming a copper film and CMP. I do.
  • a recess is formed in the third interlayer insulating film 11, a barrier metal and a NiFe soft magnetic metal are grown, and the metal film on the third interlayer insulating film 11 is removed by CMP, so that the high magnetic permeability separating plane 25 is formed.
  • CMP high magnetic permeability separating plane 25 is formed.
  • the fifth embodiment of the present invention comprises a semiconductor device in which CMOS is formed on an SOI (silicon on insulator) substrate.
  • An RF circuit area 100 and a digital circuit area (not shown) are provided on the SOI substrate.
  • an n-channel or p-channel MOSFET 3 which is a thin film transistor is formed on the silicon substrate 1 with a buried oxide film 27 interposed therebetween.
  • the MOSFET 3 is covered with a first interlayer insulating film 4, and a first layer wiring 10 a connected to the source / drain region of the MOSFET 3 via a contact plug 5 a is formed on the first interlayer insulating film 4.
  • An opening is formed around the MOSFET 3 to reach the inside of the silicon substrate 1 through the first interlayer insulating film 4 and the filled oxide film 27, and a low dielectric constant insulator is buried in the opening. Thus, a low dielectric constant insulator rod 8 is formed.
  • one or more interlayer insulating films are formed on the first layer wiring to form a multilayer wiring.
  • An inductor and a high magnetic permeability region are formed in the interlayer insulating film of the RF circuit region 100.
  • a sixth embodiment of the present invention applies the present invention to a compound semiconductor device.
  • a semi-insulating GaAs substrate 28 in a region surrounded by the H + implanted high resistance region 29 is the separation region, the n + -GaAs layer 30 constituting the collector region n- A GaAs layer 31 is formed, and ap + -GaAs layer 32 constituting a base region is formed thereon.
  • an _8 & 83 layer 33 constituting an emitter region and an n_InGaAs layer 34 as a contact layer are formed.
  • An AuZNi / AuGe layer 35 serving as a collector electrode is formed on the n + _GaAs layer 30, and an AuZPtZTi layer 36 serving as a base electrode is formed on the p + _GaAs layer 32. Further, on the n-InGaAs layer 34, a WSi layer 37 and an AuZPtZTi layer 38 constituting an emitter electrode are formed.
  • the H + -implanted high-resistance region 29 and the transistor are covered with a first interlayer insulating film 4, and a first-layer wiring 10a connected to each electrode of the transistor via a contact plug 5a is formed on the first interlayer insulating film 4. Have been.
  • An opening is formed around the transistor to penetrate the first interlayer insulating film 4 and the H + -implanted high-resistance region 29 to reach the inside of the semi-insulating GaAs substrate 28.
  • the dielectric constant insulator is buried, whereby the low dielectric constant insulator rod 8 is formed.
  • one or more interlayer insulating films are formed on the first layer wiring to form a multilayer wiring. Then, an inductor and a high magnetic permeability region are formed in the interlayer insulating film of the RF circuit region 100.
  • FIG. 24 (a) is a plan view showing a seventh embodiment of the present invention
  • FIG. 24 (b) is a cross-sectional view taken along line A- ⁇ ′ of FIG. 24 (a).
  • the present invention is applied to a semiconductor device having an on-chip antenna.
  • parts that are the same as the parts of the first embodiment shown in FIG. 8 are given the same reference numerals, and overlapping descriptions will be omitted as appropriate.
  • a peripheral high resistance region 400 is provided in the peripheral portion of the semiconductor chip, and an RF circuit region 100 and a digital circuit region 200 are provided inside the semiconductor chip.
  • a low dielectric constant insulator rod 8 penetrating through the first interlayer insulating film 4 and the shallow trench element isolation film 2 and reaching the inside of the silicon substrate 1 is formed.
  • the on-chip antenna wiring 41 is formed using the fourth-layer copper wiring in the fifth interlayer insulating film 15.
  • the on-chip antenna wiring 41 is connected to a MOSFET formed in the RF circuit area 100 via a multilayer wiring.
  • An antenna for transmitting and receiving radio waves is indispensable for a semiconductor chip having a wireless function.
  • a chip formed on an insulating film, for example, alumina ceramics is separately manufactured for this antenna, and this chip is externally attached to a semiconductor chip having an RF circuit.
  • this method has a technical problem that loss and noise are mixed in a connection portion between chips and a problem that miniaturization is difficult.
  • forming an antenna on-chip Although these technical problems can be solved by, for example, conventionally, even if an antenna is formed on a silicon semiconductor chip, radio waves are shielded due to the low resistance of the silicon substrate, and the antenna is formed efficiently. The power I could't do.
  • a high-resistance and low-dielectric peripheral high-resistance region 400 in which a low-dielectric-constant insulator rod 8 is buried is formed in the periphery of a chip to form a semiconductor.
  • An antenna is formed on the uppermost wiring layer of the chip.
  • the reason for installing the antenna in the surrounding area is to increase the antenna length and improve the transmission and reception efficiency.
  • the shape of the force antenna in which the loop-shaped antenna is installed around the chip there is no limitation on the shape of the force antenna in which the loop-shaped antenna is installed around the chip.
  • the chip may be I-shaped only on one side, L-shaped only on two sides, or U-shaped only on three sides. Further, a multi-loop structure may be used.
  • FIG. 25 (a) is a plan view showing an eighth embodiment of the present invention
  • FIG. 25 (b) is a cross-sectional view taken along line A- ⁇ ′ of FIG. 25 (a).
  • the present embodiment is characterized in that the antenna wiring has a multilayer structure and a grounded shield wiring 42 is provided along the inner periphery of the on-chip antenna wiring 41 of the multilayer structure. Except for this point, it is the same as the seventh embodiment shown in FIG.
  • the multilayer antenna wiring has a structure in which antenna wiring buried in a slit-shaped opening penetrating the interlayer insulating film and circling the chip outer peripheral portion is stacked in multiple stages. That is, the antenna wiring wall from the uppermost layer wiring to the lowermost layer wiring is formed around the chip.
  • the antenna wiring does not necessarily have to be formed from the uppermost wiring to the lowermost wiring.
  • the antenna wiring may be formed in multiple layers such as two layers of the upper wiring.
  • the shield wiring 42 is installed inside the antenna wiring.
  • This shield wiring also has a structure in which wiring embedded in a slit-shaped opening that surrounds the wiring is multi-layered. That is, the wall of the shield wiring from the uppermost wiring to the lowermost wiring is formed, and this wall has a structure in which electromagnetic noise from the antenna wiring is cut off.
  • the multi-layer antenna wiring and the multi-layer shield wiring also have a function of blocking moisture entering the chip outer peripheral force.
  • FIG. 42 (a) a first stopper film is formed on the semiconductor substrate on which the shallow trench element isolation layer 2, the MOSFET 3, and the W contact plug 5 are formed so as to function as a stopper in a CMP process performed later. 92, and, if necessary, a sacrifice layer 97 for improving the applicability of the low dielectric constant film.
  • the first stopper film 92 is preferably made of a material that can secure a selectivity with respect to the low dielectric constant insulating film 7 and the sacrificial layer 97 in a subsequent CMP process.
  • the material include SiN, Si ⁇ N, and SiCN films.
  • the sacrificial layer 97 is more preferably an insulating film containing at least silicon and oxygen, such as SiO. More preferably, low dielectric
  • the sacrificial layer 97 is preferably made of a hydrophilic material from the viewpoint of improving the applicability when the rate film 7 is formed by a coating method.
  • the shape of the pattern Jung may be a square lattice point arrangement, a diagonal arrangement, a random arrangement, or a groove lattice shape. Further, a so-called honeycomb structure in which hexagonal openings are arranged to increase the filling rate may be used.
  • the sacrificial layer 97, the first stopper insulating film 92, the first interlayer insulating film 4, and the shallow trench isolation film 2 are plasma-etched.
  • the opening 99a is formed by etching.
  • the silicon substrate 1 is etched by plasma etching to form an opening 99b.
  • the removal of the photoresist 98 shown in FIG. 43 (c) ′ may be performed after etching the silicon substrate.
  • a low dielectric constant film 7 to fill the opening is formed.
  • the low dielectric constant film 7 the material described in the embodiment of the present specification is used.
  • the surplus low dielectric constant film 7 and the sacrifice layer 97 are removed by CMP.
  • the first stopper insulating film 92 functions as a CMP stopper, and after the CMP, the structure shown in FIG. 44F is formed.
  • a second stopper insulating film 93 is formed (FIG. 44 (g)).
  • the second interlayer insulating film 9 is formed thereon as shown in FIG. 45G). Etching is performed by plasma etching.
  • the second stopper insulating film 93 functions as an etching stopper, and functions to prevent the low dielectric constant rod 8 from being etched during the etching of the second interlayer insulating film 9.
  • a hard mask method using an insulating film formed on the second interlayer insulating film 9 may be used in addition to the resist mask, but this is not illustrated here.
  • the second stopper insulating film 93, the first stopper insulating film 92, and the low dielectric constant insulator rod 8 are simultaneously etched by plasma etching.
  • the excess metal film is removed by CMP to obtain the structure shown in FIG. 45 (k). Get.
  • the metal wiring mainly containing copper is formed by the damascene method on the semiconductor substrate including the low-capacity substrate region by the present manufacturing method
  • the second interlayer insulating layer located on the low-capacity substrate region is formed.
  • FIG. 46 (e) showing the same structure as FIG. 43 (e).
  • the low dielectric constant film 7 is etched by plasma etching to form a low dielectric constant insulator rod 8 (FIG. 46 (f)). It is preferable that the etching be performed under such a condition that the selectivity with the sacrificial layer 97 can be secured.
  • the cap insulating film 94 Is deposited to fill the opening above the low dielectric constant insulator rod 8.
  • the cap insulating film 94 is removed by CMP at the same time as the sacrificial layer 97, which is preferably an insulator having a higher relative dielectric constant than the low dielectric constant insulator rod 8 and a higher mechanical strength such as elastic modulus and hardness. It is possible that the insulator is preferred.
  • the cap insulating film 94 and the sacrificial layer 97 are removed by CMP, and planarization is performed.
  • the first stopper insulating film functions as a CMP stopper, the structure shown in FIG. 47H is formed after the CMP.
  • the second stopper insulating film 93 functions as an etching stopper, and functions to prevent the cap insulating film 94 from being etched during the etching of the second interlayer insulating film 9.
  • a node mask method using an insulating film previously formed on the second interlayer insulating film 9 may be used in addition to the resist mask. ,.
  • the second stopper insulating film 93, the first stopper insulating film 92, and the cap insulating film 94 are simultaneously etched by plasma etching (FIG. 48 (1)). Further, after depositing the barrier metal film 102 and the metal wiring film 10 as necessary, the excess metal film is removed by CMP to obtain the structure of FIG. 48 (m).
  • the metal wiring mainly containing copper is formed by the damascene method on the semiconductor substrate including the low-capacity substrate region by the present manufacturing method
  • the second interlayer insulating layer located on the low-capacity substrate region is formed.
  • FIG. 43 (e) the steps up to FIG. 43 (e) follow the same steps, and therefore the description of the steps up to FIG. Description will be made with reference to FIG. 49 (e) showing the same structure as 43 (e).
  • the excess low dielectric constant insulating film 7 is removed by plasma etching to form a low dielectric constant insulator rod 8 (FIG. 49 (f)).
  • the above-mentioned plasma etching is performed to move the position of the uppermost part of the low dielectric constant insulator pad 8 to a position lower than the uppermost part of the contact plug 5. It is necessary to become.
  • an insulator cap 94 is formed on the low dielectric constant insulator rod 8 later.
  • the insulator cap 94 is made of, for example, a metal having a higher mechanical strength than the low-dielectric-constant insulator constituting the low-dielectric-constant insulator rod 8 and containing titanium, aluminum, or the like, or an etching plasma of a wiring metal. Materials that are resistant to are preferred.
  • the first stopper insulating film 92 functions as a CMP stopper, and after the CMP step, a cross-sectional shape as shown in FIG. 50H is formed.
  • the CMP conditions may be set so that the insulating film cap 94 and the sacrificial layer 97 can be removed, and that the selectivity with the first stopper insulating film layer 92 can be ensured.
  • the first stopper insulating film layer 92 is removed by plasma etching.
  • the plasma etching conditions may be set so that the W contact plug surface is exposed.
  • the shape shown in FIG. 50 (i) is more preferable.
  • FIG. 51 (j) and FIG. j) Obtain the structure shown in '.

Abstract

【課題】　インダクタが形成されたＲＦ回路とデジタル回路とを同一チップ上に搭載できるようにする。 【解決手段】　シリコン基板１上の素子分離膜２によって分離された領域内にＭＯＳＦＥＴ３が形成されている。ＲＦ回路領域１００には、第１の層間絶縁膜４を貫いてシリコン基板内部に到達する、低誘電率絶縁物が埋設された低誘電率絶縁体ロッド８が複数配置されている。ＲＦ回路領域１００上の層間絶縁膜内には多層配線を利用したインダクタ４０が形成されている。インダクタの磁心及びその周囲には、高透磁率材料と低誘電率材料とが混合された複合材料が埋め込まれた高透磁率分離領域１９が形成されている。

Description

明 細 書
半導体デバイスおよびその製造方法
技術分野
[0001] 本発明は、高周波信号処理を行うことができる半導体デバイスおよびその製造方法 に関し、より詳しくは半導体基板上に少なくとも高周波信号処理回路領域を含む半 導体デバイスとその製造方法に関するものである。
^景技術
[0002] モバイルコンピューティングの進展により、シリコンチップに無線通信機能（RF通信 機能）を持たせる必要が生じている。従前のシリコンチップにおいては、 CMOSトラン ジスタを含む CMOSゲートが形成され、これらの CMOSゲートからなるデジタル論理 による信号処理のみが行わてれていた。これに対し、 RF通信機能はアナログ信号処 理に向けられ、信号増幅といった CMOSトランジスタのアナログ処理機能に加え、ィ ンダクタといった受動素子を利用する受信波の増幅機能や、パルス発生器、パルス 遅延回路などを利用する送信機能を持つ。
より具体的には、通信端末装置は、図 26に示すように、シリコン半導体チップ内に、 LNA(Low noise amplifier) 61a,送信信号生成回路 61b、及び、スィッチ回路 61cを 備えて無線信号の送受信を行う RF通信回路領域 61と、これらのアナログ信号をデ ジタル信号に転換する A/D変換回路 62a、デジタル信号処理回路 62b、及び、信号 処理を行ったデジタル信号を再びアナログ化する D/A変換回路 62cからなるデジタ ルベースバンド（BB)領域 62とを少なくとも有する。実際には、さらに SRAMや DRA Mからなるメモリ領域が必要となる力 ここでは図示していない。
[0003] CMOSトランジスタの増幅機能は、微細加工の進展により大きく改善されており、 R F領域のアナログ信号処理を可能ならしめる程度に達している。しかし、アナログ回路 は、 LCR回路構成を必要とし、特にシリコン半導体チップ上に形成される高性能'小 型インダクタの技術開発には以下に述べる技術課題があり、その実用化が遅れてい る。図 27に、シリコン半導体チップ上に形成されるインダクタの上面模式図とその等 価回路を示す。インダクタはシリコン半導体チップ上に形成される多層配線を利用し て形成される。
[0004] まず、インダクタの損失を考えなレ、場合、インダクタのインダクタンス Lは、
下記の式（1)で与えられる。
L oc μ X n2 X r · · · (1)
ここで、 μ：インダクタ形成領域の透磁率、 η:卷き線数、r:卷き線の最大半径である。 多層配線間の絶縁分離には、シリコン酸化膜が用いられており、透磁率は真空の 透磁率 μ と仮定できる。式（1)によれば、 L= 100nHを得るには、卷き線数 n = 26、
0
インダクタの一辺 2r= 250 a m程度が必要となる。通常のインダクタ部品と比較すれ ば非常に小さなものである力 通常のロジックチップにおいては大面積を占有してし まう。従って、インダクタを多数 RF回路内に用いることは困難である。インダクタの寸 法を変更することなくインダクタンス Lを増加させることは、インダクタ形成領域の透磁 率を上げることにより実現できる。式（1)は、高透磁率材料を導入することで実現でき ることを示してレ、る。
[0005] 式（1)では、インダクタのインダクタンス（L)に注目したものである。インダクタは、図 27にシリコン半導体チップ上のインダクタの等価回路で示すように、電力損失因子が あり、回路の高周波特性を阻害する。たとえば、多層配線から形成されるインダクタ線 路の抵抗 (Rs)は、インダクタが巨大となれば線路長が増大するため、無視できない 電力消費の原因となる。また、インダクタ線路間の結合容量 (Cp)による電荷充放電 による損失、さらには、インダクタとシリコン半導体基板とのカップリング容量 (Cox/2 )による損失、さらにはシリコン基板内の pn接合容量による損失も、無視できない電 力消費の原因となる。
上記損失以外の因子として、インダクタからの高周波磁場変動による誘導電流（渦 電流）に起因する、シリコン基板を介したノイズ伝搬および損失がある。このノイズ伝 搬現象は、インダクタのみならずシリコン半導体基板上の RF回路に共通した技術問 題である。この基板ノイズを低減するには、基板抵抗 (R1)を増大させかつ基板容量 (C1)を小さくすることが重要である。なお、基板抵抗 R1は、基板の比抵抗 pと基板 厚 t とにより決定される。
sub
[0006] 上記のような技術背景のもと、シリコン半導体基板上に高性能インダクタを形成する ための技術開発が進められている。第 1の従来技術として、インダクタ形成領域のシリ コン基板に溝（トレンチ）を形成し、溝をシリコン酸化膜等で埋め込む技術が提案され てレヽる（例えば、特開 2000-77610、特開 2002-93622、特開 2000—40789参照 図 28は、特開 2000—77610にて提案されたオンチップインダクタの断面図である 。同図に示すように、シリコン基板 71に格子状に溝を形成し、この溝部にシリコン酸 化膜 72を埋め込み、そして溝形成領域上にインダクタ 73を形成している。シリコン基 板 71にシリコン酸化膜 72を埋め込むことで、インダクタ形成領域の容量 (C1)および インダクタ線路と基板とのカップリング容量 (Cox/2)を低減し、インダクタのリーク電 流の低減と誘導電流の低減とを実現してレ、る。
[0007] また、特開 2002— 93622には、インダクタを構成する渦巻き型配線の配線間およ び外周に対して、シリコン基板に渦巻き状トレンチを形成し、その内部を絶縁性物質 (酸化シリコン)で充填した素子が記載されてレ、る。
また、特開 2000-40789には、シリコン基板上に多層配線を利用してインダクタを 形成し、シリコン基板表面から掘り込んだ開口部に絶縁物（二酸化シリコン、窒化シリ コン）と真性ポリシリコンを埋め込むことで、インダクタの形成領域にシリコン基板表面 を起点とし基板内部に対して板状の絶縁膜と浅いトレンチ状の絶縁膜が形成する技 術が記載されている。
上記特許文献に記載された技術は、いずれもシリコン基板表面を基点として、基板 を掘り込みその内部を絶縁物で坦め込んでいる。
[0008] 第 2の従来技術として、インダクタ形成領域に強磁性なレ、し軟磁性材料を埋め込ん で卷線周囲の透磁率を高めインダクタンスの増大を図る技術が提案されている（例え ίま、、特開 2001—284533参'照）。すなわち、特開 2001_284533ίこ fま、図 29ίこ示さ れるように、シリコン基板 81上の絶縁膜 82内にインダクタ 83の卷線を形成し、卷線の 中心部（およびその周辺部）の絶縁膜内に鉄コバルト合金などの強磁性体金属から なる磁気コア 84を配置する技術が開示されている。
[0009] また、特開平 2001—284533号公報には、複数の配線層を用い、第 1の配線層と 第 2の配線層を電気的に並列に接続し、インダクタ配線の低抵抗化を図る技術が記 載されている。
発明の開示
発明が解決しょうとする課題
[0010] 従来の技術はともに、シリコン基板上に形成されるインダクタの性能向上を目的とし て提案されたものであるが、以下に述べる問題がある。第 1の従来技術では、いずれ の場合も溝ないしトレンチはシリコン基板表面から掘り込まれている。そして、溝ない しトレンチを坦め込む絶縁材料としては酸化シリコンゃ窒化シリコンなどの比較的比 誘電率の高レ、材料が想定されてレ、る。浮遊容量を低減するには低誘電率の絶縁膜 を埋め込むことが効果的であるが、従来技術では、絶縁膜の坦め込み後にトランジス タの形成工程が予定されているため、低誘電率の絶縁膜の坦め込みができなレ、。低 誘電率絶縁膜としては例えばシリコン酸化膜中の酸素をメチル基などの有機基によ つて一部置換した有機シロキサン膜ゃ該有機シロキサン膜内に 5nm φ以下の微小 空孔を分散させたポーラス絶縁膜等が知られているが、低誘電率絶縁膜の耐熱性は 一般に 500°C以下程度である。一方、トランジスタ形成にはゲート絶縁膜形成や不純 物注入後の活性化ァニールなどの 700°C以上の高熱処理工程が必要となるため、ト ランジスタ形成前にインダクタ形成領域に絶縁膜を埋め込んでおく構造の場合、必 然的に埋め込み絶縁膜としては高耐熱性を有するシリコン酸化膜等に限定されてし まう。よって、第 1の従来技術では、基板に係る寄生容量を十分に低減することはでき なかった。
[0011] また、第 1の従来技術では、基板電流の低減を目的の一つとしているが、トレンチ深 さとシリコン基板厚さの関係、すなわちトレンチ深さをシリコン基板厚のどの程度まで 掘り込むかという点については何らの考慮も払われていない。シリコン基板は不純物 力 sドープされており低抵抗であるため、基板厚が大きい場合には十分に基板電流を 低減することができない。すなわち、ノイズと損失を十分に低減することができない。
[0012] 上述した第 2の従来技術では、深さに対して広い面積を有する開口が設けられ、こ の開口が強磁性体によって埋め込まれている。ここで、埋め込み強磁性体の埋め込 み深さに対して断面積径が大きい場合、この強磁性体領域を通過する磁場の変動 による渦電流による損失が大きくなる。この渦電流を小さくするためには断面積を小さ くする必要があるが、断面積を単に小さくしただけでは磁心領域の被覆面積が小さく なり、磁束密度の向上効果が期待できない。
さらに、インダクタの損失を減らすにはインダクタ線路間のカップリング容量 (Cp)を 減らす必要もある。前記特開 2001—284533には、磁気コアを軟磁性粒子をポリイミ ドによって固めたものによって構成する実施例も記載されているものの、 Cpの低減に 関しては何の考慮も払っておらず、磁性体を固定するのに比誘電率 3以上の有機接 着剤（ポリイミド）を用いるに留まってレ、る。
[0013] また、同じく特開平 2001—284533号公報では、 2層の配線層を電気的に並列に 接続することにより、インダクタ配線の抵抗損失を低減できるとしているが、下層の配 線層をインダクタ配線として用いることにより、寄生容量が増加してしまうという課題が あった。すなわち、より基板に近い下層の配線層を用いることにより、基板との距離が 近くなつてしまい、図 27に示す等価回路における配線と基板との寄生容量 Coxが増 カロしてしまレ、、インダクタの性能を劣化させてしまうという課題があった。
[0014] 本願発明の目的は、上述した従来技術の課題を解決することであって、半導体基 板上に少なくとも高周波信号処回路領域を含む半導体デバイスにし、高周波帯域で の損失およびノイズ低減を可能とし、かつ特に受動素子であるインダクタの小型化と 損失低減化を可能ならしめる半導体デバイスを提供することである。
課題を解決するための手段
[0015] 上記の目的を達成するため、本発明は、その第 1の視点において、低容量基板領 域を有する半導体基板と、該半導体基板の表面領域に形成されたトランジスタと、該 トランジスタ上に配設される、複数の層間絶縁膜及び複数の配線層を有する多層配 線構造とを備える半導体デバイスにおいて、前記低容量基板領域には、少なくとも最 下層の層間絶縁膜を貫き前記半導体基板内部に至る複数の基板開口が形成されて いることを特徴とする半導体デバイスを提供する。
好ましくは、前記基板開口内には低誘電率絶縁物が坦設される。また、一層好まし くは、前記基板開口の長さが前記半導体基板の厚さの半分以上であるか、前記基板 開口が前記半導体基板を貫通してレ、る。
[0016] 上記の目的を達成するため、本発明は、その第 2の視点において、半導体基板と、 該半導体基板の表面領域に形成されたトランジスタと、該トランジスタ上に配設される 、複数の層間絶縁膜及び複数の配線層を有する多層配線構造とを備え、前記層間 絶縁膜中に高透磁率領域が配設される半導体デバイスにおいて、前記高透磁率領 域が、少なくとも一つの層間絶縁膜を貫通して他の層間絶縁膜に到達するアスペクト 比 (深さ Z直径または一辺の長さ）が 1以上の開口が、導電性を有する高透磁率材料 で坦め込まれて形成された複数の高透磁率磁性体ロッドを有することを特徴とする半 導体デバイスを提供する。
[0017] 上記の目的を達成するため、本発明は、その第 3の視点において、酸化物系 前 記高透磁率領域が、少なくとも一つの層間絶縁膜を貫通して他の層間絶縁膜に到 達する開口が絶縁性を有する高透磁率材料で埋め込まれて形成された複数の絶縁 性高透磁率磁性体ロッドを有することを特徴とする半導体デバイスを提供する。
[0018] 好ましくは、前記絶縁性を有する高透磁率材料が、低誘電率絶縁材料と、導電性 を有する高透磁率材料または絶縁性を有する高透磁率材料とからなる複合材料であ る。絶縁性を有する高透磁率材料は、例えば酸化物系高透磁率材料である。導電性 を有する高透磁率材料には、例えば、 NiFe系の二元合金、及びこれに Mo、 Cr、 Cu、 Co等の元素を添加した多元系合金、すなわち一般にパーマロイ系材料と呼称される ものや、 Fe-Co系合金、 Ni-Co系合金、 Fe-Al系合金、或いはセンダストと呼称される Fe-A卜 Si系合金、及びそれらに微量の他元素を添加したもの、更には、アモルファス 系材料として、 FeP系、 FeB系合金、及びそれらに他元素を添加したものや、非晶質 化元素として SiBを用いたものとしては FeSiB、 NiSiB、 CoSiB、 CoFeSiB、 CoFeNiSiB, CoFeMoSiB, CoFeMNbSiB、 CoFeMnSiB等の材料、或いは、 Co系スパッタ薄膜のァ モルファス材料としては、 Co- (Zr,Hf,Nb，Ta，Ti)系、または数％の Fe、 Mn、 Niを添加し た金属-金属系合金、例えば CoFePbAl、 CoMnB、 CoMoZr, CoTaZr、 CoNbZr、 CoNbTi、 CoFeNb、 CoMnNb、等があげられる。また、 FeTaNや FeTaC等の、グラニュ ラ膜状の物質を用いても良い。
酸化物系高透磁率材料には、例えば、化学式 MFe 0 (Mは、例えば Mn2+、 Ni2+、 Cu
2 4
2+等の 2価の金属イオンを表す）で表される、レ、わゆる一般にフェライトと呼称される材 料や、或いは前記フェライト材料と ZnFe 0等の非磁性酸化物との混合物である複合
2 4 フェライトと呼称される物質、例えば Mn-Znフェライト、 Mg-Feフェライト、 Cu-Ζηフェラ イト、 Cu-Zn-Mgフェライト、 M-Cu-Znフェライト等をあげることができる。更には、 MHz 帯から GHz帯といった比較的高い周波数で使用できる Mn-Mgフェライト、 Mn-Mg-Al フェライト、 Niフェライト、 M_Znフェライトや、 YIG (Y Fe O )、或いは YIGに微量の他
2 5 12
元素を添加した A1系 YIG、 Gd系 YIG、 Ca系 YIG、 Nb YIG等のガーネット型フェライトや 、六方晶系型の Baフェライトおよび Baフェライトに微量の他元素を添加した物質、更 には Ni-Coフェライトや、 M_Cu_Co_Feフェライト等も、好ましい例としてあげられる。 これら高透磁率材料の例は、本発明を好ましい形態で実施するための一例であり、 上記高透磁率材料の例により、本願発明は制限を受けるものではなぐまた、上記軟 磁性体の例に列記した物質においては、その組成比などは考慮されておらず、これ によっても本願発明は制限されものではない。
[0019] 上記の目的を達成するため、本発明は、その第 4の視点において、低容量基板領 域を有する半導体基板と、該半導体基板の表面領域に形成されたトランジスタと、該 トランジスタ上に配設される、複数の層間絶縁膜及び複数の配線層を有する多層配 線構造とを備える半導体デバイスにおいて、前記低容量基板領域には少なくとも最 下層の層間絶縁膜を貫き前記半導体基板内部に至る基板開口が複数個形成されて おり、前記低容量基板領域上には、少なくとも 2層以上の複数の層にわたる配線層が 形成されることを特徴とする半導体デバイスを提供する。
[0020] 上記の目的を達成するため、本発明は、その第 5の視点において、半導体基板と、 該半導体基板の表面領域に形成されたトランジスタと、該トランジスタ上に配設される 複数の層間絶縁膜及び複数の配線層を有する多層配線構造とを備え、前記層間絶 縁膜中に高透磁率領域が配設される半導体デバイスの製造方法であって、
( 1 )半導体基板上にトランジスタを形成する工程と、
(2)前記低容量基板領域に少なくとも最下層の層間絶縁膜を貫き前記半導体基板 内部に至る基板開口を複数個形成する工程と、
(3)前記開口内を絶縁物により埋め込む工程と、
(4)前記半導体基板の裏面を研削する工程と、
をこの順に有することを特徴とする半導体デバイスの製造方法を提供する。 発明の効果
[0021] 本発明の半導体デバイスの好適な態様では、インダクタ形成領域下の半導体基板 内に低誘電率膜を坦設した低誘電率絶縁体ロッドを配置しさらに基板厚を薄くしてい る。この構成により、インダクタと基板との間の容量結合を低く抑えることができると共 に基板に誘導される電流を低減することができる。
また、インダクタ形成領域に、高いアスペクト比を有する開口内を軟磁性材料にて 坦め込んだ高透磁率材料口ッドを設けることとすれば、渦電流を抑制しつつインダク タの小型化を実現することができる。
[0022] インダクタ形成領域の開口内を軟磁性材料（高透磁率材料）と低誘電率材料との混 合材を埋設する構成を採用すれば、インダクタの小型化を実現できるとともに卷線間 容量を低減することができる。本構成によれば、インダクタを含む RF回路を低損失か つ小型化することができ、デジタル信号処理機能と高性能の RF回路を混載した半導 体チップを実現することができる。
本発明では、半導体基板に特に限定はないが、 CMOSデバイスの形成されたシリ コン半導体基板に対しては、低誘電率絶縁膜ロッドを埋め込んだ領域を形成すること で、本質的に低抵抗材料であるシリコン基板の一部に高抵抗かつ低誘電率な低 RF ノイズ伝播領域を任意の位置に形成できる。なお、多層配線構造には、 2層以上の 配線層を有する配線構造が含まれる。
図面の簡単な説明
[0023] [図 1]本発明の第 1の実施形態の半導体装置を示す断面図。
[図 2]本発明の第 2の実施形態の半導体装置を示す断面図。
[図 3]低誘電率材料が埋設される開口の配置状態の第 1の例を示す平面図。
[図 4]低誘電率材料が埋設される開口の配置状態の第 2の例を示す平面図。
[図 5]本発明の第 3の実施形態の半導体装置を示す断面図。
[図 6]本発明の第 4の実施形態の半導体装置を示す断面図。
[図 7]本発明に係る半導体デバイスを複数個搭載した装置の使用状態を例示するブ ロック図。
[図 8]本発明の第 1の実施例の半導体装置の平面図と断面図。 [図 9]本発明の第 1の実施例の半導体装置の製造方法の一工程段階を説明するた めの平面図と断面図。
[図 10]本発明の第 1の実施例の半導体装置の製造方法の一工程段階を説明するた めの平面図と断面図。
[図 11]本発明の第 1の実施例の半導体装置の製造方法の一工程段階を説明するた めの平面図と断面図。
[図 12]本発明の第 1の実施例の半導体装置の製造方法の一工程段階を説明するた めの平面図と断面図。
[図 13]本発明の第 1の実施例の半導体装置の製造方法の一工程段階を説明するた めの平面図と断面図。
[図 14]本発明の第 1の実施例の半導体装置の製造方法の一工程段階を説明するた めの平面図と断面図。
[図 15]本発明の第 1の実施例の半導体装置の製造方法の一工程段階を説明するた めの平面図と断面図。
[図 16]本発明の第 1の実施例の半導体装置の製造方法の一工程段階を説明するた めの平面図と断面図。
[図 17]本発明の第 1の実施例の半導体装置の製造方法の一工程段階を説明するた めの平面図と断面図。
[図 18]本発明の第 1の実施例の半導体装置の製造方法の一工程段階を説明するた めの平面図と断面図。
[図 19]本発明の第 2の実施例の半導体装置の平面図と断面図。
[図 20]本発明の第 3の実施例の半導体装置の断面図。
[図 21]本発明の第 4の実施例の半導体装置の断面図。
[図 22]本発明の第 5の実施例の半導体装置の断面図。
[図 23]本発明の第 6の実施例の半導体装置の断面図。
[図 24]本発明の第 7の実施例の半導体装置の断面図。
[図 25]本発明の第 8の実施例の半導体装置の断面図。
[図 26]送 ·受信機能を備えた典型的な半導体- [図 27]半導体基板上に形成されたインダクタの平面図とその等価回路図。
[図 28]第 1の従来技^ 1の断面図。
[図 29]第 2の従来技^ 1の断面図。
[図 30]本発明の第 5の実施の形態を示す断面図。
[図 31]複数の配線層が、ビアを介して電気的に並列に接続されていることを示す上 面図。
[図 32]本発明の第 6の実施の形態を示す断面図。
[図 33]複数の配線層の端部同士が、ビアを介して電気的に直列に接続されているこ とを示す上面図。
[図 34]複数の配線層の端部同士が、ビアを介して電気的に直列に接続されているこ とを示す上面図。
[図 35]複数の配線層の端部同士が、ビアを介して電気的に直列に接続されているこ とを示す上面図及び断面図。
[図 36]複数の配線層の端部同士が、ビアを介して電気的に直列に接続されているこ とを示す上面図及び断面図。
[図 37]複数の配線層の端部同士が、ビアを介して電気的に直列に接続されているこ とを示す上面図及び断面図。
[図 38]複数の配線層の端部同士が、ビアを介して電気的に直列に接続されているこ とを示す上面図及び断面図。
[図 39]本発明の第 7の実施の形態を示す断面図。
[図 40]本発明の第 8の実施の形態を示す断面図。
[図 41]本発明の第 9の実施の形態を示す断面図。
[図 42]本発明の第 7の実施の形態を製造するための工程断面図。
[図 43]本発明の第 7の実施の形態を製造するための工程断面図。
[図 44]本発明の第 7の実施の形態を製造するための工程断面図。
[図 45]本発明の第 7の実施の形態を製造するための工程断面図。
[図 46]本発明の第 8の実施の形態を製造するための工程断面図。
[図 47]本発明の第 8の実施の形態を製造するための工程断面図。 [図 48]本発明の第 8の実施の形態を製造するための工程断面図。
[図 49]本発明の第 9の実施の形態を製造するための工程断面図。
[図 50]本発明の第 9の実施の形態を製造するための工程断面図。
[図 51]本発明の第 9の実施の形態を製造するための工程断面図。
[図 52]低誘電率材料が埋設される開口の配置状態の第 3の例を示す平面図。
[図 53]本発明の第 1の実施の形態において、インダクタの Q値の低誘電率充填部材 の埋め込み深さ依存性を説明するための説明図。
[図 54]本発明の第 1の実施の形態において、インダクタの Q値の低誘電率充填部材 の埋め込み深さ依存性を説明するための説明図。
発明の実施の形態
次に、本発明の実施の形態に基づいて図面を参照して本発明を更に詳細に説明 する。図面を通して、同様な要素には同様な参照符号が付される。
図 1を参照すると、本発明の第 1の実施の形態に係る半導体チップは、高周波アナ ログ信号の処理を行う RF回路領域 100と、デジタル信号の処理を行うデジタル回路 領域 200とを有する。半導体基板 51上には、複数の層間絶縁膜を含む積層絶縁構 造 52が形成されている。 RF回路領域 100の積層絶縁構造 52内には、多層配線を 利用して例えばスパイラル構造のインダクタ 53が設けられる。 RF回路領域 100には 、少なくとも 1層の層間絶縁膜を貫通し半導体基板 51の内部に到達する開口が設け られ、該開口内部には、比誘電率がシリコン酸化膜のそれよりも低い低誘電率充填 部材 54が埋め込まれている。開口は、基板と垂直方向に見て、円形、又は、四角形 などの多角形であってもよい。さらには、図 52に示すように、六角形状の開口を充填 率を高くするべく配置する、いわゆるハニカム（蜂の巣)構造としても良レ、。このときの 六角形の形状としては、正六角形に限るものではなぐ例えば図 52に示すような形状 、すなわち、一組の対向する角が各々、 90度であるような六角形、であっても良い。 図 52に示した六角形の形状は、現在一般に用いられている半導体デバイスの設計 上の制約、すなわち、設計上許容される線が、ある基準面に対して 0度、 45度、 90度 に限られる、という制約によるものである。もちろん、実際に形成される開口部形状は 、露光やエッチング等、製造上のばらつきの影響を受けるため、設計上は 90度として も、実際に形成される開口部形状のなす角度は、必ずしも正確に 90度になるとは限ら ず、例えば 80度から 100度程度となる。上記六角形開口をハニカム状に配置した構造 は、基板平面に対する開口部の充填率を高めることができ、かつ、基板の機械強度 を保てる点で、好ましレ、。さらには、前記開口は、溝状の開口であってもよい。溝状の 開口の場合、溝同士が交差するように形成されていてもよい。開口内に坦め込まれ た低誘電率充填部材 54は、酸化シリコン中の酸素をメチル基などの有機基によって 一部置換した有機シロキサン (MSQ)膜や、この有機シロキサン膜内に 5ηπι φ以下 の微小空孔を分散させたポーラス絶縁膜等で形成されてもょレ、。低誘電率充填部材 54の望ましレ、比誘電率は 3以下である。
半導体基板 51に対する前記低誘電率部材 54の埋め込み深さに制限を加えるもの ではないが、半導体基板の実効的な高抵抗化の観点からは、製造プロセスに許容さ れうる範囲内で、可能な限り深くすることがより好ましい。低誘電率材料の埋設性等、 実際の製造プロセスに起因した制約により、低誘電率部材 54の充填深さを制限する 場合は、前記低誘電率部材 54の基板内深さは 2 /i m以上、好ましくは 5 μ ΐη以上で あることがより好ましい。図 53は、半導体基板 51の表面から、低誘電率充填部材 54の 坦め込み深さを、それぞれ（a) 2.5 μ πι、（b) 5 i m、（c) 10 μ m、 (ά) 20 μ πι,とした模式 図が示されている。図 53 (a)には、積層絶縁膜 52及びインダクタ 53が図示されている 。上記積層絶縁膜 52、及びインダクタ 53については、図 53 (b)、（c)、（d)に対しても 図 53 (a)と同じく形成されているものとし、特に図示しない。また、低誘電率充填部材 54の基板表面から図面上方向への高さ、及び積層絶縁膜内部における最上面の位 置、等については、本願発明の第 7、第 8及び第 9の実施の形態に詳細に記載してあ るため、図 53においては特に説明しない。すなわち、図 53の説明図においては、前 記低誘電率充填部材 54の、基板深さ方向への埋め込み深さを説明の対象とするも のである。図 53 (e)は、上記（a)、 （b)、（c)、 （d)構造それぞれについて、最上層配線 層に配置したオンチップインダクタ 53の Q値の周波数依存性を示したものである。低 誘電率充填部材 54を埋め込んでいない構造と比較して、（a)、（b)、 （c)、 （d)それぞ れの構造において、各々 Q値が向上しており、また、低誘電率充填部材 54の坦め込 み深さが深いほど、 Q値の向上率が高い。 また、半導体基板 51として、例えば、米国電気学会主催 1998年 8月 ラジオ ァ ンド ワイヤレス カンファレンス 会議録 第 305頁（Proceedings of IEEE Radio and Wireless Conference, 1998. RAWCON 98 p.305)、に開示されているような、抵抗率 の異なる複数の層からなる半導体基板を用いる場合には、前記低誘電率部材 54は、 半導体基板表面から、低抵抗ェピタキシャル層の中間程度の深さまで達していること が好ましい。さらには、低抵抗ェピタキシャル層の最下端まで達していることが、より 好ましレ、。さらに好ましくは、前記低誘電率部材 54の下端が、低抵抗ェピタキシャル 層を貫通し、最下層をなす支持基板に達していることが好ましい。図 54を参照すると 、高抵抗ェピタキシャル層 104、低抵抗ェピタキシャル層 105、及び高抵抗支持基板 106からなる、前記抵抗率の異なる複数の層からなる半導体基板 107に対して、低誘 電率充填部材 54の埋め込み深さを、半導体基板表面から、それぞれ (a) 2.5 x m、 (b ) 5 z m、 (c) 10 x m、 (d) 20 z m、とした模式図が示されている。図 54 (a)には、積層絶 縁膜 52及びインダクタ 53が図示されている。上記積層絶縁膜 52、及びインダクタ 53に ついては、図 54 (b)ヽ (c)、 （d)に対しても図 54 (a)と同じく形成されているものとし、特 に図示しない。また、低誘電率充填部材 54の基板表面から図面上方向への高さ、及 び積層絶縁膜内部における最上面の位置、等については、本願発明の第 7、第 8及 び第 9の実施の形態に詳細に記載してあるため、図 54においては特に説明しない。 すなわち、図 54の説明図においては、前記低誘電率充填部材 54の、基板深さ方向 への埋め込み深さを説明の対象とするものである。図 54 (e)は、上記 (a)、 （b)、 （c)、 ( d)構造それぞれについて、最上層配線層に配置したオンチップインダクタ 53の Q値 の周波数依存性を示したものである。低誘電率充填部材 54を坦め込んでいない構 造と比較して、（a)、 （b)、 （c)、 （d)それぞれの構造において、各々 Q値が向上してお り、低誘電率充填部材の埋め込み深さが深いほど、 Q値の向上率が高レ、。さらには、 坦め込み深さを 10 z m以上にすることで、特に Q値の向上率が高くなつていることが わかる。これは、低誘電率充填部材の埋め込み深さを 10 μ πιとした場合、低誘電率 充填部材が前記低抵抗ェピタキシャル層を貫通する構造となるため、該低抵抗ェピ タキシャル層に発生する渦電流を、より低減できているためであると考えられる。従つ て、半導体基板として、前記抵抗率の異なる複数の層からなる半導体基板を用いる 場合には、低誘電率充填部材 54の埋め込み深さは、前記低抵抗ェピタキシャル層を 貫通する深さよりも深いことが、より好ましい。
製造上の制約により、前記低誘電率部材 54の深さが、低抵抗ェピタキシャル層の 最下端まで達していなくとも、本願発明によれば、基板容量を低減できることはもちろ んのこと、基板抵抗を実効的に高抵抗化することができ、かつ、半導体基板内に発 生する渦電流の主要経路となる半導体基板と金属配線との距離を物理的に離すこと ができるため、本願発明の目的とする効果を得ることができる。
[0025] 低誘電率充填部材 54は、特に、半導体チップの周辺部に沿って埋め込むようにし 、その上にオンチップアンテナ配線を形成するようにしてもよい。オンチップアンテナ 配線は、例えば 字状、〃1 字状、〃U〃字状または多重ループに形成される。 インダクタ 53の卷線配線あるいはオンチップアンテナ配線を含む多層配線が形成 された後、半導体基板の裏面は研削され、半導体基板 51は、その厚さが低誘電率 充填部材 54を埋め込むための開口の半導体基板内の深さの 2倍以下となるように、 薄層化される。これにより基板の高抵抗化が実現され基板電流の低減が可能になる
[0026] 図 2を参照すると、本発明の第 2の実施の形態に係る半導体装置は、本実施形態 では、半導体基板が低誘電率充填部材 54を坦め込むための開口の底面が露出す るまでに研磨されている点を除いて、第 1の実施の形態に係る半導体装置と同様で ある。本実施形態では、半導体基板の一層の高抵抗化が実現される。
[0027] 低誘電率充填部材 54の平面的な配置は、正方格子点配置、斜め方向配歹 lj〔図 11
(a)参照〕などの規則的な配列であってもよい。或いは、図 3に示すように、不規則な 配列とすることもできる。低誘電率充填部材 54をランダムに配置することにより、 RF 回路領域に平面的に見て直線的な電流経路が形成される確率を低めることができ、 実効的に基板抵抗 R1を増大させることができる。また、図 4に示すように、低誘電率 充填部材 54を規則的に配置しつつ、 RF回路領域での全幅または全長に渡る直線 的な電流経路の形成を防止するようにしてもよい。さらには、六角形状の開口を充填 率を高くするべく配置する、レ、わゆるハニカム（蜂の巣)構造としても良レ、。
[0028] 低誘電率充填部材 54を格子状に形成された溝に坦め込むことにより、 RF回路領 域において電流経路が形成されるのを完全に抑えるようにすることもできる。しかし、 このような基板を分断する構造は基板の機械的な強度を脆弱化するため、基板厚が 薄レ、場合には避けた方がょレ、。
[0029] 図 5を参照すると、本発明の第 3の実施の形態においては、 RF回路領域 100上に 、高透磁率領域 300が設けられている。高透磁率領域 300においては、複数の層間 絶縁膜を有する積層絶縁構造 52中に、インダクタ 53の卷線の中心部およびその周 囲に、一つの層間絶縁膜を貫通して他の層間絶縁膜に到達する開口が設けられ、 その開口を高透磁率磁性材料で坦め込んでなる高透磁率部材 55が形成される。こ こで、坦め込まれる高透磁率磁性材料が導電性を有するバルタ形態のものであると き、誘導電流の低減のために、開口は、そのアスペクト比 (深さ/直径または一辺の 長さ）が 1以上である条件に設定される。坦め込まれる高透磁率磁性材料が絶縁性 材料であるとき、あるいは下記のように軟磁性材料の微粒子を絶縁性材料 (望ましく は低誘電率絶縁材料）と混合したものであるとき、このような条件は不要である。
[0030] さらに、インダクタ 53の卷線間の浮遊容量を低減するために、開口内は高透磁率 磁性材料とともに低誘電率絶縁材料が坦め込まれるようにしてもよい。この場合、高 透磁率部材 55は低誘電率絶縁材料に高透磁率磁性材料微粉末が分散された材料 が開口内に坦め込まれたものとする。望ましい絶縁性材料としては、上述の有機シロ キサン膜やこの有機シロキサン膜内に微小空孔を分散させたポーラス絶縁膜等が挙 げられる。
[0031] 高透磁率部材 55は、開口内に高透磁率磁性体微粉末が分散された低誘電率絶 縁材料によって埋め込む方式に代え、開口内壁面をスパッタ法、 CVD法ゃメツキ法 等を用いて高透磁率材料膜にて被覆し、残りの開口内空間を低誘電率材料にて埋 め込むようにしてもよレ、。
[0032] 高透磁率部材 55が、導電性バルタ材料によって構成されるとき、高透磁率部材 55 が形成される領域に大口径の開口を形成し該開口内を低誘電率絶縁材料によって 坦め込んでもよい。この場合、低誘電率絶縁材料層に高透磁率材料充填用開口を 形成し、この開口に軟磁性体材料をスパッタ法ゃ電解メツキ法などにより埋め込むよ うにしてもよい。高透磁率部材 55は、インダクタ形成領域以外の領域に設けるように してもよレ、。この場合、高透磁率部材 55は磁気シールドの機能を果たすことになる。
[0033] 図 6を参照すると、本発明の第 4の実施の形態は、本実施形態例では、高透磁率 部材 55力 基板面に垂直な高透磁率部材 55のロッド部材 55aの他にロッド部材 55a 上を覆いロッド部材 55aを連結するプレーン部材 55bを備えている点を除いて、第 3 実施の形態と同様である。高透磁率部材 55にプレーン部材 55bを設けたことにより、 インダクタ 53の卷線周囲の透磁率が高まり、インダクタンスの一層の増大ないしイン ダクタ 53の一層の小型化が可能になる外、他の配線の誘導電流を軽減させることが できる。
図示された例では、高透磁率部材 55のプレーン部材 55bはロッド部材 55aの上部 に設けられている力 ロッド部材 55aの下部に設けるようにしてもよレ、。あるいは、ロッ ド部材 55aの上部および下部の双方にプレーン部材を設けるようにしてもよい。
[0034] 第 1ないし第 4の実施の形態を備えた半導体デバイスによれば、インダクタの小型 ィ匕と高性能化が可能となり、かつ小型化 ·高性能化された受動素子と CMOS回路な どの能動素子とを 1チップ上に混載できる。よって、本願発明による半導体デバイス では、損失やノイズ伝搬が抑制された RF回路とデジタル回路（SRAMなどのメモリ 部も含む）との混載チップの実現が可能になる。
RF通信機能を混載したチップでは、チップ間の信号のやり取りを無線 USB化や無 線 WLAN化あるいは UWB通信化することも可能となる。従来、複数のデジタル論理 チップ力 構成されるシステムを構成する場合、複数のチップをプリント配線基板に 実装してレ、たが、そのプリント配線基板内の信号遅延や信号力ップリングなどの問題 を解決するための設計工数に莫大な時間と費用を必要としていた。
[0035] 本発明に係る半導体デバイスによれば、図 7に示すように、 RF通信回路領域 61と デジタルベースバンド 62とをそれぞれ複数搭載しさらにメモリ領域 63を設けた RF回 路-デジタル回路混載のチップ 60を複数用意しておき、これらのチップ間の信号伝 達を無線で行うことが可能になる。このため、プリント配線基板は低ノイズの電源供給 に特化することができ、設計工数を大幅に低減できる。また、チップ配置の制限も大 幅に緩和される。
[0036] 図 30は、本発明の第 5の実施の形態を示す構造図である。本発明の第 5の実施の 形態によれば、前記低容量基板上に、少なくとも 2層以上の複数の配線層 85が形成 され、該配線層の全域にわたって複数のビアプラグ 86が形成されており、複数の配 線層が電気的に並列に接続されたインダクタが形成されている。符号 1 9は、インダク タの磁心およびその周辺を含む領域に形成された高透磁率分離領域である。
[0037] インダクタ配線部分の上面図及びその断面を図 31に示す。複数層の配線層 87— 89を相互に接続するビアプラグ 86a、 86b力示されてレ、る。図 31の説明図では、イン ダクタ 85の平面形状としてスパイラル型を用いて説明している力 インダクタ 85の形 状として公知の円形や八角形型のものを用いても良い。通常、ビアプラグの個数は、 半導体デバイスの形成プロセス、或いは設計上の制約により、その形状、大きさ、配 歹 IJ、或いは配置可能な個数、等が制限される。並列に相互接続した配線層の抵抗値 を低減するためには、複数の配線層同士を、設計上許容されうるできるだけ多くのビ ァプラグにより相互接続することが好ましい。説明図 31に示したビアプラグ 86a、 86b の数は、通常用いられる半導体デバイスの形成プロセス、及び設計上の制約が許容 しているビアの数よりも明らかに少ないが、これは本発明の原理を概念図として説明 するためであり、説明図 31におけるビアプラグの配歹 IJ、形状、及び個数等により、本 発明は何ら制限されるものではなレ、。
[0038] 複数の配線層を互いに並列に接続することは、電気回路理論の観点からは、 1層の みの配線層を用いてインダクタを形成した場合と比較して、配線層を厚膜ィ匕したこと に相当し、これによりインダクタ配線の抵抗損失が低減できる。複数の配線層を用い ることにより、最上層 1層のみの配線層を使用した場合と比較して配線層と基板との距 離が近くなり、配線層と基板間の容量が増加してしまうが、本願発明によれば、基板 に低容量基板領域が形成されているため、容量増加の影響を抑制することができる 。従って、複数の配線層の相互並列接続により抵抗損失を低減し、かつ容量増加を 抑制したインダクタ素子を得ることができる。
[0039] 図 32は、本発明の第 6の実施の形態を示す構造図である。本発明の第 6の実施の 形態によれば、前記低容量基板上に、少なくとも 2層以上の複数の配線層の端部同 士が、複数のビア 86により、電気的に直列に接続されたインダクタ 91が形成されてい る。インダクタ配線部分の上面図を図 33に示す。図 33の説明図では、インダクタ 91 の平面形状としてスパイラル型を用いて説明している力 S、インダクタの形状として公知 の円形や八角形型のものを用いても良い。複数の配線層 87, 88を互いに直列に接 続することは、インダクタ配線の配線長を長くすることに相当し、配線層 1層のみを使 用してインダクタを形成した場合と比較して、より小さい占有面積で、同値のインダク タンスを持つインダクタ素子を形成することができる。複数の配線を用いることにより、 最上層 1層のみの配線層を使用した場合と比較して配線層と基板との距離が近くなり 、配線層と基板間の容量が増加してしまうが、本願発明によれば、基板に低容量基 板領域が形成されているため、容量増加の影響を抑制することができる。従って、チ ップ内に占める面積を低減し、かつ容量増加を抑制したインダクタ素子を得ることが できる。
[0040] 本実施の形態により、複数の配線層が、互いに上下に位置する場合には、両者の 間に寄生容量が発生する。すなわち、前記寄生容量は、図 27の等価回路で示され る配線間容量 Cpに相当する。この寄生容量を低減するため、上下の配線層 87, 88 の配線幅を異なる幅にすることにより、配線間に発生する寄生容量を低減することが できる。さらには、直列接続によって 1つのインダクタ素子を形成する複数の配線層の うち、互いに上下の位置関係にある配線同士は、その間に負の相互インダクタンスの 発生を防ぐため、上下の配線層同士の電流方向が、互いに対向しないような配置に すること力 Sより好ましい。図 33から図 38に、かかる目的を達成するための多層配線の 配置例を示す。
[0041] 通常、ビアプラグ 86の個数は、半導体デバイスの形成プロセス、或いは設計上の 制約により、その形状、大きさ、配列、或いは配置可能な個数、等が制限される。ビア プラグによる接続部分の抵抗値を低減するためには、設計上許容されうるできるだけ 多くのビアプラグにより、配線層同士を相互接続することが好ましい。説明図 33から 3 8に示したビアプラグの数は、通常用いられる半導体デバイスの形成プロセス、及び 設計上の制約が許容しているビアの数よりも明らかに少ないが、これは本発明の原 理を概念図として説明するためであり、説明図 33から 38におけるビアの配歹 1J、形状、 及び個数等により、本発明は何ら制限されるものではない。
[0042] 図 39に示す本発明の第 7の実施の形態は、低容量基板領域を内包する半導体基 板上にダマシン法により銅を主成分とする金属配線を形成した半導体デバイスに適 用される。第 1層間絶縁膜 4の上に、少なくともシリコンを含有し、第 1層間絶縁膜 4と比 較して少なくとも 1つ以上の異なる元素を含有する第 1ストッパ絶縁膜 92及び第 2ストツ パ絶縁膜 93が形成されている。ここで、低容量基板領域の上に位置する第 2層間絶 縁膜 9、第 1ストツバ絶縁膜 92、及び第 2ストッパ絶縁膜 93中に形成された第 1金属配 線 10の底面が平坦である。
[0043] 本実施の形態については、多層配線の主形成材料として銅、及び銅を主成分とす る合金を用いた場合に、その効果を得ることができる。銅及び銅を主成分とする配線 構造は、主としてダマシン法と呼ばれる方法により形成されるが、本発明の第 7の実 施の形態によれば、多層配線の形成方法として、前記ダマシン法を用いる場合に、 本実施の形態の効果を得ることができる。なお、本実施の形態においては、前記第 6 までの実施の形態と異なる点として、半導体基板内に形成された低容量基板領域の 部分の構造のみが異なるため、当該部分のみを抜粋して説明する。また、銅を主成 分とした配線材料、及びその形成方法としては、現在主流となっている材料、及びェ 程を想定しているが、本実施の形態においては銅を主成分とした配線の材料、構造 及び製造工程は本発明に対して影響を与えないため、銅を主成分とする配線の形 成方法の詳細については、特に言及しない。以下、図面を参照して本発明の第 7の 実施の形態について詳細に説明する。
[0044] 図 39において、第 1層間絶縁膜 4の上に、少なくともシリコンを含有し、第 1層間絶縁 膜 4と比較して、少なくとも 1つ以上の異なる元素を含有する第 1ストッパ絶縁膜 92及 び第 2ストッパ絶縁膜 93が形成されている。ストッパ絶縁膜としては、少なくともシリコン を含有し、低誘電率絶縁体ロッド 8の構成材料である低誘電率膜 7の CMPを行う際と、 第 2層間絶縁膜 9のプラズマエッチングを行うに際して、充分な選択比が確保できる 材料であることが好ましい。より詳しくは、第 2層間絶縁膜 9として、 SiO、或いは SiO にボロンやリン等の元素をドープした材料、或いはシリコン酸化膜の酸素の一部を水 素やメチル基に置き換えたものや、さらには炭素添カ卩したシリカ（Si〇C)や、 SiOCHな どの、シリコン酸化膜よりも低い比誘電率を持つ材料を用いる場合には、ストッパ絶縁 膜 92及び 93としては、少なくともシリコンと窒素を含有する材料がより好ましぐ例とし ては SiNや SiON、或いは SiCNなどがあげられる。また、低誘電率絶縁膜 7として、シリ コン酸化膜の酸素の一部を水素やメチル基に置き換えたものや、さらには炭素添カロ したシリカ（SiOC)や、 SiOCHなどの、シリコン酸化膜よりも低い比誘電率を持つ材料 を用いる場合には、ストツバ絶縁膜 92及び 93としては、少なくともシリコンと窒素を含 有する材料がより好ましぐ例としては SiNや SiON、或いは SiCNなどがあげられる。スト ッパ絶縁膜 92及び 93は、構成元素及びその比率が同様の、すなわち同一の絶縁膜 材料であっても良ぐこの場合は、図 37に示した第 1ストッパ絶縁膜 92と第 2ストッパ絶 縁膜 93との界面は、走査型電子顕微鏡や透過型電子顕微鏡を用いても、明瞭に観 察できないことがある。さらに本実施の形態においては、前記低容量基板領域の上 に位置する第 1ストツバ絶縁膜 92、第 2ストツバ絶縁膜 93、及び第 2層間絶縁膜 9中に 形成された第 1金属配線 10の底面が平坦であることを特徴とし、前記金属配線層 10 の直下に位置する低誘電率絶縁体ロッドと、前記金属配線層 10の直下に位置しない 低誘電率ロッドとの最上部面が、互いに同一平面上に位置しない。
また、本第 7の実施の形態は、本願発明の第 1から第 6の実施の形態において、多層 配線材料として銅及び銅を主成分とした合金を用いる場合に対して同時に適用でき るものである。
[0045] 本発明の第 8の実施の形態は、前記低容量基板領域を内包する半導体基板上に ダマシン法により銅を主成分とする金属配線を形成した半導体デバイスに適用される 。第 1層間絶縁膜 4の上に、少なくともシリコンを含有し、第 1層間絶縁膜 4と比較して 少なくとも 1つ以上の異なる元素を含有する第 1ストッパ絶縁膜 92及び第 2ストッパ絶 縁膜 93が形成され、前記低容量基板領域の上に位置する第 2層間絶縁膜 9、第 1スト ッパ絶縁膜 92、及び第 2ストッパ絶縁膜 93中に形成された第 1金属配線 10の底面が 平坦であり、前記低容量基板領域に位置する低誘電率膜ロッド 8の開口上部に、低 誘電率膜ロッド 8よりも高い比誘電率、及び機械強度を有するキャップ絶縁膜 94が、 低誘電率絶縁体ロッドの上端に形成されている。
[0046] 本実施の形態については、多層配線の主形成材料として銅、及び銅を主成分とす る合金を用いた場合に、その効果を得ることができる。銅及び銅を主成分とする配線 構造は、主としてダマシン法と呼ばれる方法により形成されるが、本発明の第 8の実 施の形態によれば、多層配線の形成方法として、前記ダマシン法を用いる場合に、 本実施の形態の効果を得ることができる。なお、本実施の形態においては、前記第 6 までの実施の形態と異なる点として、半導体基板内に形成された低容量基板領域の 部分の構造のみが異なるため、当該部分のみを抜粋して説明する。また、銅を主成 分とした配線材料、及びその形成方法としては、現在主流となっている材料、及びェ 程を想定しているが、本実施の形態においては銅を主成分とした配線の材料、構造 及び製造工程は本発明に対して影響を与えないため、銅を主成分とする配線の形 成方法の詳細については、特に言及しない。以下、図面を参照して本発明の第 8の 実施の形態について詳細に説明する。
図 40は、本発明の第 8の実施の形態を示す構造図である。本実施の形態において は、第 1層間絶縁膜 4の上に、少なくともシリコンを含有し、第 1層間絶縁膜 4と比較し て、少なくとも 1つ以上の異なる元素を含有する第 1ストッパ絶縁膜 92及び第 2ストツバ 絶縁膜 93が形成されている。ストッパ絶縁膜としては、少なくともシリコンを含有し、低 誘電率絶縁体ロッド 8の構成材料である低誘電率膜 7、及び第 2層間絶縁膜 9のブラ ズマエッチングを行うに際して、充分な選択比が確保できる材料であることが好ましレ、 。より詳しくは、第 2層間絶縁膜 9として、 SiO、或いは SiOにボロンやリン等の元素を ドープした材料、或いはシリコン酸化膜の酸素の一部を水素やメチル基に置き換え たものや、さらには炭素添加したシリカ（SiOC)や、 SiOCHなどの、シリコン酸化膜より も低い比誘電率を持つ材料を用いる場合には、ストッパ絶縁膜 92及び 93としては、少 なくともシリコンと窒素を含有する材料がより好ましぐ例としては SiNや SiON、或いは SiCNなどがあげられる。また、低誘電率絶縁膜 7として、シリコン酸化膜の酸素の一部 を水素やメチル基に置き換えたものや、さらには炭素添加したシリカ（Si〇C)や、
Si〇CHなどの、シリコン酸化膜よりも低い比誘電率を持つ材料を用いる場合には、ス トツパ絶縁膜 92及び 93としては、少なくともシリコンと窒素を含有する材料がより好まし く、例としては SiNや SiON、或いは SiCNなどがあげられる。ストッパ絶縁膜 92及び 93は 、構成元素及びその比率が同様の、すなわち同一の絶縁膜材料であっても良ぐこ の場合は、図 40に示した第 1ストツバ絶縁膜 92と第 2ストツバ絶縁膜 93との界面は、走 查型電子顕微鏡や透過型電子顕微鏡を用いても、明瞭に観察できないことがある。 [0048] 本実施の形態においては、前記低容量基板領域に位置する低誘電率膜ロッド 8の 開口上部に、低誘電率膜ロッド 8よりも高い比誘電率、及び機械強度を有するキヤッ プ絶縁膜 94が、低誘電率絶縁体ロッドの上端に形成されてレ、る。
本実施の形態においては、前記低容量基板領域の上に位置する第 1ストツバ絶縁 膜 92、第 2ストツバ絶縁膜 93、及び第 2層間絶縁膜 9中に形成された第 1金属配線 10 の底面が平坦であることを特徴とし、前記金属配線層 10の直下に位置する低誘電率 絶縁体ロッドの上部に形成されたキャップ絶縁膜の最上部面と、前記金属配線層 10 の直下に位置していない低誘電率ロッド上部のキャップ絶縁膜の最上部面とが、互 いに同一平面上に位置しない。
また、本第 8の実施の形態は、本願発明の第 1から第 6の実施の形態において、多 層配線材料として銅及び銅を主成分とした合金を用いる場合に対して同時に適用で きるものである。
[0049] 本発明の第 9の実施の形態によれば、多層配線の主形成材料として、現在主流に 用いられてレ、るアルミ、或いは微量のシリコン或いは微量の銅を含有するアルミを用 いた場合に、本発明の効果を得ることができる。なお、本実施の形態においては、前 記第 6までの実施の形態と異なる点として、半導体基板内に形成された低容量基板 領域の部分の構造、及び主配線材料のみが異なるため、当該部分のみを抜粋して 説明する。また、アルミ配線材料、及びその形成方法としては、現在主流となってい る材料、及び工程を想定している力 本実施の形態においてはアルミ配線の材料、 構造及び製造工程は本発明に対して影響を与えないため、詳細については言及し なレ、。以下、図面を参照して本発明の第 9の実施の形態について詳細に説明する。
[0050] 図 41 (a)及び (b)は、本発明の第 9の実施の形態を示す構造図である。本実施の形 態においては、低誘電率絶縁体ロッド 8の最上部面が、 Wコンタクトプラグ 5の最上部 面よりも低い位置に位置していることを特徴とし、前記低容量基板領域を形成する低 誘電率絶縁体ロッド 8の開口上部に、低誘電率絶縁体ロッド 8よりも高い比誘電率、及 び機械強度を有するキャップ絶縁膜 94が、低誘電率絶縁体ロッドの上端に形成され ている。通常用いられているアルミ配線の形成においては、 Wコンタクト 5の接続部が 露出している第 1層間絶縁膜 4上に、チタン等を含有する金属化合物、及び少なくと もアルミを含有する主配線材料をスパッタリング法等により堆積した後、フォトレジスト によるパターニングを行い、プラズマエッチングにより所望の配線形状を形成する。 低誘電率ロッド 8の上部が露出した表面に対して金属のスパッタリングを行ったり、ェ ツチングプラズマにさらした場合、スパッタリングした金属が低誘電率ロッド内に拡散 してしまったり、エッチングプラズマにより低誘電率ロッドを構成する低誘電率材料の 一部元素が乖離することなどにより、低誘電率材料の比誘電率が上昇する、などの 変質が起こる場合がある。本実施の形態の効果は、キャップ絶縁膜 94により、低誘電 率ロッド 8の上面部を、スパッタリングやエッチングプラズマから保護することで、前記 低誘電率材料の変質を抑止できる点にある。また、本第 9の実施の形態は、本願発 明の第 1から第 6の実施の形態において、多層配線材料としてアルミ、或いはアルミを 主成分とした金属化合物を用いた場合に対して、同時に適用できるものである。 実施例
[0051] 次に、本発明の好ましい実施例について図面を参照して詳細に説明する。
(第 1の実施例）
図 8 (a)は、本発明の第 1の実施例を示す平面図であり、図 8 (b)は、図 8 (a)の A— Α' 線の断面図である。シリコン半導体基板上に RF回路領域（高周波信号処理回 路領域） 100とデジタル回路領域 200が設けられている。シリコン基板 1上のシヤロー トレンチ素子分離膜 2によって分離された領域内に MOSFET3が形成され、 CMOS 回路が構成されている。 RF回路領域 100のシリコン基板内には、低誘電率絶縁物が 坦設された低誘電率絶縁体ロッド 8が複数配置されている。本実施例においては、低 誘電率絶縁体ロッド 8は、 CMOSトランジスタと多層配線とを絶縁分離する第 1の層 間絶縁膜を貫いてシリコン基板内部に到達している。すなわち、低誘電率絶縁体ロッ ドは、すべての CMOSトランジスタ形成工程を終了した後に、別な言い方をすれば C MOSトランジスタ形成に必要なすべての高温熱処理工程終了後に、形成されている 。このため、シリコン酸化膜よりも低誘電率な絶縁膜を埋設することが可能になってい る。
[0052] シリコン基板 1は、すべてのデバイス形成工程が終了後研削され、本実施例では低 誘電率絶縁体ロッド 8の底面が現れるまで研磨され、薄くなつている。薄い基板構造 により、シリコン基板の実効抵抗を増加させ、かつ低誘電率絶縁体ロッドの配置により 低容量基板領域とすることで、基板を伝搬するノイズを低減させ、また損失を低減さ せている。
[0053] MOSFET3のソース'ドレイン領域は、第 1層間絶縁膜 4内に設けられたタンダステ ン (W)コンタクトプラグ 5を介して、第 2層間絶縁膜 9内に埋設された第 1層銅配線 10 に引き出されている。その上には、第 2層銅配線 12が埋設された第 3層間絶縁膜 11 、第 3層銅配線 14が埋設された第 4層間絶縁膜 13が形成されている。低誘電率絶 縁体ロッド 8が配置された低容量基板領域内には、第 3層銅配線 14と第 2層銅配線 1 2とを用いてインダクタ 40が形成されている。低容量基板領域内にインダクタを設置 することで、インダクタと基板間とのカップリング容量（CoxZ2)を低減させ、インダク タ損失を低減させている。
[0054] 第 4層間絶縁膜 13上には、第 5層間絶縁膜 15が形成されており、 RF回路領域 10 0の第 5層間絶縁膜 15には凹部が設けられ、さらに第 5層間絶縁膜 15と第 4層間絶 縁膜 13を貫通する開口が設けられ、これらの凹部および開口内に、 NiFe合金を主 体とする軟磁性体が坦め込まれて、高透磁率分離領域 19が形成されている。高透 磁率分離領域 19は、インダクタ 40の磁心およびその周辺を含む領域に形成されて いる。これにより、インダクタの小型化が可能になる。インダクタの小型化は、インダク タ線路長の減少をもたらし、 Rsおよび Cox/2をも低減させる。すなわち、インダクタ の小型化は、単に面積占有率を低減させるだけでなぐその性能をも向上させている 。この高透磁率分離領域は、インダクタ形成領域以外の領域にも形成可能であり、そ の場合、 RF回路素子の磁場シールドとしての機能を果たす。第 5層間絶縁膜 15上 はカバー膜 20により覆われてレ、る。
[0055] 次に、製造工程段階での状態を示す図 9一図 18を参照して第 1の実施例の半導体 装置の製造方法について説明する。なお、図 9一図 18のそれぞれにおいて、（a)は 平面図、（b)はその A— Α' 線の断面図である。
図 9に示すように、シリコン基板 1の表面に素子形成領域 1Aを除いて 300nmから 5 OOnm深さの浅い開口部を形成し、この開口部にシリコン酸化膜を埋め込むことでシ ヤロートレンチ素子分離膜 2を形成する。次いで、図 10に示すように、素子形成領域 1Aに pおよび nゥエル（図示せず）を形成し、ゲート絶縁膜成長、ゲート電極形成、拡 散層形成およびそのシリサイド化を行レ、、デジタル回路用 CMOS回路および RF回 路用 CMOS回路を構成する MOSFET3を形成する。さらに、シリコン酸化膜を堆積 し、 CMPで平坦ィ匕して第 1層間絶縁膜 4を形成した後、ゲート電極と拡散層にいたる ビアホールを形成し、タングステンを埋め込んで Wコンタクトプラグ 5を形成する。デジ タル回路用 CMOSと RF回路用 CMOSのゲート絶縁膜にマルチオキサイドを用いて もよレ、。また、 HfSi〇などの High_kゲート絶縁膜を用いてもよレ、。肝要なことは、この トランジスタ形成工程で、 700°C以上の高温熱処理工程をすベて終了させておくこと である。
次に、必要に応じて 50nm厚程度のシリコン酸化膜（図示せず）を形成した後、図 1 1に示すように、 RF回路領域 100の第 1層間絶縁膜 4と素子分離膜 2を貫き、シリコン 基板 1内部に到る開口 6を形成する。開口 6の形状や深さに対して制限はないが、た とえば開口径が 1一 3 μ ΐη φでその深さが 5— 30 /i mである。また、開口の配列の仕 方にも制限はないが、例えば斜め方向配列である。開口は溝形状のものを含んでい てもよレ、。さらには、六角形状の開口を充填率を高くするべく配置する、いわゆるハニ カム (蜂の巣)構造としても良レ、。
その後、図 12に示すように、開口 6を坦めるように、低誘電率絶縁膜 7を形成する。 低誘電率絶縁膜の材料は特に限定はないが、少なくともシリコン酸化膜よりも比誘電 率が小さいことが必要である。例えば、シリコン酸化膜の酸素の一部を水素に置き換 えたラダーオキサイドやメチルに置き換えた MSQなどの塗布絶縁膜が使用可能であ る。また、炭素添加したシリカ（SiOC)や SiOCHなどのプラズマ CVD膜であってもよ レ、。さらには、絶縁膜中に 10nm以下の空孔が分散しているポーラス膜であってもよ レ、。また、これらの低誘電率絶縁膜で開口 6のすベてを埋設するのでなぐまず開口 の壁面に熱 CVD法やオゾン酸化 CVD法やプラズマ CVD法により薄いシリコン酸化 膜やシリコン窒化膜を成長させた後、低誘電率絶縁膜を坦め込むようにしてもよい。 次に、図 13に示すように、層間絶縁膜上の低誘電率絶縁膜を CMP法により除去 することで、開口内部に低誘電率絶縁膜が埋め込まれた低誘電率絶縁体ロッド 8が シリコン基板内に形成される。なお、ここでは第 1層間絶縁膜 4上のすべての低誘電 率絶縁膜 7を CMPで除去した場合を示したが、その一部を残して多層配線間の分 離絶縁膜として利用することもできる。
[0057] 次に、第 2層間絶縁膜 9を成長させ、さらに Wコンタクトプラグ 5の頂部を露出させる 配線溝を形成する。この配線溝に TaZTaNや TiWなどの 25nm厚程度のバリアメタ ルおよび lOOnm厚程度のシード銅膜を成長させ、シード銅膜を電極として電解メッ キ法で銅膜を成長させる。 CMPで銅膜およびノ^ァメタル膜を選択的に除去するこ とで、図 14に示すように、第 2層間絶縁膜 9内にダマシン構造の第 1層銅配線 10を 形成する。なお、第 2層間絶縁膜 9の材料には特に制限はなぐシリコン酸化膜ゃラ ダーオキサイド、 MSQ、 SiOCHさらにはポーラス膜であってもよレ、。銅ダマシン配線 の表面には、銅拡散を防止する SiCNや SiCなどのキャップ膜（図示せず）が形成さ れる。
[0058] その後、絶縁膜の成長と配線溝およびビアホールの開設と配線溝およびビアホー ルへの銅膜の坦め込みを繰り返すことで、図 15に示すように、第 2層銅配線 12が坦 設された第 3層間絶縁膜 11、第 3層銅配線 14が坦設された第 4層間絶縁膜 13を有 する多層配線を形成する。本実施例においては、第 3層銅配線 14、第 2層銅配線 12 を用いてインダクタ 40を形成している。インダクタを形成する配線層数には制限はな レ、が、少なくともシリコン基板に坦め込まれた低誘電率絶縁体ロッド 8が配列されてい る低誘電率基板領域上に位置している必要がある。このインダクタの配置により、イン ダクタと基板とのカップリング容量 (Cox/2)を低減し、損失を少なくできる。
[0059] 次に、図 16に示すように、インダクタを形成した配線層上に第 5層間絶縁膜 15を成 長させる。そして RF回路領域 100上の第 5層間絶縁膜 15表面に凹部 16を形成し、 さらに第 5層間絶縁膜 15、第 4層間絶縁膜 13を貫き、第 3層間絶縁膜 11に到達する 開口 17を形成する。なお、第 5層間絶縁膜 15の表面をシリコン酸窒化膜で覆ってお いてもよい。
[0060] その後、図 17に示すように、凹部 16および開口 17を坦め込む軟磁性体材料膜 18 を第 5層間絶縁膜 15を覆うように形成する。軟磁性体材料膜 18としては、スパッタ法 により堆積した Ta/TiW (TiWが下層）をバリアメタルとし、その上に FeNi膜を電解メ ツキ法により成長させる。バリアメタルと FeNiの間に lnm— 10nm程度の Ru、 など のバッファ金属を挟み込んでもよい。また、軟磁性体材料膜は、 NiFeなどの軟磁性 金属や（Ni, Zn) Fe Oなどの軟磁性フェライトの微粒子を、ラダーオキサイドや MS
2 4
Qやポーラス膜といった低誘電率絶縁膜に分散させた塗布膜を用いて形成してもよ レ、。この場合、軟磁性体微粒子の粒子径は 500ηπι φ程度以下が望ましい。第 5層 間絶縁膜 15上の軟磁性体材料膜 18を CMPで除去することで、平坦なプレーン部 材と基板面に垂直なロッド部材とを有する高透磁率分離領域 19が形成される（図 18 )。このようにインダクタ磁心部に高透磁率領域を形成することで、小型化されたイン ダクタであっても、そのインダクタンス（L)を増加させることができる。例えば、 NiFe合 金膜の場合、比透磁率は 10から 100であり、インダクタンス同一として、面積比で 1Z 5程度の小型インダクタの形成が可能になる。
その後、高透磁率分離領域 19が形成された第 5層間絶縁膜 15上を覆うカバー膜 2 0を形成し、シリコン基板の裏面を研削して低誘電率絶縁体ロッド 8の底面を露出さ せると、図 8に示す本実施例の半導体デバイスを得ることができる。
[0061] (第 2の実施例）
図 19 (a)を参照すると、本発明の第 2の実施例は、プレーン部材とロッド部とを有す る高透磁率分離領域（19)に代えプレーン部材を有しない高透磁率分離ロッド 21が インダクタの磁心およびその周囲に形成されている点と、低誘電率絶縁体ロッド 8の 底面が基板裏面から露出していない点を除いて、本実施例の図 8に示す第 1の実施 例と同様である。
本実施例の製造方法は、図 15に示す工程までは第 1の実施例の場合と同様であ る。その後、インダクタ 40を形成した配線層上に第 5層間絶縁膜 15を成長させ、イン ダクタ 40の磁心およびその周囲に、第 5層間絶縁膜 15および第 4層間絶縁膜 13を 貫き第 3層間絶縁膜 1 1に至る開口を形成する。開口の径は 1 μ ηι φ力、ら 2 μ m φが 一般的であるが特に制限はなレ、。ここで肝要なことは、開口の径に対して開口の深さ が大きいこと、すなわちアスペクト比が 1以上であることである。なお、第 5層間絶縁膜 の表面をシリコン酸窒化膜で覆っておいてもよい。
[0062] その後、バリアメタルと NiFe軟磁性金属を成長させ、第 5層間絶縁膜 15上の金属 膜を CMPで除去することで、インダクタの磁心およびその周囲に、第 5層間絶縁膜 1 5、第 4層間絶縁膜 13を貫き、第 3層間絶縁膜に到達するた高透磁率分離ロッド 21 が形成される。あるいは、 （Ni, Zn) Fe Oなどの軟磁性体の微粒子を低誘電率絶縁
2 4
膜に分散させた塗布材料を塗布し、第 5層間絶縁膜 15上の塗布膜を CMPで除去し て高透磁率分離ロッド 21を形成するようにしてもよい。その後、カバー膜 20を堆積し 、シリコン基板 1の裏面を研削すると本実施例の半導体デバイスが得られる。研削は 、シリコン基板厚が、低誘電率絶縁体ロッドのシリコン基板内での長さの 2倍以下にな るようにシリコン基板を薄くするのがよレ、。例えば、 3 μ πι φで深さ 20 x mの開口に比 誘電率 = 2. 5の MSQを埋め込んだ低誘電率絶縁体ロッドを 6 μ mピッチで斜め方 向に配列した場合、シリコン基板を 40 z mまで研肖 IJ '薄膜化すると、インダクタと基板 間のカップリング容量を 50%低減することができる。
[0063] (第 3の実施例）
図 20を参照すると、本発明の第 3の実施例は、インダクタ 40の卷線配線上の第 5層 間絶縁膜 15内に第 4層銅配線 22を形成し、さらにその上に第 6層間絶縁膜 23を形 成しその内部に第 5層銅配線 24を埋設した点を除いて、図 8に示す第 1の実施例と 同様である。
[0064] 本実施例の製造方法は、第 5層間絶縁膜 15を形成するまでの工程は第 1の実施 例の場合と同様である。第 5層間絶縁膜 15を堆積した後、第 5層間絶縁膜 15に配線 溝およびビアホールを開設し、銅膜の形成と CMPにより第 4層銅配線 22を形成する 。その後に第 1の実施例と同様の方法を用いて高透磁率分離領域 19を形成する。さ らに、第 6層間絶縁膜 23、第 5層銅配線 24を形成しその上にカバー膜 20を形成す る。そして、シリコン基板の裏面を研削すると本実施例の半導体デバイスが得られる。
[0065] (第 4の実施例）
図 21を参照すると、本発明の第 4の実施例は、第 3層間絶縁膜 11の表面に形成さ れた凹部内に、高透磁率分離領域 19に接続された高透磁率分離プレーン 25が坦 設されている点を除いて、第 3の実施例と同様である。
本実施例の製造方法は、第 3層間絶縁膜 11を形成するまでの工程は第 1、第 3の 実施例の場合と同様である。第 3層間絶縁膜 11を堆積した後、第 3層間絶縁膜 11に 配線溝およびビアホールを開設し、銅膜の形成と CMPにより第 2層銅配線 12を形成 する。その後、第 3層間絶縁膜 11に凹部を形成し、バリアメタルと NiFe軟磁性金属を 成長させ、第 3層間絶縁膜 11上の金属膜を CMPで除去することにより、高透磁率分 離プレーン 25を形成する。その後の工程は第 3の実施例の場合と同様である。
[0066] (第 5の実施例）
図 22を参照すると、本発明の第 5の実施例は、 SOI (silicon on insulator)基板上に CMOSが形成されている半導体デバイスで構成される。 SOI基板には、 RF回路領 域 100とデジタル回路領域（図示なし）とが配設されている。図 22から理解できるよう に、シリコン基板 1上には埋め込み酸化膜 27を介して薄膜トランジスタである nチヤネ ルまたは pチャネル型の MOSFET3が形成されている。 MOSFET3上は第 1層間 絶縁膜 4で覆われ、第 1層間絶縁膜 4上にはコンタクトプラグ 5aを介して MOSFET3 のソース'ドレイン領域と接続される第 1層配線 10aが形成されている。
MOSFET3の周囲には、第 1層間絶縁膜 4および坦め込み酸化膜 27を貫通して シリコン基板 1の内部に到達する開口が開設されており、この開口内は低誘電率絶 縁物が埋設されており、これにより低誘電率絶縁体ロッド 8が形成されている。図示は 省略されているが、本実施例においても第 1一第 4の実施例と同様に、第 1層配線上 に 1ないし複数層の層間絶縁膜が形成され多層配線が形成されている。そして、 RF 回路領域 100の層間絶縁膜内にはインダクタおよび高透磁率領域とが形成されてい る。
[0067] (第 6の実施例）
図 23を参照すると、本発明の第 6の実施例は、化合物半導体デバイスに本発明を 適用している。図 23に示すように、半絶縁性 GaAs基板 28上には、分離領域である H+注入高抵抗領域 29に囲まれた領域内に、コレクタ領域を構成する n+-GaAs層 30 と n—GaAs層 31とが形成され、その上にベース領域を構成する p+— GaAs層 32が形 成されている。また、その上には、ェミッタ領域を構成する _八 &八3層33とコンタク ト層である n_InGaAs層 34が形成されている。 n+_GaAs層 30上には、コレクタ電極 となる AuZNi/AuGe層 35が形成され、 p+_GaAs層 32上には、ベース電極となる AuZPtZTi層 36が形成されている。また、 n— InGaAs層 34上には、ェミッタ電極を 構成する WSi層 37と AuZPtZTi層 38とが形成されている。 H+注入高抵抗領域 29とトランジスタは第 1層間絶縁膜 4で覆われ、第 1層間絶縁膜 4上にはコンタクトプラグ 5aを介してトランジスタの各電極と接続される第 1層配線 10a が形成されている。
[0068] トランジスタの周囲には、第 1層間絶縁膜 4および H +注入高抵抗領域 29を貫通し て半絶縁性 GaAs基板 28の内部に到達する開口が開設されており、この開口内は 低誘電率絶縁物が埋設されており、これにより低誘電率絶縁体ロッド 8が形成されて いる。図示は省略されているが、本実施例においても第 1一第 4の実施例と同様に、 第 1層配線上に 1ないし複数層の層間絶縁膜が形成され多層配線が形成されている 。そして、 RF回路領域 100の層間絶縁膜内にはインダクタおよび高透磁率領域とが 形成されている。
[0069] (第 7の実施例）
図 24 (a)は、本発明の第 7の実施例を示す平面図であり、図 24 (b)は図 24 (a)の A -Α' 線での断面図である。本実施例は、オンチップアンテナを有する半導体デバイ スに本発明を適用している。図 24において、図 8に示す第 1の実施例の部分と同等 の部分には同一の参照符号を付し重複する説明は適宜省略する。本実施例におい ては、半導体チップの周辺部に周辺高抵抗領域 400が設けられ、半導体チップの内 側に RF回路領域 100とデジタル回路領域 200とが設けられている。周辺高抵抗領 域 400においては、第 1層間絶縁膜 4およびシヤロートレンチ素子分離膜 2を貫通し 、シリコン基板 1内部に到達する低誘電率絶縁体ロッド 8が形成されている。そして、 周辺高抵抗領域 400上においては、第 5層間絶縁膜 15内の第 4層銅配線を利用し てオンチップアンテナ配線 41が形成されている。
オンチップアンテナ配線 41は、多層配線を介して RF回路領域 100内に形成され た MOSFETに接続されてレ、る。
[0070] 無線機能を有する半導体チップには、電波を送受信するアンテナが必要不可欠で ある。このアンテナを、絶縁膜上、例えばアルミナセラミックス上に形成したチップを別 に作製しておき、このチップを RF回路を有する半導体チップに外付けする方法もあ る。しかし、この方法では、チップ間接続部での損失やノイズ混入する技術課題や、 小型化が困難といった課題があった。一方、オンチップ上にアンテナを形成すること でこれらの技術課題を解決することができるが、例えば従来、シリコン半導体チップ上 にアンテナを形成しても、シリコン基板が低抵抗であるため電波がシールドされ、効 率のょレ、アンテナを形成することができな力 た。
[0071] 第 7の実施例では、図 24に示すように、チップの周辺部に低誘電率絶縁体ロッド 8 が埋め込まれた高抵抗かつ低誘電率な周辺高抵抗領域 400を形成し、半導体チッ プの最上層配線層にアンテナを形成している。周辺部に設置するのは、アンテナ長 を長くして送受信効率を上げるためである。なお、ここでは、ループ形状のアンテナを チップ周辺に設置した力 アンテナの形状には制限がない。例えば、チップの 1辺部 のみに設置した I字型でも、 2辺部のみに設置した L字型でも、 3辺部のみに設置した U字型でもよい。また、多重ループ構造でもよい。
[0072] (第 8の実施例）
図 25 (a)は、本発明の第 8の実施例を示す平面図であり、図 25 (b)は図 25 (a)の A -Α' 線での断面図である。本実施例は、アンテナ配線が多層に積層された構造とな つている点と、この積層構造のオンチップアンテナ配線 41の内周部に接地されたシ 一ルド配線 42が併設されている点を除いて、図 24に示した第 7の実施例と同様であ る。ここで、多層アンテナ配線は、チップ外周部を周回する、層間絶縁膜を貫通する スリット状の開口内に埋設されたアンテナ配線を多段に積層した構造となっている。 すなわち、チップの周辺部に最上層配線から最下層配線にいたるアンテナ配線の壁 が形成された構造となっている。なお、アンテナ配線は必ずしも最上層配線から最下 層配線にいたるまで形成されている必要はなレ、。上層配線の 2層分など多層にわた つてアンテナ配線が形成されていてもよい。本実施例においては、アンテナ配線の 内側にシールド配線 42が設置される力 このシールド配線も周回するスリット状の開 口に埋め込まれた配線を多段に積層した構造となっている。すなわち、最上層配線 力、ら最下層配線にいたるシールド配線の壁が形成されており、この壁によりアンテナ 配線からの電磁ノイズを遮断する構造となっている。なお、かかる多層アンテナ配線 と多層シールド配線はチップ外周力 進入する湿気を遮断する機能も合わせ持って いる。
[0073] (第 9の実施例） 次に図 42—図 45を参照し、本発明の第 7の実施の形態の構造を形成するための 製造方法について詳細に説明する。なお、この製造方法は、本発明の第 7の実施の 形態を実現するための一例であり、本願発明の範囲を限定するものではない。まず、 042 (a)に示すように、シヤロートレンチ素子分離層 2、 MOSFET3, Wコンタクトプラグ 5の形成された半導体基板上に、後に行う CMP工程時にストツバとして機能させるた め、第 1ストツバ膜 92、及び、必要に応じて、低誘電率膜の塗布性向上を目的とした 犠牲層 97を成膜する。第 1ストッパ膜 92は、後に行う CMP工程において、低誘電率絶 縁膜 7及び犠牲層 97に対して選択比が確保できる材料が好ましぐ例としては SiN、 Si〇N、 SiCN膜等があげられ、犠牲層 97は、少なくともシリコン及び酸素を含んだ絶縁 膜であることがより好ましぐ例としては SiO等があげられる。さらに好ましくは、低誘電
2
率膜 7を塗布法で形成する場合の塗布性向上の観点から、犠牲層 97は親水性の材 料であることが好ましい。
次に、図 42 (b)に示すように、フォトレジスト 98により、後に低容量基板領域を形成 するためのパターニングを行う。パターユングの形状としては、本明細書の第 1の実施 の形態に記載されるように、正方格子点配置、斜め方向配置、ランダム配置、あるい は溝格子状であってもよい。さらには、六角形状の開口を充填率を高くするべく配置 する、いわゆるハニカム（蜂の巣)構造としても良い。
次に、図 42 (c)に示すように、フォトレジスト 98をマスクとして、犠牲層 97、第 1ストツ パ絶縁膜 92、第 1層間絶縁膜 4、及びシヤロートレンチ素子分離膜 2を、プラズマエツ チングによりエッチングし、開口部 99aを形成する。続けて図 43 (d)に示すように、プラ ズマエッチングによりシリコン基板 1をエッチングし、開口部 99bを形成する。図 43 (c) ' に示したフォトレジスト 98の剥離は、シリコン基板のエッチングの後に行っても良レ、。 次に、図 43 (e)に示すように、開口部を埋設するべぐ低誘電率膜 7を形成する。低 誘電率膜 7としては、本明細書の実施の形態に記した材料を用いる。
次に、 CMPにより余剰な低誘電率膜 7、及び犠牲層 97を除去する。これによつて、 本 CMP工程において第 1ストッパ絶縁膜 92が CMPのストッパとして働き、 CMP後には 図 44 (f)に示す構造が形成される。次に第 2ストッパ絶縁膜 93を形成する（図 44 (g) ) [0075] 次に図 44 (h)に示すように、フォトレジスト 101により所望の配線溝パターンを形成し た後、その上に、図 45 G)に示すように、第 2層間絶縁膜 9を、プラズマエッチングによ りエッチングする。このとき、第 2ストッパ絶縁膜 93が、エッチングストッパとして機能し、 第 2層間絶縁膜 9のエッチング中に低誘電率ロッド 8がエッチングされるのを防ぐ働き をする。第 2層間絶縁膜 9のエッチングに際しては、レジストマスク以外にも、あらかじ め第 2層間絶縁膜 9上に形成した絶縁膜によるハードマスク法を用いても良いが、ここ には図示しない。
次に、第 2層間絶縁膜 9をマスクとして、第 2ストッパ絶縁膜 93、第 1ストッパ絶縁膜 92 、及び低誘電率絶縁体ロッド 8を、同時にプラズマエッチングによりエッチングする。ェ ツチングによって形成した配線溝を含む全面に、必要に応じてバリアメタル膜 102、及 び金属配線膜 10を堆積した後、余剰な金属膜を CMPにより除去することにより図 45 (k)の構造を得る。
本製造方法により、前記低容量基板領域を内包する半導体基板上にダマシン法に より銅を主成分とする金属配線を形成する場合のうち、特に低容量基板領域の上に 位置する第 2層間絶縁膜 9中に第 1金属配線 10を形成する場合に、第 1金属配線 10の 底面を平坦に形成することができるため、前記金属配線 10の配線抵抗値の安定性や 、絶縁信頼性等、半導体装置における金属配線に要求される性能を満足することが できる。
[0076] (第 10の実施例）
次に図 46— 48を参照しながら、本発明の第 8の実施の形態の構造を形成するため の製造方法について詳細に説明する。なお、この製造方法は、本発明の第 8の実施 の形態を実現するための一例であり、本願発明の範囲を限定するものではなレ、。ま た、本実施例については、前記第 9の実施例における製造方法のうち、図 43 ( まで の工程は同一の工程を踏襲するため、図 43 (e)までの工程については説明を省略し 、図 43 (e)と同じ構造を示す図 46 (e)から説明を行う。
図 46 (e)に示す構造を形成した後、プラズマエッチングにより低誘電率膜 7をエッチ ングし、低誘電率絶縁体ロッド 8を形成する（図 46 (f) )。エッチング条件としては、犠 牲層 97との選択比を確保できる条件で行うことが好ましい。次に、キャップ絶縁膜 94 を、低誘電率絶縁体ロッド 8上部の開口部を埋めるように堆積する。キャップ絶縁膜 94 は、低誘電率絶縁体ロッド 8よりも比誘電率が高ぐかつ弾性率、硬度などの機械強 度が高い絶縁体であることが好ましぐ犠牲層 97と同時に CMPにより除去可能である 絶縁体であることが好ましレ、。
次に、 CMPにより、キャップ絶縁膜 94と、犠牲層 97を除去し、平坦化を行う。ここで、 第 1ストッパ絶縁膜は CMPストッパとして機能するため、 CMP後には図 47 (h)に示す 構造が形成される。
[0077] 次に、図 47 (i)に示すように、第 2ストツバ絶縁膜 93、第 2層間絶縁膜 9を堆積した後 、図 47 (j)に示すように、フォトレジスト 101により所望の配線溝パターンを形成し、ブラ ズマエッチングにより図 48 (k)に示す構造を得る。このとき、第 2ストツバ絶縁膜 93が、 エッチングストツバとして機能し、第 2層間絶縁膜 9のエッチング中にキャップ絶縁膜 94がエッチングされるのを防ぐ働きをする。第 2層間絶縁膜 9のエッチングに際しては 、レジストマスク以外にも、あらかじめ第 2層間絶縁膜 9上に形成した絶縁膜によるノヽ ードマスク法を用いても良レ、が、ここには図示しなレ、。
[0078] 次に、第 2層間絶縁膜 9をマスクとして、第 2ストッパ絶縁膜 93、第 1ストッパ絶縁膜 92 、及びキャップ絶縁膜 94を、プラズマエッチングにより同時にエッチングする（図 48 (1 )。更に、必要に応じてバリアメタル膜 102、及び金属配線膜 10を堆積した後、余剰な 金属膜を CMPにより除去することにより、図 48 (m)の構造を得る。
本製造方法により、前記低容量基板領域を内包する半導体基板上にダマシン法に より銅を主成分とする金属配線を形成する場合のうち、特に低容量基板領域の上に 位置する第 2層間絶縁膜 9中に第 1金属配線 10を形成する場合に、該第 1金属配線 10の底面を平坦に形成することができるため、前記金属配線 10の配線抵抗値の安定 性や、絶縁信頼性等、半導体装置における金属配線に要求される性能を満足するこ とができる。
[0079] (第 11の実施例）
次に図 49を参照しながら、本発明の第 9の実施の形態の構造を形成するための製造 方法について詳細に説明する。なお、この製造方法は、本発明の第 9の実施の形態 を実現するための一例であり、本願発明の範囲を限定するものではない。また、本実 施例については、前記第 9の実施例における製造方法のうち、図 43 (e)までの工程 は同一の工程を踏襲するため、図 43 (e)までの工程については説明を省略し、図 43 (e)と同じ構造を示す図 49 (e)から説明を行う。
[0080] 図 49 (e)に示す構造を形成した後、プラズマエッチングにより余剰な低誘電率絶縁 膜 7を除去し、低誘電率絶縁体ロッド 8を形成する（図 49 (f) )。本発明の第 9の実施の 形態の構造を形成するためには、前記プラズマエッチングにより、低誘電率絶縁体口 ッド 8の最上部の位置力 Wコンタクトプラグ 5の最上部よりも低い位置になることが必 要である。この段差を利用して、後に低誘電率絶縁体ロッド 8の上部に絶縁体キヤッ プ 94を形成する。
次に図 49 (g)に示すように、絶縁体キャップ 94を堆積する。絶縁体キャップ 94の材 料としては、低誘電率絶縁体ロッド 8を構成する低誘電率絶縁体よりも機械強度が高 ぐかつチタンやアルミ等を含有する金属のスパッタリングや、配線金属のエッチング プラズマに対して耐性を持つ材料が好ましい。
次に、 CMPにより余剰な絶縁膜キャップ 94及び犠牲層 97を除去する。第 1ストッパ絶 縁膜 92が CMPストッパとして機能し、 CMP工程後には、図 50 (h)に示されるような断 面形状が形成される。 CMP条件としては、絶縁膜キャップ 94及び犠牲層 97を除去可 能で、かつ第 1ストッパ絶縁膜層 92との選択比が確保できるように設定すればよい。
[0081] 次に図 50 G)に示すように、プラズマエッチングにより、第 1ストッパ絶縁膜層 92を除 去する。プラズマエッチング条件としては、 Wコンタクトプラグ表面が露出するように設 定すればよい。ここで、第 1ストッパ絶縁膜層 92とキャップ絶縁膜 94の両者について、 選択比が確保される場合は図 50 (i)の形状になり、選択比が確保されず、同時にェ ツチングが進む場合は、図 50 (i) 'に示す形状になる。配線底面の平坦化の観点から は、図 50 (i) 'に示す形状がより好ましい。
[0082] 以降は、通常よく用いられるアルミ配線形成工程の製造工程に従い、多層配線構 造を形成（アルミ配線形成工程手順詳細については図示せず）し、図 51 (j)、及び図 51 (j) 'に示す構造を得る。

Claims

請求の範囲
[1] 低容量基板領域を有する半導体基板と、該半導体基板の表面領域に形成されたト ランジスタと、該トランジスタ上に配設される、複数の層間絶縁膜及び複数の配線層 を有する多層配線構造とを備える半導体デバイスにおいて、
前記低容量基板領域には、少なくとも最下層の層間絶縁膜を貫き前記半導体基板 内部に至る複数の基板開口が形成されていることを特徴とする半導体デバイス。
[2] 前記基板開口内には、低誘電率絶縁物が埋設されていることを特徴とする請求項
1に記載の半導体デバイス。
[3] 前記基板開口の半導体基板内での長さが、前記半導体基板の厚さの半分以上で あるか、または、前記基板開口が前記半導体基板を貫通していることを特徴とする請 求項 1または 2に記載の半導体デバイス。
[4] 前記基板開口は、基板表面と垂直方向にみてランダムに配置されたものであること を特徴とする請求項 1から 3のいずれか一に記載の半導体デバイス。
[5] 前記基板開口は、基板表面と垂直方向にみて前記低容量基板領域を横断する直 線的な電流経路が形成されることのないように形成されたものであることを特徴とする 請求項 1から 3のいずれか一に記載の半導体デバイス。
[6] 前記低容量基板領域の上方に、層間絶縁膜内に高透磁率材料が坦設された高透 磁率領域が設けられていることを特徴とする請求項 1から 5のいずれか一に記載の半 導体デバイス。
[7] 前記高透磁率領域には、複数の高透磁率磁性体ロッドが配置されており、該高透 磁率磁性体ロッドのそれぞれは、少なくとも一つの層間絶縁膜を貫通して他の層間 絶縁膜に到達するアスペクト比（深さ/直径または一辺の長さ）が 1以上の膜開口が 、導電性を有する前記高透磁率材料で埋め込まれて形成されてレ、ることを特徴とす る請求項 6に記載の半導体デバイス。
[8] 前記高透磁率領域には、複数の高透磁率磁性体ロッドが配置されており、該高透 磁率磁性体ロッドのそれぞれは、少なくとも一つの層間絶縁膜を貫通して他の層間 絶縁膜に到達する膜開口が絶縁性を有する高透磁率材料で埋め込まれて形成され ていることを特徴とする請求項 6に記載の半導体デバイス。
[9] 半導体基板と、該半導体基板の表面領域に形成されたトランジスタと、該トランジス タ上に配設される、複数の層間絶縁膜及び複数の配線層を有する多層配線構造と を備え、前記層間絶縁膜中に高透磁率領域が配設される半導体デバイスにおいて、 前記高透磁率領域が、少なくとも一つの層間絶縁膜を貫通して他の層間絶縁膜に 到達するァスぺ外比 (深さ Z直径または一辺の長さ）が 1以上の膜開口力 導電性 を有する高透磁率材料で埋め込まれて形成された複数の高透磁率磁性体ロッドを有 することを特徴とする半導体デバイス。
[10] 半導体基板と、該半導体基板の表面領域に形成されたトランジスタと、該トランジス タ上に配設される、複数の層間絶縁膜及び複数の配線層を有する多層配線構造と を備え、前記層間絶縁膜中に高透磁率領域が配設される半導体デバイスにおいて、 前記高透磁率領域が、少なくとも一つの層間絶縁膜を貫通して他の層間絶縁膜に 到達する膜開口が絶縁性を有する高透磁率材料で埋め込まれて形成された複数の 絶縁性高透磁率磁性体ロッドを有することを特徴とする半導体デバイス。
[11] 前記高透磁率材料が、低誘電率絶縁材料と導電性を有する高透磁率磁性材料ま たは絶縁性を有する高透磁率磁性材料とからなる複合材料であることを特徴とする 請求項 6から 10のいずれか一に記載の半導体デバイス。
[12] 前記低誘電率絶縁材料がポーラス絶縁材料であることを特徴とする請求 11に記載 の半導体デバイス。
[13] 前記高透磁率磁性体ロッドが、前記絶縁膜開口の内壁面を被覆する高透磁率材 料膜と、該高透磁率材料膜の内側に坦め込まれた低誘電率絶縁材料とを含むことを 特徴とする請求項 7または 9に記載の半導体デバイス。
[14] 前記高透磁率領域には、前記高透磁率磁性体ロッドの上部、および Zまたは、下 部に、層間絶縁膜表面に形成された凹部を高透磁率材料を含む材料にて坦め込ん でなる高透磁率磁性体プレーンが配置されていることを特徴とする請求 7から 13のい ずれか一に記載の半導体デバイス。
[15] 前記低容量基板領域上または前記高透磁率領域に、インダクタが形成されている ことを特徴とする請求項 1から 14のいずれか一に記載の半導体デバイス。
[16] 前記半導体基板上の前記低容量基板領域内または前記高透磁率領域を含む領 域内に、アナログ回路が形成されていることを特徴とする請求項 1から 15のいずれか 一に記載の半導体デバイス。
[17] 前記半導体基板上の前記低容量基板領域または前記高透磁率領域が設けられた 領域外に、ロジック回路が形成されていることを特徴とする請求項 1から 16のいずれ か一に記載の半導体デバイス。
[18] 前記低容量基板上にオンチップアンテナ配線が形成されてレ、ることを特徴とする請 求項 1から 4のいずれか一に記載の半導体デバイス。
[19] 前記オンチップアンテナ配線が半導体チップの周辺部に形成されていることを特徴 とする請求項 18に記載の半導体デバイス。
[20] 前記オンチップアンテナ配線が半導体チップの周辺に沿って T字状、〃じ字状、
〃U〃字状または多重ループに形成されていることを特徴とする請求項 18に記載の 半導体デバイス。
[21] 前記オンチップアンテナ配線が複数の層間絶縁膜を貫通して形成されたスリット状 開口を埋め込む配線層によって形成されていることを特徴とする請求項 18から 20の レ、ずれか一に記載の半導体デバイス。
[22] 前記オンチップアンテナ配線の内側には接地されたシールド配線が形成されてい ることを特徴とする請求項 19から 21のいずれか一に記載の半導体デバイス。
[23] 前記シールド配線が複数の層間絶縁膜を貫通して形成されたスリット状開口を埋め 込む配線層によって形成されていることを特徴とする請求項 22に記載の半導体デバ イス。
[24] 半導体基板と、該半導体基板の表面領域に形成されたトランジスタと、該トランジス タ上に配設される複数の層間絶縁膜及び複数の配線層を有する多層配線構造とを 備え、前記層間絶縁膜中に高透磁率領域が配設される半導体デバイスの製造方法 であって、
(1)半導体基板上にトランジスタを形成する工程と、
(2)前記低容量基板領域に少なくとも最下層の層間絶縁膜を貫き前記半導体基板 内部に至る基板開口を複数個形成する工程と、
(3)前記開口内を絶縁物により埋め込む工程と、 (4)前記半導体基板の裏面を研削する工程と、
をこの順に有することを特徴とする半導体デバイスの製造方法。
[25] 前記第（3)の工程で埋め込まれる絶縁物が、誘電率が酸化シリコンより小さレ、低誘 電率絶縁物であることを特徴とする請求 24に記載の半導体デバイスの製造方法。
[26] 前記第（1)の工程と前記第（2)の工程との間に半導体基板上にトランジスタを覆う 層間絶縁膜を形成する工程が付加されることを特徴とする請求 24または 25に記載 の半導体デバイスの製造方法。
[27] 前記低容量基板領域上に、少なくとも 2層以上の複数の配線層を用いた配線が形 成されていることを特徴とする、請求項 1から 23のいずれか一に記載の半導体デバイ ス。
[28] 前記配線層がインダクタであることを特徴とする、請求項 27に記載の半導体デバイ ス。
[29] 前記複数の配線層の配線が、複数のビアプラグにより、電気的に並列に接続され ていることを特徴とする、請求項 27から 28のいずれか一に記載の半導体デバイス。
[30] 前記複数の配線層の配線の端部が複数のビアプラグにより接続され、前記複数の 配線層は電気的に直列に接続されていることを特徴とする、請求項 27から 28のいず れか一に記載の半導体デバイス。
[31] 第 1の層間絶縁膜中に形成された第 1の配線層の電流方向と、前記第 1の層間絶縁 膜に隣接する第 2の層間絶縁膜中に形成された第 2の配線層の電流方向が、互いに 対向しないことを特徴とする、配線請求項 30に記載の半導体デバイス。
[32] 前記複数の配線層の配線が直列に接続された構造では、第 1の層間絶縁膜中に 形成された第 1の配線層と、前記第 1の層間絶縁膜と上下の位置関係にある第 2の層 間絶縁膜中に形成された第 2の配線層の電流方向が、同一方向であることを特徴と する、配線請求項 30に記載の半導体デバイス。
[33] 前記複数の配線層の配線が直列に接続された構造では、第 1の層間絶縁膜中に 形成された第 1の配線層の配線と、前記第 1の層間絶縁膜に隣接する第 2の層間絶 縁膜中に形成された第 2の配線層の配線とが、上下方向に重ならなレ、ように延びて いることを特徴とする、請求項 30から 32に記載の半導体デバイス。
[34] 前記低容量基板領域には、トランジスタの電極となるコンタクトプラグと、第 1の層間 絶縁膜上に、少なくともシリコンを含有し、前記第 1の層間絶縁膜と構成元素及び比 率の異なる絶縁膜とが形成されていることを特徴とする、請求項 1から 23、及び請求 項 27から 33に記載の半導体デバイス。
[35] 前記低容量基板領域には、トランジスタの電極となるコンタクトプラグを収容する第 1 の層間絶縁膜上に、少なくともシリコンを含有し、第 1層間絶縁膜と構成元素及び比 率の異なる絶縁膜が形成されていることを特徴とする、請求項 1から 23、及び請求項 27から 34に記載の半導体デバイス。
[36] 前記低容量基板領域には、前記低誘電率膜ロッドの最上部面が、コンタクトプラグ の最上面よりも低い位置にあることを特徴とする、請求項項 1から 23、及び請求項 27 力 35に記載の半導体デバイス。
[37] 前記低容量基板領域には、前記低誘電率膜ロッドの上部を覆って、ロッド内に充填 された絶縁膜よりも高い比誘電率、及び機械強度を持つ絶縁膜が形成されているこ とを特徴とする、請求項 1から 23及び請求項 27から 36のいずれか一に記載の半導体 デバイス。
PCT/JP2004/008450 2003-06-16 2004-06-16 半導体デバイスおよびその製造方法 WO2004112138A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005506981A JP4904813B2 (ja) 2003-06-16 2004-06-16 半導体デバイスおよびその製造方法
US10/561,089 US7750413B2 (en) 2003-06-16 2004-06-16 Semiconductor device and method for manufacturing same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003-170267 2003-06-16
JP2003170267 2003-06-16

Publications (1)

Publication Number Publication Date
WO2004112138A1 true WO2004112138A1 (ja) 2004-12-23

Family

ID=33549417

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2004/008450 WO2004112138A1 (ja) 2003-06-16 2004-06-16 半導体デバイスおよびその製造方法

Country Status (3)

Country Link
US (1) US7750413B2 (ja)
JP (1) JP4904813B2 (ja)
WO (1) WO2004112138A1 (ja)

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008047718A (ja) * 2006-08-17 2008-02-28 Nec Corp 半導体装置
JP2008177574A (ja) * 2007-01-18 2008-07-31 Harris Corp 改善されたｑのためのトロイダルインダクタの設計
EP2044626A1 (en) * 2006-06-29 2009-04-08 Intel Corporation Silicon level solution for mitigation of substrate noise
WO2009104391A1 (ja) * 2008-02-20 2009-08-27 日本電気株式会社 小型低損失インダクタ素子
JP2012521089A (ja) * 2009-03-18 2012-09-10 アギア システムズ インコーポレーテッド 磁気結合が低減された集積回路インダクタ
JP5069109B2 (ja) * 2005-06-29 2012-11-07 スパンション エルエルシー 半導体装置およびその製造方法
US8410493B2 (en) 2009-03-13 2013-04-02 Renesas Electronics Corporation Semiconductor device which can transmit electrical signals between two circuits
JP2013098238A (ja) * 2011-10-28 2013-05-20 Denso Corp 半導体装置
JP2013520031A (ja) * 2010-03-10 2013-05-30 アルテラ コーポレイション 直列接続のインダクターを有する集積回路
JP2013535107A (ja) * 2010-06-16 2013-09-09 ナショナル セミコンダクター コーポレーション 誘導性構造
JP2014168099A (ja) * 2009-03-04 2014-09-11 Qualcomm Inc 磁気膜強化インダクタ
US9042117B2 (en) 2010-03-24 2015-05-26 Renesas Electronics Corporation Semiconductor device
JP2017017258A (ja) * 2015-07-03 2017-01-19 株式会社東芝 半導体スイッチ
JP2017529690A (ja) * 2014-08-07 2017-10-05 インテル・コーポレーション Ｑ値が改善されたオンダイインダクタ

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2878081B1 (fr) * 2004-11-17 2009-03-06 France Telecom Procede de realisation d'antennes integrees sur puce ayant une efficacite de rayonnement ameliore.
CN101950748B (zh) 2005-01-28 2013-06-12 株式会社半导体能源研究所 半导体器件和制造它的方法
US7655536B2 (en) * 2005-12-21 2010-02-02 Sandisk Corporation Methods of forming flash devices with shared word lines
TWI272623B (en) * 2005-12-29 2007-02-01 Ind Tech Res Inst Power inductor with heat dissipating structure
US8860178B2 (en) * 2006-07-03 2014-10-14 Renesas Electronics Corporation Semiconductor device having an inductor
US7750408B2 (en) 2007-03-29 2010-07-06 International Business Machines Corporation Integrated circuit structure incorporating an inductor, a conductive sheet and a protection circuit
WO2010001339A2 (en) * 2008-07-02 2010-01-07 Nxp B.V. Planar, monolithically integrated coil
US8232920B2 (en) 2008-08-07 2012-07-31 International Business Machines Corporation Integrated millimeter wave antenna and transceiver on a substrate
US7943404B2 (en) * 2008-08-07 2011-05-17 International Business Machines Corporation Integrated millimeter wave antenna and transceiver on a substrate
US8106479B1 (en) 2008-10-01 2012-01-31 Qualcomm Atheros, Inc. Patterned capacitor ground shield for inductor in an integrated circuit
US7935549B2 (en) 2008-12-09 2011-05-03 Renesas Electronics Corporation Seminconductor device
JP5546895B2 (ja) * 2009-04-30 2014-07-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
TWI438696B (zh) * 2009-08-21 2014-05-21 Univ Nat Chiao Tung Chip inductor structure and manufacturing method thereof
US8957498B2 (en) 2009-08-21 2015-02-17 National Chiao Tung University On-chip electronic device and method for manufacturing the same
CN102576605B (zh) * 2009-11-17 2016-01-20 马维尔国际贸易有限公司 接地屏蔽电容器
US20120080770A1 (en) * 2010-09-30 2012-04-05 Uwe Wahl Transformer Arrangement
US8310328B2 (en) * 2010-10-07 2012-11-13 Touch Micro-System Technology Corp. Planar coil and method of making the same
CN102169552A (zh) * 2011-01-28 2011-08-31 上海集成电路研发中心有限公司 射频识别标签及其制造方法
US8610247B2 (en) 2011-12-30 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a transformer with magnetic features
US8659126B2 (en) * 2011-12-07 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit ground shielding structure
US10529475B2 (en) * 2011-10-29 2020-01-07 Intersil Americas LLC Inductor structure including inductors with negligible magnetic coupling therebetween
KR20140089192A (ko) * 2013-01-04 2014-07-14 엘지이노텍 주식회사 무선 전력 수신 장치의 안테나용 연자성 시트, 연자성 플레이트 및 연자성 소결체
US20150263082A1 (en) * 2014-03-11 2015-09-17 AItera Corporation Inductor structures with improved quality factor
US9812389B2 (en) 2015-10-01 2017-11-07 Avago Technologies General Ip (Singapore) Pte. Ltd. Isolation device
US9793203B2 (en) 2015-10-02 2017-10-17 Avago Technologies General Ip (Singapore) Pte. Ltd. Isolation device
US10269701B2 (en) * 2015-10-02 2019-04-23 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure with ultra thick metal and manufacturing method thereof
DE102016107678B4 (de) 2016-04-26 2023-12-28 Infineon Technologies Ag Halbleitervorrichtungen mit on-chip-antennen und deren herstellung
US10026647B2 (en) 2016-12-12 2018-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-metal fill with self-align patterning
US10534273B2 (en) * 2016-12-13 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-metal fill with self-aligned patterning and dielectric with voids
JP6808565B2 (ja) * 2017-04-07 2021-01-06 ルネサスエレクトロニクス株式会社 半導体装置、それを備えた電子回路、及び、半導体装置の形成方法
US10734331B2 (en) 2017-08-16 2020-08-04 Texas Instruments Incorporated Integrated circuit with an embedded inductor or transformer
US11348718B2 (en) * 2018-06-29 2022-05-31 Intel Corporation Substrate embedded magnetic core inductors and method of making
FR3103631B1 (fr) * 2019-11-25 2022-09-09 Commissariat Energie Atomique Dispositif électronique integré comprenant une bobine et procédé de fabrication d’un tel dispositif

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07183458A (ja) * 1993-12-24 1995-07-21 Toshiba Corp 半導体装置
JPH09181264A (ja) * 1995-12-27 1997-07-11 Nec Corp 半導体装置およびその製造方法
JPH09213894A (ja) * 1996-02-06 1997-08-15 Nippon Telegr & Teleph Corp <Ntt> 平滑回路素子
JPH10154795A (ja) * 1996-11-19 1998-06-09 Advanced Materials Eng Res Inc 半導体チップにおけるインダクター及びその製造方法
JPH11177027A (ja) * 1997-09-15 1999-07-02 Microchip Technol Inc 集積回路半導体チップ及び誘導性コイルを含む片面パッケージ並びにその製造方法
JP2000040789A (ja) * 1998-07-13 2000-02-08 Internatl Business Mach Corp <Ibm> シリコン上の高ｑインダクタ
JP2000040786A (ja) * 1998-07-23 2000-02-08 Toshiba Corp 半導体装置及びその製造方法
JP2001284533A (ja) * 2000-03-29 2001-10-12 Oki Electric Ind Co Ltd オンチップ・コイルとその製造方法
JP2001308273A (ja) * 2000-04-19 2001-11-02 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2002289784A (ja) * 2001-03-27 2002-10-04 Seiko Epson Corp 集積回路におけるインダクタ
JP2002305110A (ja) * 2001-02-12 2002-10-18 Stmicroelectronics Sa 集積回路インダクタンス構造

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6727190B2 (en) * 1998-09-03 2004-04-27 Micron Technology, Inc. Method of forming fluorine doped boron-phosphorous silicate glass (F-BPSG) insulating materials
JP2001168625A (ja) * 1999-12-08 2001-06-22 Toshiba Corp 無線通信装置および電子機器
JP2002043520A (ja) * 2000-07-19 2002-02-08 Sony Corp 半導体装置及びその製造方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07183458A (ja) * 1993-12-24 1995-07-21 Toshiba Corp 半導体装置
JPH09181264A (ja) * 1995-12-27 1997-07-11 Nec Corp 半導体装置およびその製造方法
JPH09213894A (ja) * 1996-02-06 1997-08-15 Nippon Telegr & Teleph Corp <Ntt> 平滑回路素子
JPH10154795A (ja) * 1996-11-19 1998-06-09 Advanced Materials Eng Res Inc 半導体チップにおけるインダクター及びその製造方法
JPH11177027A (ja) * 1997-09-15 1999-07-02 Microchip Technol Inc 集積回路半導体チップ及び誘導性コイルを含む片面パッケージ並びにその製造方法
JP2000040789A (ja) * 1998-07-13 2000-02-08 Internatl Business Mach Corp <Ibm> シリコン上の高ｑインダクタ
JP2000040786A (ja) * 1998-07-23 2000-02-08 Toshiba Corp 半導体装置及びその製造方法
JP2001284533A (ja) * 2000-03-29 2001-10-12 Oki Electric Ind Co Ltd オンチップ・コイルとその製造方法
JP2001308273A (ja) * 2000-04-19 2001-11-02 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2002305110A (ja) * 2001-02-12 2002-10-18 Stmicroelectronics Sa 集積回路インダクタンス構造
JP2002289784A (ja) * 2001-03-27 2002-10-04 Seiko Epson Corp 集積回路におけるインダクタ

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5069109B2 (ja) * 2005-06-29 2012-11-07 スパンション エルエルシー 半導体装置およびその製造方法
EP2044626A1 (en) * 2006-06-29 2009-04-08 Intel Corporation Silicon level solution for mitigation of substrate noise
EP2044626A4 (en) * 2006-06-29 2012-03-14 Intel Corp SILICON LEVEL SOLUTION FOR MITIGATION OF SUBSTRATE NOISE
JP2008047718A (ja) * 2006-08-17 2008-02-28 Nec Corp 半導体装置
JP2008177574A (ja) * 2007-01-18 2008-07-31 Harris Corp 改善されたｑのためのトロイダルインダクタの設計
JP5358460B2 (ja) * 2008-02-20 2013-12-04 ルネサスエレクトロニクス株式会社 小型低損失インダクタ素子
WO2009104391A1 (ja) * 2008-02-20 2009-08-27 日本電気株式会社 小型低損失インダクタ素子
JP2014168099A (ja) * 2009-03-04 2014-09-11 Qualcomm Inc 磁気膜強化インダクタ
US9190201B2 (en) 2009-03-04 2015-11-17 Qualcomm Incorporated Magnetic film enhanced inductor
US8410493B2 (en) 2009-03-13 2013-04-02 Renesas Electronics Corporation Semiconductor device which can transmit electrical signals between two circuits
US9922926B2 (en) 2009-03-13 2018-03-20 Renesas Electronics Corporation Semiconductor device for transmitting electrical signals between two circuits
JP2012521089A (ja) * 2009-03-18 2012-09-10 アギア システムズ インコーポレーテッド 磁気結合が低減された集積回路インダクタ
JP2013520031A (ja) * 2010-03-10 2013-05-30 アルテラ コーポレイション 直列接続のインダクターを有する集積回路
US9042117B2 (en) 2010-03-24 2015-05-26 Renesas Electronics Corporation Semiconductor device
JP2013535107A (ja) * 2010-06-16 2013-09-09 ナショナル セミコンダクター コーポレーション 誘導性構造
JP2013098238A (ja) * 2011-10-28 2013-05-20 Denso Corp 半導体装置
JP2017529690A (ja) * 2014-08-07 2017-10-05 インテル・コーポレーション Ｑ値が改善されたオンダイインダクタ
JP2017017258A (ja) * 2015-07-03 2017-01-19 株式会社東芝 半導体スイッチ

Also Published As

Publication number Publication date
JP4904813B2 (ja) 2012-03-28
US20060157798A1 (en) 2006-07-20
JPWO2004112138A1 (ja) 2006-09-14
US7750413B2 (en) 2010-07-06

Similar Documents

Publication Publication Date Title
WO2004112138A1 (ja) 半導体デバイスおよびその製造方法
KR100522655B1 (ko) 기판 내에 매립된 패러데이 차폐와 유전체 웰을 갖는 높은ｑ 값의 인덕터
US7969274B2 (en) Method to improve inductance with a high-permeability slotted plate core in an integrated circuit
US7402884B2 (en) Low crosstalk substrate for mixed-signal integrated circuits
US8227708B2 (en) Via structure integrated in electronic substrate
US7064411B2 (en) Spiral inductor and transformer
JPH08250332A (ja) ３次元集積回路インダクタ
US8410575B2 (en) High voltage semiconductor devices and methods of forming the same
US9548267B2 (en) Three dimensional circuit including shielded inductor and method of forming same
US20030231093A1 (en) Microelectronic inductor structure with annular magnetic shielding layer
US20160284651A1 (en) Integrated quantized inductor and fabrication method thereof
KR20040111583A (ko) 반도체 기판에 형성되고 강자성 물질의 코어를 가진 다층인덕터
US9613897B2 (en) Integrated circuits including magnetic core inductors and methods for fabricating the same
US6853079B1 (en) Conductive trace with reduced RF impedance resulting from the skin effect
CN108231747A (zh) 半导体器件及其制作方法、电子装置
US20060163694A1 (en) Semiconductor device having spiral-shaped inductor
Sun et al. Improved staggered through silicon via inductors for RF and power applications
US20160260794A1 (en) Coil inductor
US20060097346A1 (en) Structure for high quality factor inductor operation

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): BW GH GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LU MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2005506981

Country of ref document: JP

ENP Entry into the national phase

Ref document number: 2006157798

Country of ref document: US

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 10561089

Country of ref document: US

WWP Wipo information: published in national office

Ref document number: 10561089

Country of ref document: US

122 Ep: pct application non-entry in european phase