JP2017529690A - Ｑ値が改善されたオンダイインダクタ - Google Patents

Ｑ値が改善されたオンダイインダクタ Download PDF

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Abstract

基板と、基板内にビア（シリコン貫通ビア（ＴＳＶ：ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ−ｖｉａ）等）として形成された複数のホールと、面が複数のホールに直角になるように複数のホールの上に配置された金属層で形成された金属ループとを含む装置が記載される。

Description

オンダイインダクタは、基板損失の原因となる渦電流および変位電流の両方から悪影響を受ける。基板損失によりオンダイインダクタの性能が低下する。本明細書では、Ｑ値を参照しながらインダクタの性能について記載する。Ｑ値は基板損失により低くなるため、通常、Ｑ値が低いほど損失が大きいことを意味する。Ｑ値は以下のように表すことができる。
Ｑ値＝ωＬ／Ｒ
式中、ωは周波数、Ｌはインダクタコイルのインダクタンス、Ｒはインダクタコイルの等価直列抵抗（ＥＳＲ：ｅｑｕｉｖａｌｅｎｔ ｓｅｒｉｅｓ ｒｅｓｉｓｔａｎｃｅ）を表す。Ｒの減少に伴いＱ値が高くなる。インダクタのＱ値は、所与の周波数におけるインダクタの誘導リアクタンスとインダクタの抵抗の比であり、インダクタの効率の尺度である。インダクタのＱ値が高いほど、インダクタは理想的な損失のない動作に近づく。
渦電流および変位電流を減少させる１つの方法は、インダクタコイルの下で固体接地シールドを使用することである。図１Ａは、固体接地シールド１０２の層に直角に形成されたインダクタ１０１を有するダイ１００の上面図である。この方法の欠点は、固体接地シールド１０２もまたインダクタ１０１の磁界を妨げてしまうことである。レンツの法則によると、渦巻き状のインダクタ１０１の磁界により固体接地シールド１０２内に、ループ電流としても知られるイメージ電流が誘導される。固体接地シールド１０２内のイメージ電流は、渦巻き状のインダクタ１０１内の電流方向とは逆方向に流れる。その結果、両電流間の負の相互結合により磁界が弱まり、全体的なインダクタンス（すなわちＱ値）が減少する。
渦電流および変位電流を減少させる別の方法は、接地シールドにパターンを形成することである。図１Ｂは、パターン形成された接地シールド１２２の層に直角に形成されたインダクタ１０１を有するダイ１２０の上面図である。パターン形成された接地シールド１２２の目的は、渦電流に対するインピーダンスを増加させ、インダクタ１０１の特性が基板（ここではパターン形成された接地シールド１２２）のタイプに左右されにくくすることである。しかし、そのような方法では、（例えば、インダクタがダイの活性領域の上層の金属層にあるとき）下層の金属層をパターン形成に使用することになり、ダイ１２０の活性領域（すなわち前部）の金属層を失うことになる。
本開示の実施形態は、本開示の様々な実施形態についての下記の詳細な説明および添付の図面からより十分に理解されるであろう。しかし、そのような下記の詳細な説明および添付の図面は、本開示を特定の実施形態に限定するものであると解釈されるべきではなく、単に説明および理解を助けるためのものである。
固体接地シールドの層に直角に形成されたインダクタを有するダイの上面図である。 パターン形成された接地シールドの層に直角に形成されたインダクタを有するダイの前部の上面図である。 本開示のいくつかの実施形態による、シリコン貫通ビア（ＴＳＶ：ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ−ｖｉａ）のホール（ＴＳＶホール）に直角なデバイスを有するダイの上面図である。 本開示のいくつかの実施形態による、ＴＳＶホールに直角な金属ループを有するダイの立体（３Ｄ：ｔｈｒｅｅ−ｄｉｍｅｎｓｉｏｎａｌ）図である。 本開示のいくつかの実施形態による、金属ループに直角に均一なパターンで形成されたＴＳＶホールの層を有するダイの上面図である。 本開示のいくつかの実施形態による、金属ループに直角にまばらに間隔をあけて形成されたＴＳＶホールの層を有するダイの上面図である。 本開示のいくつかの実施形態による、金属ループに直角に均一なパターンで形成されたより大きいＴＳＶホールの層を有するダイの上面図である。 本開示のいくつかの実施形態による、金属ループに直接的に直角に形成されたＴＳＶホールのパターンを含む層を有するダイの上面図である。 本開示のいくつかの実施形態による、金属ループに直接的に直角に形成されたＴＳＶホールのパターンを含む層を有するダイの上面図である。 実施形態により先行技術の方法と比べてＱ値が改善されたことを示すグラフである。 実施形態により先行技術の方法と比べてＱ値が改善されたことを示すグラフである。 本開示のいくつかの実施形態による、直角に形成されたＴＳＶホールの層を有するインダクタを形成する方法を示す。 本開示のいくつかの実施形態による、直角に形成されたＴＳＶホールの層を有するインダクタを用いたＬＣ発振器を示す。 本開示のいくつかの実施形態による、パターン形成された接地シールドの層に直角に形成されたインダクタを有するダイの裏面の上面図である。 本開示の一実施形態による、ＴＳＶホールに直角に形成された金属ループを有するスマートデバイス、コンピュータシステム、または１チップ上のシステム（ＳｏＣ：Ｓｙｓｔｅｍ−ｏｎ−Ｃｈｉｐ）を示す。
いくつかの実施形態により、金属層として形成された金属ループの層に直角に形成されたビア（シリコン貫通ビア（ＴＳＶ：Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ−Ｖｉａ）等）により形成される複数のホールを用いて、ループ電流路（または渦電流路）を遮断する装置および方法が記載される。いくつかの実施形態では、渦電流路を遮断するために、金属ループの下のシリコンをエッチングにより除去する。いくつかの実施形態では、知られているＴＳＶプロセス経路が採用されるが、ＴＳＶに金属を充填しない。例えば、ＴＳＶを作るために基板にホールを掘り、ＳｉＯ２層を側壁に成長させた後、ＴＳＶに導電材料を充填するステップを省く。いくつかの実施形態では、ダイに機械的強度を与えるために、ＴＳＶに非導電材料を充填する。実施形態はＴＳＶに関して記載するが、基板に形成した他のタイプのビアを使用してもよい。
いくつかの実施形態では、信号を供給するため（すなわち金属ループの２つの端部に結合させるため）に使用されるＴＳＶは、導電材料を充填したＴＳＶホールである。いくつかの実施形態では、ダイの活性側（すなわち能動デバイスを有する基板の前面）の上に厚い金属層を用いて、またはダイの裏面に再分配金属層（ＲＤＬ：ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ ｍｅｔａｌ ｌａｙｅｒ）を用いて金属ループを形成することができる。いくつかの実施形態により形成されたインダクタは、インダクタを使用する任意の回路に使用することができる。例えば、インダクタは、インダクタ―コンデンサベースの位相同期ループ（ＬＣ−ＰＬＬ：ＬＣ Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路、高周波（ＲＦ：ｒａｄｉｏ−ｆｒｅｑｕｅｎｃｙ）回路、フィルタ等に使用することができる。
以下の記載では、本開示の実施形態をより徹底して説明するために、多数の詳細が論じられる。しかし、当業者にとっては、本開示の実施形態がそれらの特定の詳細を用いることなく実施されてもよいことが明らかであろう。また、本開示の実施形態が不明瞭になることを避けるために、よく知られている構造およびデバイスを、詳細には示さずにブロック図の形で示すこともある。
実施形態に対応する図面において、信号は線で表されていることに留意されたい。より重要な構成信号経路を示すために太く書かれた線、および／または主要な情報の流れの方向を示すために一端または両端に矢印がついている線もある。そのような表示は限定を意図するものではない。そのような線は、回路または論理ユニットを理解しやすくするために、１つ以上の典型的な実施形態に関して使用されるものである。デザイン上の要求または好みにより決められた任意の代表的な信号は、実際にはどちらの方向にも進み、任意の適切なタイプの信号方式により実現されうる１つ以上の信号を含みうる。
明細書中および特許請求の範囲において、「接続」という用語は、媒介デバイスを用いない、接続された物同士の直接的な電気接続を意味する。「結合」という用語は、接続された物同士の直接的な電気接続か、１つ以上の受動または能動媒介デバイスを用いた間接的な接続のどちらかを意味する。「回路」という用語は、所望のファンクションを実現するために共同するように配置された１つ以上の受動および／または能動部品を意味する。「信号」という用語は、少なくとも１つの電流信号、電圧信号、またはデータ／クロック信号を意味する。単数での表記は、複数の場合も含む。「内」は、「内」および「上」を含む。
「スケーリング」という用語は、通常、設計（概要および配置）をある生産技術から別の生産技術へ変更することにより配置エリアを縮小することを指す。さらに、「スケーリング」という用語は、通常、配置およびデバイスを同じ技術ノード内で縮小することを指す。さらに、「スケーリング」という用語は、給電レベル等の他のパラメータに関して信号周波数を調整する（例えば、下げるまたは上げる、すなわちスケーリングダウンするまたはスケーリングアップする）ことを指すこともある。「実質的に」「およそ」「約」「ほぼ」および「大体」という用語は、通常、目標値から±２０％以内であることを指す。
特に指摘がない限り、一般的な物について「第１の」「第２の」および「第３の」等の序数形容詞を使用するのは、単に同様の物の別の例について言及していることを示すためであり、序数形容詞がついている物には、時間的または空間的な所与の順序、順位等があるはずであることを示しているわけではない。
実施形態上、トランジスタは、ドレイン、ソース、ゲート、およびバルクの端子を含む金属酸化膜半導体（ＭＯＳ：ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタである。さらに、トランジスタは、トライゲートおよびＦｉｎＦＥＴトランジスタ、全周ゲート円筒形トランジスタ、トンネルＦＥＴ（ＴＦＥＴ：Ｔｕｎｎｅｌｉｎｇ ＦＥＴ）トランジスタ、スクエアワイヤもしくは長方形リボントランジスタ、またはトランジスタの機能性を実現する他のデバイス、例えば、カーボンナノチューブやスピントロニクスデバイス等を含む。ＭＯＳＦＥＴの対称的なソースおよびドレイン端子は、すなわち同一端子であり、本明細書中では区別なく使用される。一方、ＴＦＥＴデバイスは、非対称のソースおよびドレイン端子を有する。当業者は、他のトランジスタ、例えば、ＢＪＴ ＰＮＰ／ＮＰＮ、ＢｉＣＭＯＳ、ＣＭＯＳ、ｅＦＥＴ等のバイポーラ接合トランジスタが、本開示の範囲から逸脱することなく使用可能であることを理解するであろう。「ＭＮ」という用語はｎ型トランジスタ（ＮＭＯＳ、ＮＰＮ ＢＪＴ等）を指し、「ＭＰ」という用語はｐ型トランジスタ（ＰＭＯＳ、ＰＮＰ ＢＪＴ等）を指す。
図２Ａは、本開示のいくつかの実施形態による、ＴＳＶホールに直角に配置されたデバイスを有するダイ２００の裏面の一部分を示している。任意の他の図面の構成要素と同じ参照番号（および名称）を有する図２Ａの構成要素は、記載される態様と同様の任意の態様で動作または機能することができるが、そのような態様に限られないことに注意されたい。
いくつかの実施形態では、ダイ２００の一部分は、デバイス２０１と、ＴＳＶにより作られたホール２０３を有する基板２０２とを含む。いくつかの実施形態では、ＴＳＶホール２０３は、円形または円柱形である。いくつかの実施形態では、ＴＳＶホール２０３は、四角形または長方形である。他の実施形態では、ＴＳＶホール２０３は、他の形状であってもよい。いくつかの実施形態では、ホール２０３は、基板２０２を完全には貫通していない（すなわち、ホール２０３は部分的にしか通っておらず、ブラインドＴＳＶとも呼ばれる）。いくつかの実施形態では、ダイ２００の一部分は、ダイの基板の裏面である。しかし、いくつかの実施形態は、能動デバイスのほとんどが形成されるダイの基板の前面にも適用できる。
いくつかの実施形態では、デバイス２０１は、基板の導電性に依存した効率を示す任意のデバイスであってもよい。例えば、デバイス２０１は、微小電子機械システム（ＭＥＭｓ：ｍｉｃｒｏ−ｅｌｅｃｔｒｏ−ｍｅｃｈａｎｉｃａｌ ｓｙｓｔｅｍ）デバイス、トランス、（図２Ｂに示されているような）インダクタループ、または比較的高インピーダンスのパターン形成された基板から利益を得られる（例えば、より高いＱ値を有することができる）任意の他のデバイスであってもよい。いくつかの実施形態では、ホール２０３に非導電性絶縁材料（ＳｉＯ２等）が充填される。いくつかの実施形態では、ホール２０３は無充填のままである（例えば、空気、任意の気体、または気体の組み合わせが充填される）。いくつかの実施形態では、デバイス２０１に信号ルーティングを与えるために、いくつかのＴＳＶホール２０３に導電性金属（ＣｕやＡｌ等）が充填される。
図２Ｂは、本開示のいくつかの実施形態による、ＴＳＶホールに直角な金属ループを有するダイ２２０の一部分を示している。任意の他の図面の構成要素と同じ参照番号（および名称）を有する図２Ｂの構成要素は、記載される態様と同様の任意の態様で動作または機能することができるが、そのような態様に限られないことに注意されたい。
いくつかの実施形態では、ダイ２２０の一部分は、金属ループ２２１と、ＴＳＶにより作られたホール２０３を有する基板２０２とを含む。いくつかの実施形態では、ダイ２２０の一部分は、ダイの裏面（すなわち基板２０２の裏面）である。しかし、いくつかの実施形態は、能動デバイスのほとんどが形成されるダイの前面（すなわち基板２０２の前面）にも適用できる。いくつかの実施形態では、金属ループ２２１が、インダクタを形成する。いくつかの実施形態では、金属ループ２２１は、任意の形状でありうる。例えば、金属ループは、八角形、円形、長方形等であってもよい。いくつかの実施形態では、金属ループ２２１は、同じ平面に沿って形成された、または異なる平面に階層状に形成された複数の同心ループを含む。
いくつかの実施形態では、金属ループ２２１は、２つの対称なターンを含む。そのような実施形態の１つでは、対称なターンは第１のターンと第２のターンとを含み、第１のターンが２つの端部を有し、それらの端部のうちの一方が第２のターンの一端部に結合され、他方の端部がインダクタの第１の電極を形成するようになっている。いくつかの実施形態では、第２のターンが２つの端部を有し、それらの端部のうちの一方が第１のターンの一端部に結合され、第２のターンの他方の端部がインダクタの第２の電極を形成する。一実施形態では、インダクタの２つの電極は、互いに隣接している（すなわち対面している）。一実施形態では、金属ループ２２１の第１の電極および第２の電極は、第１の端部および第２の端部に信号ルーティングを与えるために、導電性金属（ＣｕやＡｌ等）を充填されたＴＳＶホール２０３に結合される。
いくつかの実施形態では、金属ターン２２１は、異なる金属層内に相互に積み重なったターン（またはループ）を含み、各金属層内の各ターンが異なる金属層の別のターンに電気的に結合されて渦巻き状のインダクタの階層を形成するようになっている。いくつかの実施形態では、渦巻き状のインダクタの階層は、ＴＳＶホール２０３を有するパターン形成された基板２０２に直角に形成される。いくつかの実施形態では、渦巻き状のインダクタの階層は、実質的に同じ直径および／または幅である。いくつかの実施形態では、渦巻き状のインダクタの階層は、フィールド形成効果をもたらすために、異なる直径および／または幅で形成される。他の実施形態では、他のタイプのインダクタの形状およびターンの数が、ＴＳＶホール２０３を有するパターン形成された基板と共に採用されてもよい。
図３Ａは、本開示のいくつかの実施形態による、金属ループに直角に均一なパターンで形成されたＴＳＶホールの層３００を示している。任意の他の図面の構成要素と同じ参照番号（および名称）を有する図３Ａの構成要素は、記載される態様と同様の任意の態様で動作または機能することができるが、そのような態様に限られないことに注意されたい。
いくつかの実施形態では、各ＴＳＶホール２０３は、基板２０２内の隣接するＴＳＶホールから同じ水平距離および垂直距離だけ離れている。例えば、あるＴＳＶホールの中心から同じ軸（ここではＸ軸とする）に沿って隣接するＴＳＶホールの中心までの各距離Ｌｘは同じ距離であり、あるＴＳＶホールの中心からＹ軸に沿って隣接するＴＳＶの中心までの距離Ｌｙに等しい（すなわち、Ｌｘ＝Ｌｙ）。
図３Ｂは、本開示のいくつかの実施形態による、金属ターン（またはループ）に直角にまばらに間隔をあけて形成されたＴＳＶホールの層３２０を示している。任意の他の図面の構成要素と同じ参照番号（および名称）を有する図３Ｂの構成要素は、記載される態様と同様の任意の態様で動作または機能することができるが、そのような態様に限られないことに注意されたい。
いくつかの実施形態では、各ＴＳＶホール２０３は、基板２０２内の隣接するＴＳＶホールから異なる水平距離および垂直距離だけ離れている。例えば、あるＴＳＶホールの中心から右向きにＸ軸に沿って隣接するＴＳＶホールの中心までの距離Ｌｘ１は、あるＴＳＶホールの中心からＸ軸に沿って隣接する別のＴＳＶホールの中心までの距離Ｌｘ２とは異なる。同様に、あるＴＳＶホールの中心から右向きにＹ軸に沿って隣接するＴＳＶホールの中心までの距離Ｌｙ１は、あるＴＳＶホールの中心からＹ軸に沿って隣接する別のＴＳＶホールの中心までの距離Ｌｙ２とは異なる。ＴＳＶにより作られる複数のホールをまばらに配置して形成するために、他の距離の比例の組み合わせを採用してもよい。図３Ａの実施形態とは異なり、本実施形態では、より少ないＴＳＶホール（すなわち、基板２０２内にまばらに間隔をあけて配置されたＴＳＶホール２０３のパターン）が使用される。
図３Ｃは、本開示のいくつかの実施形態による、金属ループに直角に均一なパターンで形成されたより大きい（すなわち図３ＡのＴＳＶホールよりも大きい）ＴＳＶホールの層３３０を示している。任意の他の図面の構成要素と同じ参照番号（および名称）を有する図３Ｃの構成要素は、記載される態様と同様の任意の態様で動作または機能することができるが、そのような態様に限られないことに注意されたい。いくつかの実施形態では、ＴＳＶホール２０３は、上から見たときに異なる高さおよび幅を有する（すなわち、ホールはより広くてもよいし、より長くてもよい）。そのような実施形態は、図３Ａおよび図３ＢのＴＳＶのパターンよりも高い機械的強度をダイに与えうる。
図３Ｄおよび図３Ｅは、本開示のいくつかの実施形態による、金属ターンに直接的に直角に形成されたＴＳＶホールのパターンをそれぞれ有する層３４０および３５０をそれぞれ示している。任意の他の図面の構成要素と同じ参照番号（および名称）を有する図３Ｄおよび図３Ｅの構成要素は、記載される態様と同様の任意の態様で動作または機能することができるが、そのような態様に限られないことに注意されたい。
いくつかの実施形態では、各ＴＳＶホールは、金属ターン２２１の下に形成される。いくつかの実施形態では、図３Ａ〜図３Ｃの実施形態よりも少ないＴＳＶホールが作られる。いくつかの実施形態では、ＴＳＶホール２０３ａおよび２０３ｂに導電材料を充填し（他のＴＳＶホール２０３は無充填のまま、または非導電材料を充填し）、金属ループ２２１の第１の端部および第２の端部に結合させる。
図４Ａおよび図４Ｂは、実施形態により先行技術の方法と比べてＱ値が改善されたことを示すグラフ４００および４２０である。任意の他の図面の構成要素と同じ参照番号（および名称）を有する図４Ａおよび図４Ｂの構成要素は、記載される態様と同様の任意の態様で動作または機能することができるが、そのような態様に限られないことに注意されたい。グラフ中、Ｘ軸は周波数を表し、Ｙ軸はＱ値（すなわちインダクタの効率）を表す。各グラフでは、３つの曲線が示されている。
グラフ４００において、曲線４０１は八角形のインダクタコイルの下に均一なホールが形成される図２Ｂのケースを示し、曲線４０２は八角形のインダクタコイルの下でパターン形成された接地シールドが使用される図１Ｂのケースを示し、曲線４０３は八角形のインダクタコイルの下で固体接地シールドが使用される図１Ａのケースを示している。グラフ４００は、曲線４０１の関心のある周波数におけるＱ値が、曲線４０２および４０３のＱ値よりもかなり高いことを示している。
グラフ４２０において、曲線４２１は長方形のインダクタコイルの下に均一なホールが形成されるケースを示し、曲線４２２は長方形のインダクタコイルの下でパターン形成された接地シールドが使用されるケースを示し、曲線４２３は長方形のインダクタコイルの下で固体接地シールドが使用されるケースを示している。グラフ４２０は、曲線４２１の関心のある周波数におけるＱ値が、曲線４２２および４２３のＱ値よりもかなり高いことを示している。さらに、グラフ４００および４２０は、八角形のインダクタのコイル形状が、長方形の金属ループのコイル形状よりも高いＱ値をもたらすことを示している。
図５は、本開示のいくつかの実施形態による、直角に形成されたＴＳＶホールの層を有するインダクタを形成する方法５００を示している。任意の他の図面の構成要素と同じ参照番号（および名称）を有する図５の構成要素は、記載される態様と同様の任意の態様で動作または機能することができるが、そのような態様に限られないことに注意されたい。
図５のフローチャート内のブロックは特定の順序で示されているが、作業の順序は変えることができる。よって、示されている実施形態は別の順序で実施することができ、いくつかの作業／ブロックを並行して実施してもよい。図５に挙げられているブロックおよび／または作業のいくつかは、実施形態によっては必須ではない。振られているブロックの通し番号は、分かりやすくするためのものであり、様々なブロックが行われるべき作業の順序を決めることを意図するものではない。さらに、様々な流れの作業は、様々な組み合わせで行われてもよい。この実施形態は、図２Ｂを参照しながら記載される。
ブロック５０１では、前面および裏面を有する基板２０２が形成される。基板２０２の前面は、能動デバイスを有する領域である。基板２０２の裏面は、いくつかの実施形態によりインダクタが形成される領域である。ブロック５０２では、複数のホール２０３が無充填のＴＳＶとして基板２０２の裏面に形成される。図３Ａ〜図３Ｄを参照しながら記載したように、複数のホールには様々なタイプのパターンが採用されてもよい。再び図５を参照すると、ブロック５０３では、少なくとも２つのＴＳＶホールに導電材料が充填され、他のＴＳＶホールは空のまま（空気や他の気体等が入っている）か、非導電（すなわち絶縁）材料（ＳｉＯ２等）が充填される。２つのＴＳＶホールに導電材料を充填する理由の１つは、デバイス２０１に接続するための信号ＴＳＶを形成するためである。
いくつかの実施形態では、デバイス２０１は、インダクタを形成する金属ループ（またはターン）２２１である。他の実施形態では、他のタイプのデバイスが、デバイス２０１に使用されてもよい。例えば、デバイス２０１は、トランスやＭＥＭｓデバイス等であってもよい。ブロック５０４では、複数のホール２０３の上に金属層を堆積させて金属ループ２２１を形成する。一実施形態では、金属ループ２２１は２つの端部（または電極）を有し、各端部は導電材料を充填されたＴＳＶの１つに結合される。
いくつかの実施形態では、方法５００は、互いに均一に間隔をあけてホールの各々を配置することをさらに含む。一実施形態では、方法５００は、まばらなパターンで複数のホールを形成することを含む。一実施形態では、方法５００は、複数のホールのパターンが金属ループの形状に沿うように、複数のホールを金属ループの下に形成することを含む。
図６は、本開示のいくつかの実施形態による、直角に形成されたＴＳＶホールの層を有するインダクタを用いたＬＣ発振器６００を示している。任意の他の図面の構成要素と同じ参照番号（および名称）を有する図６の構成要素は、記載される態様と同様の任意の態様で動作または機能することができるが、そのような態様に限られないことに注意されたい。
いくつかの実施形態では、ＬＣ発振器６００は、図示のように相互に結合されたインダクタＬ１およびＬ２、ならびにコンデンサＣ１およびＣ２により形成されたＬＣタンクを含む。いくつかの実施形態では、ＬＣ発振器６００は、クロスカップル型ｎ型トランジスタＭＮ１およびＭＮ２と、電流源Ｉｓとをさらに含む。いくつかの実施形態では、各インダクタの第１の端部はＶｄｄ（電源）に結合され、各インダクタの第２の端部はそれぞれノードｎ１およびｎ２に結合される。コンデンサＣ１およびＣ２は、Ｖｃｎｔｌ（すなわち電圧制御信号）により制御可能な一般的なノードにより直列に結合される。Ｖｃｎｔｌの電圧レベルを調整することにより、ＬＣ発振器６００の振動周波数が変化する。ここでは、ノードｎ１およびｎ２により、ＬＣ発振器６００の出力が供給される。
ＭＮ１のゲート端子はノードｎ２と結合され、ＭＮ２のゲート端子はノードｎ１と結合される。ＭＮ１およびＭＮ２のソース端子はノードｎ３に結合され、ノードｎ３はさらに電流源Ｉｓに結合される。ＭＮ１およびＭＮ２のドレイン端子は、それぞれノードｎ１およびｎ２に結合される。いくつかの実施形態では、インダクタＬ１およびＬ２は、様々な実施形態を参照しながら記載したような直角に形成されたＴＳＶホールの層を備えて形成される。
図７は、本開示のいくつかの実施形態による、パターン形成された接地シールド７０２の層に直角に形成されたインダクタ７０１を有するダイ７００の裏面を示している。任意の他の図面の構成要素と同じ参照番号（および名称）を有する図７の構成要素は、記載される態様と同様の任意の態様で動作または機能することができるが、そのような態様に限られないことに注意されたい。
図７のいくつかの実施形態は、図１Ｂのインダクタに類似しているが、ここではパターン形成された金属層７０２はダイの裏面（すなわち基板の裏面）に形成され、図１Ｂのパターン形成された金属層１０２はダイの前面（すなわち、基板の活性領域側である前面）に形成されている。パターン形成された接地シールド７０２を用いてインダクタを形成することにより、ダイの活性領域における信号相互接続ルーティングが阻害されない。これによりダイの活性側に信号ルーティング用のスペースを空けながら、様々な記載の実施形態によりインダクタがダイの裏面に形成される。
図８は、本開示のいくつかの実施形態による、ＴＳＶホールに直角に形成された金属ループを有するスマートデバイス、コンピュータシステム、またはＳｏＣを示している。任意の他の図面の構成要素と同じ参照番号（および名称）を有する図８の構成要素は、記載される態様と同様の任意の態様で動作または機能することができるが、そのような態様に限られないことに注意されたい。
図８は、平面インターフェースコネクタが使用されうる移動デバイスのある実施形態のブロック図である。一実施形態では、コンピュータデバイス１６００は、コンピュータタブレット、移動電話もしくはスマートフォン、無線対応電子リーダ、または他の無線移動デバイス等の移動コンピュータデバイスを表している。コンピュータデバイス１６００には、ある特定の要素が一般的に示されているが、そのようなデバイスの要素の全てが示されているわけではないことが理解されるであろう。
一実施形態では、コンピュータデバイス１６００は、記載の実施形態による、ＴＳＶホールに直角に形成された金属ループを有する第１のプロセッサ１６１０を含む。さらに、コンピュータデバイス１６００の他のブロックが、実施形態のＴＳＶホールに直角に形成された金属ループを有する装置を含んでもよい。いくつかの実施形態では、第１のプロセッサ１６１０はＴＳＶホールに直角に形成された金属ループを有さないが、要素（またはブロック）がそのような金属ループを有してもよい。さらに、システムの実施形態が携帯電話や携帯情報端末等の無線デバイスに組み込まれてもよいように、本開示の様々な実施形態は、無線インターフェース等の１６７０内のネットワークインターフェースを含んでもよい。
一実施形態では、プロセッサ１６１０（および／またはプロセッサ１６９０）は、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラマブルロジックデバイス、または他の処理手段等の１つ以上のフィジカルデバイスを含むことができる。プロセッサ１６１０により実行される処理動作は、アプリケーションおよび／またはデバイスのファンクションが実行されるオペレーティングプラットフォームまたはオペレーティングシステムの実行を含む。処理動作は、人間のユーザによるまたは他のデバイスによる入出力（入力／出力）に関する動作、電源管理に関する動作、および／またはコンピュータデバイス１６００の他のデバイスへの接続に関する動作を含む。さらに、処理動作は、オーディオ入出力および／またはディスプレイ入出力に関する動作を含んでもよい。
一実施形態では、コンピュータデバイス１６００は、オーディオサブシステム１６２０を含む。オーディオサブシステム１６２０は、オーディオファンクションをコンピュータデバイスに付加することに関するハードウェア要素（オーディオハードウェアおよびオーディオ回路等）およびソフトウェア要素（ドライバやコーデック等）を表している。オーディオファンクションは、スピーカおよび／またはヘッドフォンの出力のほか、マイク入力を含むことができる。そのようなファンクション用のデバイスを、コンピュータデバイス１６００に一体化する、またはコンピュータデバイス１６００に接続することができる。一実施形態では、ユーザは、プロセッサ１６１０が受け取って処理するオーディオコマンドを与えることにより、コンピュータデバイス１６００と対話する。
ディスプレイサブシステム１６３０は、ユーザがコンピュータデバイス１６００と対話するための視覚および／または触覚ディスプレイを提供するハードウェア要素（ディスプレイデバイス等）およびソフトウェア要素（ドライバ等）を表している。ディスプレイサブシステム１６３０は、ディスプレイインターフェース１６３２を含む。ディスプレイインターフェース１６３２は、ディスプレイをユーザに提供するために使用される特定のスクリーンまたはハードウェアデバイスを含む。一実施形態では、ディスプレイインターフェース１６３２は、ディスプレイに関する少なくともなんらかの処理を実行するために、プロセッサ１６１０から分離したロジックを含む。一実施形態では、ディスプレイサブシステム１６３０は、ユーザに出力および入力の両方を提供するタッチスクリーン（またはタッチパッド）デバイスを含む。
入出力制御装置１６４０は、ユーザとの対話に関するハードウェアデバイスおよびソフトウェア要素を表している。入出力制御装置１６４０は、オーディオサブシステム１６２０および／またはディスプレイサブシステム１６３０の一部であるハードウェアを管理するために操作可能である。さらに、入出力制御装置１６４０は、コンピュータデバイス１６００に接続し、ユーザが使用することでシステムと対話しうる付加デバイス用の接続ポイントを示している。例えば、コンピュータデバイス１６００に装着できるデバイスは、マイクデバイス、スピーカもしくはステレオシステム、ビデオシステムもしくは他のディスプレイデバイス、キーボードもしくはキーパッドデバイス、または特定のアプリケーションと共に用いられる他の入出力デバイス、例えば、カードリーダもしくは他のデバイス等を含みうる。
上記のように、入出力制御装置１６４０は、オーディオサブシステム１６２０および／またはディスプレイサブシステム１６３０と対話することができる。例えば、マイクまたは他のオーディオデバイスを介した入力により、コンピュータデバイス１６００の１つ以上のアプリケーションまたはファンクションに関する入力またはコマンドを与えることができる。さらに、ディスプレイ出力の代わりにまたはディスプレイ出力に加えて、オーディオ出力を得ることができる。他の実施例では、ディスプレイサブシステム１６３０がタッチスクリーンを含んでいる場合、ディスプレイデバイスも入力デバイスとして作動し、少なくとも部分的に入出力制御装置１６４０により管理することができる。さらに、入出力制御装置１６４０により管理される入出力ファンクションを提供するために、付加ボタンまたはスイッチをコンピュータデバイス１６００につけることもできる。
一実施形態では、入出力制御装置１６４０は、加速度計、カメラ、光センサもしくは他の環境センサ、またはコンピュータデバイス１６００に含むことができる他のハードウェア等のデバイスを管理する。入力とは直接的なユーザからの対話の一部でありうるほか、操作（ノイズフィルタリング、輝度検出のためのディスプレイの調整、カメラのフラッシュ設定、または他の機能等）を行うために環境入力をシステムに与えることでありうる。
一実施形態では、コンピュータデバイス１６００は、バッテリの電力使用、バッテリの充電、および節電操作に関する機能を管理する電力管理１６５０を含む。メモリサブシステム１６６０は、コンピュータデバイス１６００に情報を記憶するためのメモリデバイスを含む。メモリは、不揮発性（メモリデバイスへの電力供給が阻害されても状態が変わらない）および／または揮発性（メモリデバイスへの電力供給が阻害された場合の状態が不確かである）メモリデバイスを含むことができる。メモリサブシステム１６６０は、アプリケーションデータ、ユーザデータ、音楽、写真、文書、または他のデータのほか、コンピュータデバイス１６００のアプリケーションおよびファンクションの実行に関するシステムデータ（長期または一時）を記憶することができる。
さらに、実施形態の構成要素は、コンピュータが実行可能な命令（ここで論じられる任意の他の処理を実行する命令等）を記憶するための機械可読媒体（メモリ１６６０等）として提供される。機械可読媒体（メモリ１６６０等）は、限定はされないが、フラッシュメモリ、光ディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、ＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気もしくは光カード、相変化メモリ（ＰＣＭ：ｐｈａｓｅ ｃｈａｎｇｅ ｍｅｍｏｒｙ）、または電子命令もしくはコンピュータが実行可能な命令を記憶するのに適した他のタイプの機械可読媒体を含んでもよい。例えば、本開示の実施形態は、遠隔コンピュータ（サーバ等）から要求側コンピュータ（クライアント等）に通信リンク（モデムやネットワーク接続等）を介してデータ信号として転送されうるコンピュータプログラム（ＢＩＯＳ等）としてダウンロードされてもよい。
接続性１６７０は、コンピュータデバイス１６００が外部デバイスと通信できるようにするために、ハードウェアデバイス（無線および／または有線コネクタ、ならびに通信ハードウェア等）と、ソフトウェア要素（ドライバやプロトコルスタック等）とを含む。コンピュータデバイス１６００は、複数の個別デバイスでありうる。複数の個別のデバイスとは、他のコンピュータデバイス、無線アクセスポイントまたは基地局のほか、ヘッドセット、プリンタ、または他のデバイス等の周辺機器等である。
接続性１６７０は、複数の異なるタイプの接続性を含むことができる。一般化するために、コンピュータデバイス１６００は、セルラー式接続性１６７２および無線式接続性１６７４を備えて示されている。セルラー式接続性１６７２は、通常、無線搬送波により実現されるセルラー式ネットワーク接続性を指す。セルラー式ネットワーク接続性とは、世界移動電話規格（ＧＳＭ（登録商標）：ｇｌｏｂａｌ ｓｙｓｔｅｍ ｆｏｒ ｍｏｂｉｌｅ ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）もしくはその変形や派生形、符号分割多元接続（ＣＤＭＡ：ｃｏｄｅ ｄｉｖｉｓｉｏｎ ｍｕｌｔｉｐｌｅ ａｃｃｅｓｓ）もしくはその変形や派生形、時分割多重方式（ＴＤＭ：ｔｉｍｅ ｄｉｖｉｓｉｏｎ ｍｕｌｔｉｐｌｅｘｉｎｇ）もしくはその変形や派生形、または他のセルラー式サービスの標準規格等である。無線式接続性（または無線インターフェース）１６７４は、セルラー式ではない無線式接続性を指し、パーソナルエリアネットワーク（Ｂｌｕｅｔｏｏｔｈ（登録商標）やＮｅａｒ Ｆｉｅｌｄ等）、ローカルエリアネットワーク（Ｗｉ−Ｆｉ等）、および／もしくは広域ネットワーク（ＷｉＭａｘ等）、または他の無線通信を含むことができる。
周辺接続１６８０は、周辺接続のために、ハードウェアインターフェースおよびコネクタのほか、ソフトウェア要素（ドライバやプロトコルスタック等）を含む。コンピュータデバイス１６００は、他のコンピュータデバイス（１６８２）にとっての周辺デバイスでありうるほか、自身に接続された周辺デバイス（１６８４）を有しうる。コンピュータデバイス１６００は、一般的に、コンピュータデバイス１６００上でコンテンツの管理（ダウンロードおよび／またはアップロード、変更、同期等）をすること等を目的として他のコンピュータデバイスと接続するために、ドッキングコネクタを有する。さらに、ドッキングコネクタは、コンピュータデバイス１６００によるオーディオヴィジュアルシステムまたは他のシステムへのコンテンツの出力制御を可能にするある特定の周辺機器に、コンピュータデバイス１６００を接続することを可能にする。
独自のドッキングコネクタまたは他の独自の接続ハードウェアに加えて、コンピュータデバイス１６００は、一般的なまたは標準ベースのコネクタを介して周辺接続１６８０をすることができる。一般的なタイプは、ユニバーサルシリアルバス（ＵＳＢ：Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）コネクタ（多数の異なるハードウェアインターフェースのうちの任意のものを含むことができる）、ディスプレイポートを含むことができる。ディスプレイポートは、ミニディスプレイポート（ＭＤＰ：ＭｉｎｉＤｉｓｐｌａｙＰｏｒｔ）、高精細度マルチメディアインターフェース（ＨＤＭＩ（登録商標）：Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）、Ｆｉｒｅｗｉｒｅ（登録商標）、または他のタイプのものを含む。
本明細書中の「ある実施形態」「一実施形態」「いくつかの実施形態」または「他の実施形態」等の表現は、それらの実施形態に関して記載される特定の機能、構成、または特徴が、少なくともいくつかの実施形態には含まれるが、必ずしも全ての実施形態に含まれるわけではないことを意味する。様々なところに記載される「ある実施形態」「一実施形態」または「いくつかの実施形態」は、必ずしも全てが同じ実施形態を指しているわけではない。本明細書中で、要素、機能、構成、または特徴が含まれ「てもよい」または含まれ「うる」と記載されている場合、その特定の要素、機能、構成、または特徴は含まれることが必須ではない。本明細書または特許請求の範囲において、単数の要素について言及している場合、その構成要素が１つしかないことを意味しない。本明細書または特許請求の範囲において、単数の付加要素について言及している場合、その付加要素が２つ以上存在することを否定しない。
さらに、特定の機能、構成、ファンクション、または特徴が、１つ以上の実施形態において任意の適切な方法で組み合わせられてもよい。例えば、第１の実施形態が第２の実施形態と組み合わせられる場合、２つの実施形態に関する特定の機能、構成、ファンクション、または特徴は互いを排除しない。
本開示は特定の実施形態について記載したが、当業者にとって、これまでの記載を鑑みればそのような実施形態の多数の代替例、変更例、および変形例が明らかであろう。例えば、論じられた実施形態をダイナミックＲＡＭ（ＤＲＡＭ：Ｄｙｎａｍｉｃ ＲＡＭ）等の他のメモリ構造に採用してもよい。本開示の実施形態は、添付の特許請求の範囲の広い範囲に収まるように、そのような全ての代替例、変更例、および変形例を包含することを意図する。
さらに、集積回路（ＩＣ：ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）チップおよび他の要素へのよく知られている電源／接地接続は、図示および記述を簡素化し、本開示を不明瞭にしないように、提供されている図面内で示されてもよいし示されなくてもよい。さらに、本開示を不明瞭にしないために配置がブロック図として示されてもよい。さらに、そのようなブロック図の配置の実施に関する詳細は、本開示が実施されることになるプラットフォームに大きく依存している（すなわち、そのような詳細は当業者の理解の範中にあるべきである）という事実に鑑み、配置がブロック図として示されてもよい。本開示の典型的な実施形態を記載するために、特定の詳細（回路等）についての説明がされるが、当業者にとっては本開示がこれらの特定の詳細を変更することなくまたは変更して実施できることが明らかであろう。よって、記載は限定ではなく例示であるとみなされるべきである。
以下の実施例は、さらなる実施形態に関する。実施例の詳細は、１つ以上の実施形態において任意に使用されてもよい。さらに、本明細書中に記載される装置の全ての付加機能が、方法またはプロセスに関して実施されてもよい。
例えば、基板と、基板内にビアとして形成された複数のホールと、面が複数のホールに直角になるように複数のホールの上に配置された金属層で形成された金属ループとを含む装置が提供される。いくつかの実施形態では、複数のホールのほとんどに絶縁材料が充填される。いくつかの実施形態では、複数のホールのうちの少なくとも２つのホールである少なくとも２つのビアに導電材料を充填し、金属ループの２つの端部に物理的に結合させてインダクタを形成する。いくつかの実施形態では、複数のホールは、互いに均一に間隔をあけて配置される。
いくつかの実施形態では、複数のホールは、まばらなホールパターンで形成される。いくつかの実施形態では、複数のホールのパターンが金属ループの形状に沿うように、複数のホールが金属ループの下に形成される。いくつかの実施形態では、複数のホールは、ダイの基板の裏面に形成される。いくつかの実施形態では、複数のホールは、ダイの活性領域を有する基板の前面に形成される。いくつかの実施形態では、金属ループは、複数の金属ループを含む。いくつかの実施形態では、複数のホールは、基板内を部分的にしか通っていない。
他の実施例では、システムは、メモリと、メモリに結合され上記の装置による装置を含むプロセッサと、プロセッサが他のデバイスと通信することを可能にする無線インターフェースとを含む。いくつかの実施形態では、システムは、ディスプレイインターフェースをさらに含む。
他の実施例では、基板を形成することと、基板内に高インピーダンスビアとして複数のホールを形成することと、面が複数のホールに直角になるように複数のホールの上に金属層を堆積させ、金属ループを形成することとを含む方法が提供される。いくつかの実施形態では、方法は、複数のホールのほとんどに絶縁材料を充填することを含む。いくつかの実施形態では、方法は、複数のホールのうちの少なくとも２つのホールである少なくとも２つのビアに導電材料を充填することと、金属ループの２つの端部と少なくとも２つの充填されたビアとを結合させることとを含む。
いくつかの実施形態では、方法は、互いに均一に間隔をあけてホールの各々を配置することを含む。いくつかの実施形態では、まばらなパターンで複数のホールを形成することを含む。いくつかの実施形態では、方法は、複数のホールのパターンが金属ループの形状に沿うように、複数のホールを金属ループの下に形成することを含む。いくつかの実施形態では、方法は、ダイの基板の裏面に複数のホールを形成することを含む。いくつかの実施形態では、方法は、ダイの活性領域を有する基板の前面に、複数のホールを形成することを含む。
他の実施例では、基板を形成する手段と、基板内に高インピーダンスビアとして複数のホールを形成する手段と、面が複数のホールに直角になるように複数のホールの上に金属層を堆積させて、金属ループを形成する手段とを含む装置が提供される。いくつかの実施形態では、装置は、複数のホールのほとんどに絶縁材料を充填する手段を含む。
いくつかの実施形態では、装置は、複数のホールのうちの少なくとも２つのホールである少なくとも２つのビアに導電材料を充填する手段と、金属ループの２つの端部と少なくとも２つの充填されたビアとを結合させる手段とを含む。いくつかの実施形態では、装置は、互いに均一に間隔をあけてホールの各々を配置する手段を含む。いくつかの実施形態では、装置は、まばらなパターンで複数のホールを形成する手段を含む。いくつかの実施形態では、装置は、複数のホールのパターンが金属ループの形状に沿うように、複数のホールを金属ループの下に形成する手段を含む。いくつかの実施形態では、装置は、ダイの基板の裏面に複数のホールを形成する手段を含む。いくつかの実施形態では、装置は、ダイの活性領域を有する基板の前面に、複数のホールを形成する手段を含む。
他の実施例では、システムは、メモリと、メモリに結合され上記の装置による装置を含むプロセッサと、プロセッサが他のデバイスと通信することを可能にする無線インターフェースとを含む。いくつかの実施形態では、システムは、ディスプレイインターフェースをさらに含む。
読み手が本技術的開示の本質および要旨を確認できる要約書が提供される。要約書は、特許請求の範囲または意味を限定するためには使用されないとの理解のもとに提供される。各請求項が個別の実施形態として独立している以下の特許請求の範囲は、本明細書の詳細な説明に組み込まれる。
読み手が本技術的開示の本質および要旨を確認できる要約書が提供される。要約書は、特許請求の範囲または意味を限定するためには使用されないとの理解のもとに提供される。各請求項が個別の実施形態として独立している以下の特許請求の範囲は、本明細書の詳細な説明に組み込まれる。
［項目１］
基板と、
前記基板内にビアとして形成された複数のホールと、
面が前記複数のホールに直角になるように前記複数のホールの上に配置された金属層で形成された金属ループと
を備える装置。
［項目２］
前記複数のホールのほとんどに絶縁材料が充填された、項目１に記載の装置。
［項目３］
前記複数のホールのうちの少なくとも２つのホールである少なくとも２つのビアに導電材料を充填し、前記金属ループの２つの端部に物理的に結合させてインダクタを形成する、項目１に記載の装置。
［項目４］
前記複数のホールが互いに均一に間隔をあけて配置された、項目１に記載の装置。
［項目５］
前記複数のホールがまばらなホールパターンで形成された、項目１に記載の装置。
［項目６］
前記複数のホールのパターンが前記金属ループの形状に沿うように、前記複数のホールが前記金属ループの下に形成された、項目１に記載の装置。
［項目７］
前記複数のホールがダイの前記基板の裏面に形成された、項目１に記載の装置。
［項目８］
前記複数のホールが、前記ダイの活性領域を有する前記基板の前面に形成された、項目２に記載の装置。
［項目９］
前記金属ループが複数の金属ループを含む、項目１に記載の装置。
［項目１０］
前記複数のホールが前記基板内を部分的にしか通っていない、項目１に記載の装置。
［項目１１］
基板を形成することと、
前記基板内に高インピーダンスビアとして複数のホールを形成することと、
面が前記複数のホールに直角になるように前記複数のホールの上に金属層を堆積させて、金属ループを形成することと
を含む方法。
［項目１２］
前記複数のホールのほとんどに絶縁材料を充填することを含む、項目１１に記載の方法。
［項目１３］
前記複数のホールのうちの少なくとも２つのホールである少なくとも２つのビアに導電材料を充填することと、
前記金属ループの２つの端部と前記少なくとも２つの充填されたビアとを結合させることと
を含む、項目１１に記載の方法。
［項目１４］
互いに均一に間隔をあけて前記複数のホールの各々を配置することを含む、項目１１に記載の方法。
［項目１５］
まばらなパターンで前記複数のホールを形成することを含む、項目１１に記載の方法。
［項目１６］
前記複数のホールのパターンが前記金属ループの形状に沿うように、前記複数のホールを前記金属ループの下に形成することを含む、項目１１に記載の方法。
［項目１７］
ダイの前記基板の裏面に前記複数のホールを形成することを含む、項目１１に記載の方法。
［項目１８］
前記ダイの活性領域を有する前記基板の前面に、前記複数のホールを形成することを含む、項目１１に記載の方法。
［項目１９］
メモリと、
前記メモリに結合させたプロセッサと
を備え、
前記プロセッサは、
基板と、
前記基板内にビアとして形成された複数のホールと、
面が前記複数のホールに直角になるように前記複数のホールの上に配置された金属層で形成された金属ループと、
前記プロセッサが他のデバイスと通信することを可能にする無線インターフェースと
を有する、システム。
［項目２０］
ディスプレイユニットをさらに備える、項目１９に記載のシステム。
［項目２１］
前記プロセッサが項目２から１０のいずれか一項に記載の装置を含む、項目１９に記載のシステム。
読み手が本技術的開示の本質および要旨を確認できる要約書が提供される。要約書は、特許請求の範囲または意味を限定するためには使用されないとの理解のもとに提供される。各請求項が個別の実施形態として独立している以下の特許請求の範囲は、本明細書の詳細な説明に組み込まれる。
［項目１］
基板と、
前記基板内にビアとして形成された複数のホールと、
面が前記複数のホールに直角になるように前記複数のホールの上に配置された金属層で形成された金属ループと
を備える装置。
［項目２］
前記複数のホールのほとんどに絶縁材料が充填された、項目１に記載の装置。
［項目３］
前記複数のホールのうちの少なくとも２つのホールである少なくとも２つのビアに導電材料を充填し、前記金属ループの２つの端部に物理的に結合させてインダクタを形成する、項目１に記載の装置。
［項目４］
前記複数のホールが互いに均一に間隔をあけて配置された、項目１に記載の装置。
［項目５］
前記複数のホールがまばらなホールパターンで形成された、項目１に記載の装置。
［項目６］
前記複数のホールのパターンが前記金属ループの形状に沿うように、前記複数のホールが前記金属ループの下に形成された、項目１に記載の装置。
［項目７］
前記複数のホールがダイの前記基板の裏面に形成された、項目１に記載の装置。
［項目８］
前記複数のホールが、前記ダイの活性領域を有する前記基板の前面に形成された、項目２に記載の装置。
［項目９］
前記金属ループが複数の金属ループを含む、項目１に記載の装置。
［項目１０］
前記複数のホールが前記基板内を部分的にしか通っていない、項目１に記載の装置。
［項目１１］
基板を形成することと、
前記基板内に高インピーダンスビアとして複数のホールを形成することと、
面が前記複数のホールに直角になるように前記複数のホールの上に金属層を堆積させて、金属ループを形成することと
を含む方法。
［項目１２］
前記複数のホールのほとんどに絶縁材料を充填することを含む、項目１１に記載の方法。
［項目１３］
前記複数のホールのうちの少なくとも２つのホールである少なくとも２つのビアに導電材料を充填することと、
前記金属ループの２つの端部と前記少なくとも２つの充填されたビアとを結合させることと
を含む、項目１１に記載の方法。
［項目１４］
互いに均一に間隔をあけて前記複数のホールの各々を配置することを含む、項目１１に記載の方法。
［項目１５］
まばらなパターンで前記複数のホールを形成することを含む、項目１１に記載の方法。
［項目１６］
前記複数のホールのパターンが前記金属ループの形状に沿うように、前記複数のホールを前記金属ループの下に形成することを含む、項目１１に記載の方法。
［項目１７］
ダイの前記基板の裏面に前記複数のホールを形成することを含む、項目１１に記載の方法。
［項目１８］
前記ダイの活性領域を有する前記基板の前面に、前記複数のホールを形成することを含む、項目１１に記載の方法。
［項目１９］
メモリと、
前記メモリに結合させたプロセッサと
を備え、
前記プロセッサは、
基板と、
前記基板内にビアとして形成された複数のホールと、
面が前記複数のホールに直角になるように前記複数のホールの上に配置された金属層で形成された金属ループと、
前記プロセッサが他のデバイスと通信することを可能にする無線インターフェースと
を有する、システム。
［項目２０］
ディスプレイユニットをさらに備える、項目１９に記載のシステム。
［項目２１］
前記プロセッサが項目２から１０のいずれか一項に記載の装置を含む、項目１９に記載のシステム。

Claims (21)

  1. 基板と、
    前記基板内にビアとして形成された複数のホールと、
    面が前記複数のホールに直角になるように前記複数のホールの上に配置された金属層で形成された金属ループと
    を備える装置。
  2. 前記複数のホールのほとんどに絶縁材料が充填された、請求項１に記載の装置。
  3. 前記複数のホールのうちの少なくとも２つのホールである少なくとも２つのビアに導電材料を充填し、前記金属ループの２つの端部に物理的に結合させてインダクタを形成する、請求項１に記載の装置。
  4. 前記複数のホールが互いに均一に間隔をあけて配置された、請求項１に記載の装置。
  5. 前記複数のホールがまばらなホールパターンで形成された、請求項１に記載の装置。
  6. 前記複数のホールのパターンが前記金属ループの形状に沿うように、前記複数のホールが前記金属ループの下に形成された、請求項１に記載の装置。
  7. 前記複数のホールがダイの前記基板の裏面に形成された、請求項１に記載の装置。
  8. 前記複数のホールが、前記ダイの活性領域を有する前記基板の前面に形成された、請求項２に記載の装置。
  9. 前記金属ループが複数の金属ループを含む、請求項１に記載の装置。
  10. 前記複数のホールが前記基板内を部分的にしか通っていない、請求項１に記載の装置。
  11. 基板を形成することと、
    前記基板内に高インピーダンスビアとして複数のホールを形成することと、
    面が前記複数のホールに直角になるように前記複数のホールの上に金属層を堆積させて、金属ループを形成することと
    を含む方法。
  12. 前記複数のホールのほとんどに絶縁材料を充填することを含む、請求項１１に記載の方法。
  13. 前記複数のホールのうちの少なくとも２つのホールである少なくとも２つのビアに導電材料を充填することと、
    前記金属ループの２つの端部と前記少なくとも２つの充填されたビアとを結合させることと
    を含む、請求項１１に記載の方法。
  14. 互いに均一に間隔をあけて前記複数のホールの各々を配置することを含む、請求項１１に記載の方法。
  15. まばらなパターンで前記複数のホールを形成することを含む、請求項１１に記載の方法。
  16. 前記複数のホールのパターンが前記金属ループの形状に沿うように、前記複数のホールを前記金属ループの下に形成することを含む、請求項１１に記載の方法。
  17. ダイの前記基板の裏面に前記複数のホールを形成することを含む、請求項１１に記載の方法。
  18. 前記ダイの活性領域を有する前記基板の前面に、前記複数のホールを形成することを含む、請求項１１に記載の方法。
  19. メモリと、
    前記メモリに結合させたプロセッサと
    を備え、
    前記プロセッサは、
    基板と、
    前記基板内にビアとして形成された複数のホールと、
    面が前記複数のホールに直角になるように前記複数のホールの上に配置された金属層で形成された金属ループと、
    前記プロセッサが他のデバイスと通信することを可能にする無線インターフェースと
    を有する、システム。
  20. ディスプレイユニットをさらに備える、請求項１９に記載のシステム。
  21. 前記プロセッサが請求項２から１０のいずれか一項に記載の装置を含む、請求項１９に記載のシステム。
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