KR101626656B1 - 부분 비아를 갖는 금속-절연체-금속 온-다이 캐패시터 - Google Patents

부분 비아를 갖는 금속-절연체-금속 온-다이 캐패시터 Download PDF

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Abstract

부분 비아를 갖는 금속-절연체-금속 온-다이 캐패시터가 기술된다. 일 예에서, 제 1 및 제 2 전력 그리드 층은 반도체 다이 내에 형성된다. 전력 그리드 층은 전력 레일을 갖는다. 제 1 및 제 2 금속 판이 전력 그리드 층들 사이에서 다이의 금속 층에 형성된다. 풀 비아는 제 1 극성의 제 1 전력 그리드 층의 전력 레일로부터 제 2 금속 판의 제 1 측으로 연장되며 금속 판의 제 1 측에 대향하는 제 2 금속 판의 제 2 측으로부터 제 1 극성의 제 2 전력 그리드 층의 전력 레일로 연장된다. 부분 비아는 제 1 극성의 제 2 전력 그리드 층의 전력 레일로부터 연장되어 2 금속 판의 제 2 측에서 끝난다.

Description

부분 비아를 갖는 금속-절연체-금속 온-다이 캐패시터{METAL-INSULATOR-METAL ON-DIE CAPACITOR WITH PARTIAL VIAS}
본 개시는 인-다이 캐패시터 분야(in-die capacitors)에 관한 것으로서 특히 그러한 캐패시터의 전기적 연결에 관한 것이다.
반도체 다이는 외부 전력을 받아서 하나 이상의 라우팅(routings) 내의 여러 회로로 전력을 분산시키는 전력 그리드 층과, 다이의 회로 층을 포함한다. 전력 그리드에 의해서 공급된 전력은 회로의 정상 동작을 방해할 수 있는 여러 상이한 잡음원에 영향을 받는다. 잡음은 부가되는 신호의 형태로는 물론이고 전압 및 전류 변동의 형태로 나타날 수 있다. 디지털 회로에서 클로킹 유형(clocking type)의 동작이 대부분의 잡음을 야기시키므로, 전력 공급 라인에 병렬로 배치되는 캐패시터를 사용하여 잡음이 필터링될 수 있다.
공급되는 잡음이 소정치 보다 높으면, 온-다이 디커플링 캐패시터는 다이의 층 내부에 제조된다. 금속-절연체-금속(MiM) 캐패시터는 사용되는 온-다이 디커플링 캐패시터의 일례인데, 그 이유는 MiM 캐패시터가 다이의 금속 층 내에 매립되어 추가 다이 영역을 필요로 하지 않기 때문이다.
MiM 캐패시터는 다수의 스루 비아(through vias)를 필요로 한다. 스루 비아는 MiM 판(plate)을 그 판의 어느 일측 위의 인접한 그리드 층에, 즉, 상부 층과 그리고 하부 층에 연결시킨다. 스루 비아는 MiM과 나머지 전력 그리드의 부분 사이에서 전류 경로로서 사용된다. 이러한 유형 또는 다른 유형의 수직 연결은 이러한 상부 및 하부 층을 위한 라우팅이 겹칠때 마다 다이 내부에 연결을 만들 수 있다. 다른 연결 비아 처럼 스루 비아는 각각의 다이 토폴로지마다 고유하게 다이 내부에서 설계된다.
본 발명의 실시예들은 첨부된 도면의 특징에 대해 예를 들어 설명되며, 제한하기 위한 것이 아니며, 도면에서 같은 참조 부호는 유사한 구성요소를 지칭한다.
도 1은 마더보드 및 패키지된 다이를 갖는 컴퓨팅 장치의 도면으로서 본 시스템의 전기적인 특징을 도시한다.
도 2a는 본 발명의 일 실시예에 따른 MiM 캐패시터의 분해 사시 조립도이다.
도 2b는 도 2a의 MiM 캐패시터의 측방향 횡단면도이다.
도 2c는 본 발명의 또 다른 실시예에 따른 MiM 캐패시터의 측방향 횡단면도이다.
도 3a는 도 2a의 MiM 캐패시터의 분해 사시 조립도로서 본 발명의 일 실시예에 따른 전기적 특징을 도시한다.
도 3b는 도 3a의 MiM 캐패시터의 회로도이다.
도 4a는 본 발명의 일 실시예에 따른 다층의 MiM 캐패시터의 상부 입면도이다.
도 4b는 본 발명의 일 실시예에 따른 MiM 캐패시터를 형성하는 공정 흐름도이다.
도 5 는 본 발명의 일 실시예에 따른 금속-절연체-금속 캐패시터 구조체를 포함하는 컴퓨팅 장치의 블록도이다.
많은 다이의 온-다이 전력 전달 네트워크(on-die power delivery network)는 전압을 안정화하며 다이 내 잡음을 줄이기 위해서 MiM 캐패시터에 많이 의존할 수 있다. 동작 주파수가 증가하며 다이 크기가 줄어듦에 따라서, 희망하는 주파수에서 희망하는 레벨의 캐패티턴스를 산출하기 위해 MiM 캐패시터는 더 어려운 사양으로 설계된다. 주어진 다이 영역에 대해서, MiM 패캐시터로부터의 유효 고주파 캐패시턴스는 비아 및 라우팅 공간(routing spaces)을 위한 디자인 룰에 의해서 제한된다. 동시에, 설계가 반복됨에 따라서 스위칭 트랜지스터의 수는 증가하며 그 크기는 줄어든다. 이로 인해서 캐패시터들을 연결시키는 비아에 이용가능한 공간이 제한된다.
MiM 캐패시터는 연속 저항 효과(series resistance effect)로 인해 주파수가 높아 짐에 따라서 유효 캐패시턴스가 감소되도록 주파수 롤-오프 특징을 갖고 있다. MiM 캐패시터의 주파수 응답은 두 가지 인수를 이용하여 제어될 수 있다. 첫째는 직류 전류 또는 저주파에서의 캐패시턴스이다. 둘째는 3dB 컷-오프 주파수, 즉, 캐패시턴스가 3dB 만큼 감소되는 주파수이다. 동작 주파수에서 사용가능한 캐패시턴스의 량은 캐패시터의 수 또는 크기를 증가시킴으로써 증가될 수 있다. 이로 인해 직류 전류에서 캐패시턴스가 증가한다. 사용가능한 캐패시턴스의 량 역시 3dB 컷-오프 주파수를 더 높은 주파수쪽으로 푸시함으로써 증가될 수 있다.
직류 전류 및 고주파에서 캐패시턴스 값을 증가시키려면 다이 공간을 더 필요로 하고 캐패시터 판을 필터링될 적당한 전압에 연결시키기 위해서 더 세심한 비아 라우팅을 필요로 한다. 3dB 컷-아웃 주파수를 증가시키는 것은 여러 다양한 방법으로 수행될 수 있다. 한가지 접근방법은 스루 비아의 개수를 증가시키는 것이다. 이 스루 비아는 MiM 판을 인접한 그리드 층에 연결하며 이로써 MiM과 나머지 전력 그리드 사이의 전류 경로로서 사용된다. 이로 인해서 MiM 캐패시터의 등가 저항성 성분이 감소할 것이며, 그러므로 3dB 컷-오프 주파수를 더 높은 주파수로 이동시킬 수 있다.
스루 비아의 수를 증가시키기 위해서, 캐패시터를 관통하는 수직 비아가 캐패시터의 일측 상의 두개의 층에 연결될 수 있도록 대응하는 층의 중첩 영역이 증가된다. 이러한 중첩 영역은 각각의 새로운 다이마다 재설계되어야 한다. 중첩할 영역의 요구조건은 두개의 연결 층이 라우팅되어야 하는 방식에 제약을 가져온다.
MiM 캐패시터의 고주파 특성 역시, 두개의 층 사이에 비아를 수용하도록 대응하는 층을 리-라우팅(re-routing)하지 않고도 개선될 수 있다. 전원 층으로부터 회로층까지 몇 개의 스루 비아에 추가하여, 부분 비아(partial vias)가 사용될 수 있다. 부분 비아는 내부 층들만을 연결시키는 블라인드 비아(blind vias)로서 구현될 수 있다. 예를 들어, 이 비아는 캐패시터 판을 전력 그리드 내의 다음 층에만 연결시킬 수 있다. 이렇게 하면 비아의 배치도 상당히 자유로워지는데, 왜냐하면 전력 그리드와 캐패시터 판 사이의 층이, 부분 비아와 간섭하는 라우팅을 통상 있다 하더라도 거의 갖지 않기 때문이다.
전력 그리드와 캐패시터 판 사이의 부분 비아는 MiM 캐패시터의 등가 저항성 성분을 감소시킨다. 감소된 저항성 성분은 더 높은 주파수에서 캐패시턴스를 증가시켜서, 3dB 컷-오프 주파수를 더 높은 주파수로 이동시킨다.
도 1은 마더보드 상에서 패키지된 다이를 갖는 전자 시스템을 도시한 도면이다. 본 시스템은 여러 다양한 유형 중 하나일 수 있으며 전압 조절기(voltage regulator)(104)에 결합되는 마더보드, 시스템 보드 또는 논리 보드(102)를 포함한다. 전압 조절기는 전원(110)으로부터 전력을 받아서 마더보드에 연결되는 구성컴포넌트들을 구동하는데 필요한 전압을 생성한다. 이것은 전형적으로 여러 다양한 직류 전류 및 스위치된 전압을 포함한다. 전압 조절기는 전형적으로 마더보드 상에 납땜 연결되지만 그 대신에 도선, 솔더 범프 또는 어떤 다른 방법으로도 연결될 수도 있다. 전력은 마더보드를 통해서, 마더보드로부터의 전력에 의존하는 시스템의 적당한 컴포넌트에 전달된다. 마더보드는 전원으로부터 수신되고 마더보드에 의해서 적당한 컴포넌트로 전송되는 전력을 필터링하기 위한 디커플링 캐패시터(112)를 포함한다.
다이(106)는, 직접 솔더 부착, 와이어 라인, 및 소켓형 시스템을 포함해서 모든 다른 유형의 다이 기술이 사용될 수도 있겠지만, 예를 들어, C4 (붕괴 제어형 칩 접속(Controlled Collapse Chip Connection)) 범프를 사용하여 패키지 기판(108)에 결합된다. 패키지 기판(108)은 이어서 볼 그리드 어레이 또는 다른 적당한 연결 시스템을 이용하여 마더보드(102)에 연결된다. 전력은 전원(110)으로부터 전압 조절기(104)로 마더보드(102)로 패키지(108)로 공급되며 그것으로부터 다이(106)로 공급된다. 이것이 전력을 다이로 공급하는 일반적인 방법이지만 다른 다양한 전력 경로가 사용될 수 있다. 다이는 다수의 전류 싱크(114)로서 도시된 능동 회로와 다수의 캐패시터(116)로서 도시된 기생 캐패시턴스에 대한 경로를 갖는다.
도 2a는 도 1 의 다이(106)내의 네개의 예시된 층, 즉, 두개의 전력 그리드 층(240, 242) 및 두개의 금속 판 층(244, 246)에 대한 분해 사시도이다. 이들 네개의 층은 예로서 제공된 것이며 항상 전력 그리드 또는 금속 판 처럼 시종 다이를 통하여 연장되는 것은 아닐 수도 있다. 전력 그리드 층은 또한 데이터, 명령 및 다른 유형의 라우팅을 포함할 수 있다. 금속 판은 다이의 특별한 영역인 작은 영역으로 제한될 수 있다. 두개의 금속 판 층만 도시되었지만, 다른 층에도 금속 판이 존재할 수 있다. 유사하게, 금속 판의 각 측에 하나의 전력 그리드 층만이 도시되었지만, 각 측에는 더 많은 층이 존재할 수 있다. 많은 다이들은 각 측에 다섯 또는 열개의 층을 갖지만, 더 많을 수도 있고 더 적을 수도 있다. 이러한 층에 사용된 지정 및 설계는 상이한 다이 설계 또는 상이한 명칭의 시스템마다 완전히 다를 수 있다.
제 1 또는 상부 전력 그리드 층은, 유전체 층에 의해서 에워싸이고 다수의 전력 레일을 통해서 상이한 전압 및 극성의 전력을 전달하는데 사용되는 금속 층의 일예이다. 전력 레일은 층을 통해서 분배되어 다른 층들의 대응하는 위치에 전력을 제공한다. 상부 전력 그리드 층은 패키지 기판에 가장 가까운 제 1 층이 될 수 있으며 C4 범프로부터 직접 전력을 받을 수도 있지만, 상이한 전력 층이 사용될 수도 있다. 상부 전력 그리드 층은, 도시된 바와같이, 다이에 공급되는 적어도 Vcc 및 Vss 극성을 위한 라우팅 층을 지원한다. 다른 극성 및 전압 역시 이러한 층 및 다른 층에서 지원될 수도 있다.
캐패시터(204)는 두개의 금속 판, 즉 Vss 층(244) 및 Vcc 층(246)으로 형성된다. 이러한 판은 다이내에 매립되며 도시되지 않은 유전체(206) 층에 의해서 분리된다. 이 판들은 사각형으로 도시되지만, 라우팅, 다른 구조에 대한 요구 및 희망하는 성능에 따라서 모든 희망하는 형상이 될 수 있다. 두개의 판은 Vss 층 위와 Vcc 층 아래를 연결하여 하나의 캐패시터를 형성한다. 비아는 후에 더 상세히 설명되겠지만 이들 판들의 일측 위의 전압에 이들 판들을 연결한다. 이 예에서, MiM 캐패시터는 다이에 필요한 전원 전압으로부터 잡음과 다른 요소를 필터링하기 위해서 금속 판의 일측 위의 Vcc 와 Vss 레일 사이에 배치된다.
상부 층(240)의 Vcc 전력 레일은 Vss 층을 통해서 연장되며, Vcc 층의 제 1 측에 연결되며, Vcc 층의 다른 측을 통해서 이어지며, 역시 Vcc 인 하부 전력 그리드 층(242) 내의 구조에 연결되는 풀 비아에 결합된다. 이 풀 비아는 캐패시터의 하나의 판과 연결되지만 캐패시터의 다른 판에는 연결되지 않는다. Vcc는 다수의 CMOS(Complementary Metal Oxide Semiconductor) 콜렉터에 결합되는 전압을 일컷는 것으로서 이러한 다이에 필요한 정극성(positive) 전압에 해당한다. 하부 전력 그리드 층(242)은 능동형 COMS 회로의 여러 전력 그리드 층 중 하나이며 다이의 라우팅이다. 하부 층은 비아에 의해서 캐패시터의 단일 판을 관통하여 상부 층으로 연결된다.
캐패시터의 제 2 판은 상부 전력 그리드 층(240)의 일단부에서 Vss에 연결되고, 제 1 판인 Vss 판에 연결되고, 연결없이 제 2 판인 Vcc 판을 관통하여 지나가고, 하부 층(242)의 다른 부분, 즉 Vss인 부분에 연결되는 유사한 풀 비아(도시되지 않음)에 의해서 결합된다. Vss는 다수의 CMOS 트랜지스터 소스에 결합된 전압을 일컷는 것으로서 이 다이에 대해서 부극성(negative) 전압 또는 접지 전압에 대응한다. Vcc를 제 1 판에 연결시키며 Vss를 제 2 판에 연결시키는 풀 비아를 사용하여, 두개의 판에는 각각 전원 전압의 반대 극성이 제공된다.
하부 전력 그리드 층은 Vss(208)에서의 구조 및 Vcc(210)에서의 구조를 갖는 것으로 도시된다. 보통은 훨씬 많은 전력 그리드 층이 존재할 것이다. 어떤 경우에는, 층들은 M9 내지 M1으로서 명기되지만, 다른 디자인들에 대해서는 명명법이 다를 수 있다. 상부 채움(fill) 및 격리(isolation) 층들이 M1 층 위에 적용될 수 있으며 패키지 커버 역시 다이를 포함하는 패키지를 밀폐하는데 사용될 수도 있다.
각각의 캐패시터 판의 상부 및 하부 측에 부착되는 풀 비아 이외에, 부분 비아(216) 역시 제 1 캐패시터 판에 결합된다. 부분 비아는 하부 라우팅 층(242)의 Vcc 부분(208)으로부터 Vcc 판(246)으로 연장되지만, 그 판을 넘지도 않고, 대향하는 전력 그리드 층(240)까지 미치지도 않는다. 이들 비아들은, 상부 층(240)의 대응하는 Vcc 층의 위치에 상관없이, 하부 층(242)과 연결이 양호하게 되는 곳이면 어디든지 배치될 수 있다. 또한, 디자인에 따라서, 상부 Vss 판(244) 및 상부 전력 그리드 층(240) 사이에 많은 다른 층이 존재하거나 존재하지 않을 수 있다. 풀 비아는 이러한 층들 중 어느 것과도 충돌하지 않도록 배치되어야 한다. 부분 비아는 금속 판으로부터 상부 전력 그리드 층까지 연장되지 않으며 따라서 이러한 두개의 층 사이의 어느 층의 경로도 부분 비아(216)의 배치에 영향을 주지 않는다.
도 2b는 도 2a의 비아 및 네개의 층의 측방향 분해 횡단면도이다. 동일한 네 개의 층이 도시된다. 동일한 풀 스루 비아(202) 및 부분 비아(216)도 도시된다. 이러한 비아들은 전력 그리드 층 및 금속 판 층의 동일 Vcc 및 Vss 부분과 연결된다. Vss 부분 비아(도시되지 않음) 또한 하부 전력 그리드 층(242) 및 Vss 판(244) 사이에 적용될 수 있다. 그 밖에 또는 그 대신에, Vss 부분 바아는 도 2c에 도시된 바와같이, 상부 전력 그리드 층(240)과 Vss 네트(nets)에 대한 금속 Vss 판 사이에 삽입될 수 있다.
전력 그리드 층들 중 단일 층과 MiM 캐패시터의 판 사이에 이러한 부분 비아를 부가함으로써, MiM 캐패시터에 연결되는 비아의 총 수가 증가한다. 이것은 MiM 캐패시터의 등가 저항성 성분을 감소시키며 따라서 3dB 컷-오프 주파수를 고주파쪽으로 이동시킨다. 부분 비아는 많은 장점을 제공하다. MiM의 캐패시턴스의 주파수 범위는 확장될 수 있다. 부분 비아는 풀 비아에 비해서 적은 비용 및 적은 시간에 다이 내로 설계될 수 있다. 전력 그리드 층 위의 트레이스(trace)가 MiM 비아를 제공하는 것 보다 우선순위로 전달될 수 있다.
각 프로젝트 마다 반도체 기술이 변함에 따라서, 그리드 레이아웃이 변하고 MiM 캐패시터 층 라우팅 역시 변해야 한다. MiM 캐패시터 특징은 재평가되어야 하며 캐패시터는 각각의 새로운 다이 마다 새롭게 설계되어야 한다. 증가하는 스위칭 주파수는 캐패시터 설계에서 정밀도를 더 필요로 하는 고주파 범위에서 MiM 캐패시터로부터 훨씬 더 높은 캐패시턴스를 필요로 한다.
도 2c는 부분 비아가 금속 판의 대향하는 측으로부터 연결되는 Vcc 판의 부분 비아 및 풀 비아의 일례를 도시한다. 그러한 부분 비아들은 도 2b에 도시된 부분 비아를 대신하거나 또는 그에 부가된 것일 수 있다. 유사한 방법이 Vss 판 (도시되지 않음)에 대해서 사용될 수도 있다. 도 2c의 예에서는, 네개의 동일한 층, 즉, 두개의 전력 그리드 층(240, 242)과 두개의 금속 판 층(244, 246)이 도시된다. Vcc 금속 판 층(246)은 풀 비아(202)에 의해서 판의 일측 상의 전력 그리드 층에 연결된다. 풀 비아는 Vcc 판(246)에 연결되지만 Vss 판(244)에 연결되지는 않는다.
부분 비아(226)는 상부 전력 그리드 층(240)의 Vcc 전력 레일에 연결되고, 상부 Vss 금속 판(244)을 통과하며 Vcc 층(246)에 연결된다. 도 2b에 도시된 바와 같이, 부분 비아(216) 역시 하부 전력 그리드 층(242)을 Vcc 층에 연결시킨다. 이에 따라서 Vcc 전력 레일이 정렬될 필요없이 금속 판과의 더 많은 연결이 허용된다. 도 2a 및 2b에서와 같이, Vss 네트에 대해서 아무 연결도 도시되지 않지만, 이러한 연결들은 동일 방법으로 만들어질 수 있다.
도 3a는 도 1의 다이 내의 네개의 층에 대한 사시도로서 풀 비아 및 부분 비아에 대한 전기적 등가 모델을 도시한다. 도 3a에 도시된 바와같이, Vcc 판(246)과 상부 전력 그리드 층(240) 사이에서 풀 비아는 저항성 성분(310) 및 유도성 성분(312)을 갖는다. 유사하게, Vcc 판과 하부 전력 그리드 층(242) 사이에서, 풀 비아 역시 저항성 성분(314) 및 유도성 성분(316)을 갖는다. 이러한 성분들 역시 도 3b의 회로도에서 단순한 저항 및 인덕터처럼 함께 조합된 것으로 도시된다. 도 3b는 풀 및 부분 비아로부터의 R(저항) 및 L(인덕턴스) 성분을 도시하는 회로도로서 도 3a의 풀 및 부분 비아에 대한 도면이다.
도 2a, 2b 및 2c의 도면에 도시된 연결에서, 부분 비아(216)는 풀 비아(202)에 병렬로 연결된다. 부분 비아 역시 풀 비아처럼 저항성 성분(318) 및 유도성 성분(320)을 갖는다. 부분 비아를 추가함으로써, 온-다이 전력 전달 네트워크(on-die power delivery network (PDN))의 저항성 및 유도성 값이 변한다. 도 3b에 도시된 바와 같이, 추가적인 부분 비아는 정규 비아와 마찬가지로 부가적인 저항성 및 유도성 성분을 갖는다. 그 결과, MiM 캐패시터 연결부의 전체 저항성 및 유도성 값은 감소된다. 이러한 특징으로 인해서 고주파에서는 MiM 캐패시터가 더 양호한 성능을 구현한다.
컷오프 주파수는 RC 시정수에 반비례한다. 부분 비아를 추가하면 다이에 대한 R 값이 감소되어 RC 시정수가 감소되며, 컷오프 주파수가 증가된다. 또한, 캐패시터의 지배적인 요인을 캐패시턴스로부터 레지스턴스로 이행함으로 인해 주파수 응답의 롤-오프가 감소된다. 그러므로, 저항성 값이 감소됨에 따라서, 더 높은 주파수에서 레지스턴스로의 전이가 발생한다.
금속 판의 일측 위의 하나의 전력 그리드 층으로부터 금속 판의 타측 위의 또 다른 전력 그리드 층까지의 풀 비아는 동일 극성 전력 레일의 라우팅이 중첩되는 위치에 배치될 수 있을 뿐이다. 이로 인해서 도 2a에 도시된 바와 같이, 풀 수직 연결이 가능해진다. 통상적으로, 곧게 수직이 아닌 비아들을 형성하는 것은 매우 어렵다. 그러므로, 하나의 층 내의 Vcc 경로가 다른 층 내의 Vcc 경로와 수직으로 정렬될 때만 연결이 이루어질 수 있다. 더 많은 비아에 대해서도 허용되도록, 전력 그리드 층의 라우팅은 더 양호하게 정렬되도록 변할 수 있으며 더 많은 스루 비아를 제공할 수 있다. 경로 및 층 디자인 룰의 제약으로 인해서, 중첩 영역이 증가될 때 비아들 사이의 공간과 하나의 비아로부터 금속 에지까지의 거리가 고려된다. 이것은 캐패시터를 위해 경로를 수정하는 것을 매우 어렵게 한다.
비용의 추가없이 그리고 전력 그리드 층을 리-라우팅함으로써 부과되는 다른 제한이 없이도 MiM 캐패시터의 고주파 특성을 개선하기 위해서, 부분 비아들이 사용될 수 있다. 부분 비아가 블라인드 비아로서 구현되어, 내부 층들을 연결한다. 도 2b에 도시된 바와 같이, 부분 비아는 금속 판의 일측 위에서 금속 판 층과 전력 그리드 층 사이에서 유지되어 다른 층들과 간섭하지 않는다. 그러므로, 부분 비아는 전력 그리드 층 위의 라우팅 또는 대향하는 측 위의 다른 층에 영항을 주지 않는다.
도 4a는 층들이 나란히 배치되는 도 2a의 네개의 층의 부분 상부 입면도를 도시한 도면이다. 도 4a 역시 본원에 기술된 바와같이 가능한 수직 비아의 일부를 도시한다. 상부 전력 그리드 층(402)을 고려할 때, Vcc 트레이스(404) 및 Vss 트레이스(406)가 존재한다. 풀 비아는, 마치 하나의 층으로 형성된 것 처럼 분리된 상면도(414)로서 도시된다. 대신에 비아(414)는 수직이며 구조 내의 어느 지점에서도 입면 또는 횡단면으로서 도시된다. 도면은 같아질 것이다. 상부 층(402) 위에 두개의 Vcc 트레이스(404)가 존재하여 비아 층(414) 위에 두개의 열의 Vcc 비아가 존재할 수 있다. 그러한 비아는 하부 전력 그리드 층(412) 위에서 라우팅에 대응하는 연결 점을 가져야 한다. 이 예에 도시된 바와같이, 상부 전력 그리드 층(402)은 수평 Vcc 경로(404)를 가지며 하부 전력 그리드 층(412)은 수평 경로(208)를 갖는다. 풀 비아는 이들 두개의 경로가 교차되는 곳에 위치할 수 있다. 이들 비아는 비아 층(414)의 점(422)으로서 도시된다.
이들 Vcc 비아가 캐패시터의 Vcc 판(410)에 연결되는 한편, 이것들은 캐패시터의 Vss 판(408)내에서 스루 홀을 통해 연장한다. Vss 판 내의 홀들도 도시되어 있다. 유사하게 도 4a는 하부 전력 그리드 층(412) 내의 Vss 라우팅(210)과 Vcc 판(410) 내의 스루 홀들 사이에서 연장되어 Vss 판(408)에 연결되고 그런 다음 상부 전력 그리드 층(402) 내에서 Vss 라우팅(406)까지 더 연장되는 비아 층(414) 내의 Vss 비아(424)를 도시한다.
Vcc 부분 비아는 훨씬 더 많은 장소에서 추가될 수도 있다. MiM의 Vcc 판(410)이 거의 전체 가용 영역을 덮으므로, 부가되는 부분 비아는 하부 전력 그리드 층(412)의 Vcc 수직 라우팅 라인(208)을 따라서 어느 곳에서라도 추가될 수 있다. 점선으로 된 박스(428)는 비아 층(414) 위의 부분 비아(426)에 대한 배치 예를 도시한다. 도시된 바와같이 비아의 수는 50% 이상으로 증가될 수 있다. 부분 비아는 하부 전력 그리드 층 및 Vcc 금속 판 층을 연결하며, 전술된 바와같이 상부 전력 그리드 층(402)과는 전혀 연결되지 않는다. 이로 인해서, 층 및 캐패시터의 다른 파라미터에 따라서, 3dB 캐패시턴스 컷오프의 주파수가 25% 이상으로 증가될 수 있다.
비아 층(414)으로 도시된 바와 같이, 전력 그리드 층 위에 조밀한 라우팅을 수용하기 위해 부분 비아를 조밀하게 배치할 수 있다. 이로 인해서 최소 트레이스 폭 및 간격을 명시하는 디자인 룰의 제약을 극복한다. 부분 비아에서는 트레이스 폭 및 간격에 아무 영향없이 추가될 수 있으며, 풀 비아에 의해서 제공되는 것과 같은 고주파 MiM 성능 개선을 제공할 수 있다.
도 4b는 전술된 바와같은 캐패시터 구조체를 갖는 다이를 형성하는 공정 흐름도이다. 공정은 단계(450)에서 기판 또는 빌드-업 층으로부터 시작된다. 이 층은 특별한 구현에 따라서, 나중에 제거될 수도 있다. 일부 초기 층들 이후, 단계(452)에서 전자 트랜디스터 회로가 다이 위에 형성된다. 많은 회로 라우팅 층 또는 한 층이 존재할 수 있다. 또한, CMOS 트랜지스터 및 이러한 라우팅 층 내에서 인접하여 형성된 다른 구성성분과 같은 반도체 컴포넌트들이 존재할 수 있다. 다이의 기판 위의 회로 및 연관된 라우팅 층을 형성하는데 사용된 특정 형태의 동작은 다이의 유형 및 그 의도된 용도에 기초하여 결정될 수 있다. 이러한 층은 부가적인 라우팅 층, 절연, 보호 및 커버 층을 포함할 수 있다. 단계(454)에서, 전력 레일을 갖는 하나 이상의 전력 그리드 층이 형성된다. 전력 레일은, 특별한 구현에 따라서, 적어도 제 1 및 제 2 극성이나 어쩌면 그 이상의 극성을 갖는다. 또한 여러 상이한 전압이 존재할 수 있다. 다수의 그러한 층은 트랜지스터 층에서와 같이 사진 식각, 증착, 금속 인쇄, 및 다른 기술을 이용하여 형성될 수 있다.
단계(456)에서, 유전체 층이 형성되어 전력 레일들을 격리한다. 유전체는 여러 다양한 증착 기술 중 하나를 사용하여 형성될 수 있다. 단계(458)에서, 드릴링, 에칭, 보링 또는 다른 기술을 사용하여 부분 비아 및 풀 비아가 형성되어 유전체 층의 상부부터 하부 전력 그리드 층의 각각의 전력 레일까지 사이의 경로를 드러낸다. 그런 다음 비아들이 구리 또는 또 다른 도전성 물질로 도금 또는 충진되어 전력 레일과 전기 연결을 설정할 수 있다.
단계(460)에서, 다이의 제 1 금속 층 내의 제 1 금속 판은 비아, 유전체, 및 전력 그리드 층 위에 형성된다. 이러한 금속 판은 비아와 전기 연결을 형성하며 부분 비아의 연결부를 설정한다. 이 금속 판은 제 1 금속 판이라고 불리지만, 이것은 캐패시터 구조체에 대해 제 위치를 말한다. 다이의 여러 다양한 층에는 다른 목적으로 형성된 다른 금속 판이 존재할 수 있다. 그 판의 특별한 형상, 두께 및 다른 파라미터는 희망하는 캐패시턴스를 기반으로 하여 결정될 수 있다.
단계(462)에서, 제 1 금속 판 위에 또 다른 유전체 층이 형성되며 단계(464)에서 풀 비아는 제 1 금속 판으로부터 유전체의 상부까지 연장된다. 이들은 또한 제 1 금속 판과 유전체 위에서 형성될 제 2 금속 판 사이에서 도전되도록 충진되거나 도금된다.
단계(466)에서, 제 2 금속 판은 유전체 층 위의 다이의 제 2 금속 층에서 형성된다. 제 2 금속 판은 단계(462)에서 형성된 유전체 층에 대향하는 캐패시터의 다른 판을 형성한다는 점에서 두번째이다. 제 1 금속 판에 대한 풀 비아의 경우에, 이 판은 유전체로 충진되어 도 2a에 예로서 도시된 바와같이 비아를 판으로부터 격리시키는 홀을 갖도록 형성될 수 있다. 비아가 제 2 판에 연결하고 제 1 판에는 연결하지 않는 경우, 스루 홀은 제 1 금속 판에 형성될 것이다.
단계(468)에서, 제 2 금속 판 위에 또 다른 유전체 층이 형성되어 캐패시터를 다이의 다른 컴포넌트들로부터 격리시킨다. 단계(470)에서, 풀 비아들이 완성되어 하부 전력 그리드 층, 금속 판 층들 중 하나 그리고 단계(472)에서 형성된 상부 전력 그리드 층 사이에서 연결이 이루어진다. 풀 비아들은 충진되어 전력 그리드 층들 중 제 1 층 또는 또 다른 층 위의 라우팅을 전술된 바와 같이 적절한 금속 판에 연결시킨다.
단계(472)에서, 상부 전력 그리드 층이 유전체 위에 형성되어 풀 비아, 어떤 부분 비아와 연결시키고, 패키지 기판과의 외부 접속부에 연결될 모든 데이터 연결 비아를 만든다. 특정 다이에 따라서, 하나 또는 많은 상부 전력 그리드 층이 존재할 수 있다.
각각의 층이 형성된 후에 비아들을 형성하는 대신에, 제 1 극성의 하부 전력 그리드 층의 전력 레일에 두 금속 판을 포함하는 모든 중간 층을 관통하여 비아들을 드릴링함으로써 복수의 풀 비아를 형성하는 것이 가능할 수 있다. 여러 유형의 다이 및 다양한 조립 기술에 맞도록 비아를 형성하는 특정 기술이 수정될 수 있다.
풀 비아가 양쪽 금속 판을 관통하여 연장하지만, 부분 비아는, 다른 전력 그리드 층에 전기적으로 연결되지 않고 제 1 극성의 전력 레일에서 연결되는 전력 그리드 층 중 하나로부터 연장되어 금속 판 중 대응하는 판에서 끝난다.
단계(474)에서, 기술된 실시예들에서 중요하지 않은 부가 층들은 다이에 부가될 수도 있으며, 그런 다음 단계(476)에서 다이가 완성된다. 다이를 완성하는데 사용되는 특별한 유형의 동작은 다이의 유형 및 그 의도된 용도에 따라서 결정될 수 있다. 이 예에서, 부가되는 층은 다이 위에서 형성된다. 이것들은 부가적인 라우팅 층, 절연, 보호, 및 피복 층을 포함할 수 있다. 단계(478)에서, 다이는 전자 소자 내에 설치하기 위해 패키지된다. 완성된 다이는 본 출원에서 설명된 바와 같이 조밀한 라우팅 층 및 더 높은 주파수 캐패시턴스를 나타낸다.
도 5는 본 발명의 일 구현예에 따른 컴퓨팅 장치(500)를 도시한다. 컴퓨팅 장치(500)는 도 1 의 마더보드(102)와 같은, 보드(502)를 수용한다. 보드(502)는 프로세서(504) 및 적어도 하나의 통신 칩(506)을 포함하여 다수의 컴포넌트들을 포함할 수 있으나, 이것으로 제한되는 것은 아니다. 프로세서(504)는 물리 및 전기적으로 보드(502)에 결합된다. 일부 구현예에서, 적어도 하나의 통신 칩(506) 역시 물리 및 전기적으로 보드(502)에 결합된다. 또 다른 구현예에서, 통신 칩(506)은 프로세서(504)의 일부이다.
그 응용예에 따라서, 컴퓨팅 장치(500)는 물리 및 전기적으로 보드(502)에 결합되거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은 휘발성 메모리(예를 들면, DRAM)(508), 비-휘발성 메모리(예를 들면, ROM)(509), 플래시 메모리(도시되지 않음), 그래픽 프로세서(512), 디지털 신호 프로세서(도시되지 않음), 크립토 프로세서(도시되지 않음), 칩셋(514), 안테나(516), 터치스크린 디스플레이와 같은 디스플레이(518), 터치스크린 연결(520), 배터리(522), 오디오 코덱(도시되지 않음), 비디오 코덱(도시되지 않음), 전력 증폭기(524), 위성 위치 확인 시스템(GPS) 장치(526), 컴퍼스(528), 가속도계(도시되지 않음), 자이로스코프(도시되지 않음), 스피커(530), 카메라(532), 및 (하드 디스크 드라이버와 같은) 대용량 저장 장치(510), 컴팩트 디스크(CD)(도시되지 않음), 디지털 다기능 디스크(DVD)(도시되지 않음) 등을 포함하지만, 이것으로 제한되는 것은 아니다. 이들 컴포넌트들은 시스템 보드(502)에 연결되거나, 시스템 보드에 장착되거나, 또는 다른 컴포넌트들 중 하나와 결합될 수 있다.
통신 칩(506)은 컴퓨터 장치(500)와 양방향으로 데이터 전송을 위한 무선 및/또는 유선 통신을 가능하게 한다. "무선"이라는 용어와 그 파생어는 비-고형 매체(non-solid) 매체를 통해서 변형된 전자기파를 사용하여 데이터를 통신할 수 있는, 회로, 장치, 시스템, 방법, 기술, 통신 채널 등을 설명하는데 사용될 수 있다. 그 용어는 비록 일부 실시예에서는 그렇지 않을 수 있지만, 연관된 장치들이 어느 도선도 포함하지 않는 것을 암시하지는 않는다. 통신 칩(506)은, 이것으로 제한되지 않지만, Wi-Fi (IEEE 802.11 계열), WiMAX (IEEE 802.16 계열), IEEE 802.20, 롱 텀 에벌루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그 이더넷 파생물은 물론이고, 3G, 4G, 5G 및 그 이상으로 지정되는 다른 유무선 프로토콜을 포함하여, 다수의 유무선 표준 또는 프로토콜 중 어느 하나를 실시할 수 있다. 컴퓨팅 장치(500)는 복수의 통신 칩(506)을 포함할 수 있다. 예를들어, 제 1 통신 칩(506)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용될 수 있으며 제 2 통신 칩(506)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ex-DO 등과 같은 더 긴 거리의 무선 통신에 전용될 수 있다.
컴퓨팅 장치(500)의 프로세서(504)는 프로세서(504) 내에 패키지된 집적 회로 다이를 포함한다. 본 발명의 일부 구현예에서, 프로세서의 집적 회로 다이, 메모리 장치, 통신 장치, 또는 다른 컴포넌트들은 필요하다면, 풀 비아 및 부분 비아를 이용하여 연결된 MiM 캐패시터를 이용하여 패키지되는 하나 이상의 다이를 포함한다. "프로세서"라는 용어는, 전자 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하기 위해 레지스터 및/또는 메모리로부터의 전자 데이터를 처리하는 모든 장치 또는 장치의 일부를 지칭할 수 있다.
여러 실시예에서, 컴퓨팅 장치(500)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인 휴대 정보 단말기(PDA), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 오락 제어 장치, 디지털 카메라, 포터블 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 또 다른 구현예에서, 컴퓨팅 장치(500)는 데이터를 처리하는 다른 모든 전자 장치일 수 있다.
실시예들은 마더보드, 주문형 집적 회로(ASIC), 및/또는 필드 프로그래머블 게이트 어레이(FPGA)를 이용하여 상호접속되는 하나 이상의 메모리 칩, 컨트롤러, CPU (중앙 처리 장치), 마이크로칩 또는 집적 회로의 일부로서 실행될 수 있다.
"하나의 실시예", "일 실시예", "예시 실시예", "여러 실시예들" 등을 언급하는 것은 그처럼 기술된 본 발명의 실시예(들)이 특별한 특성, 구조 또는 특징을 포함할 수 있지만, 모든 실시예가 반드시 그 특별한 특성, 구조 또는 특징을 포함하는 것은 아님을 나타낸다. 또한, 일부 실시예는 다른 실시예에 대해서 설명된 특성들의 일부 또는 모두를 가질 수 있거나, 또는 전혀 갖지 않을 수 있다.
다음의 설명 및 청구범위에서, "결합된"이라는 용어 및 그 파생어가 사용될 수 있다. "결합된"은 두개 이상의 구성요소들이 상호 협조하거나 서로간에 상호 작용하는 것을 나타내는데 사용되지만, 이들은 이들 사이에 물리 또는 전기적 성분들을 개재하거나 개재하지 않을 수 있다.
청구범위에서 사용된 바와같이, 달리 명시하지 않는 한, 공통 구성요소를 기술하는데 있어서 서수 형용사 "제 1", "제 2" "제 3" 등을 사용하는 것은, 같은 구성요소의 상이한 사용 사례가 언급되고 있음을 나타내며, 그처럼 설명된 구성요소가 시간적으로, 공간적으로, 순서대로, 또는 다른 방식으로 주어진 순서로 놓여야 한다는 것을 암시하기 위한 것은 아니다.
도면 및 전술된 설명은 실시예들의 예들이다. 당업자라면 설명된 구성요소들 중 하나 이상은 단일의 기능적인 구성소자로 잘 결합될 수 있음을 알 수 있다. 그와 달리, 어떤 구성요소들은 다수의 기능적인 구성요소들로 분리될 수도 있다. 일 실시예에 나오는 구성요소들은 또다른 실시예에 부가될 수도 있다. 예를 들어, 본 출원에서 설명된 공정의 순서는 변경될 수 있으며 본 출원에서 설명된 방식에 제한되지 않을 수 있다. 더욱이, 어떤 흐름도의 행위는 도시된 순서로 이행될 필요는 없으며, 모든 행위가 반드시 수행되어야 하는 것도 아니다. 또한, 다른 행위에 종속하지 않는 그러한 행위들은 다른 행위와 병행하여 수행될 수 있다. 실시예의 밤위는 이러한 특정 예들에 의해서 제한되는 것이 결코 아니다. 구조, 규격 및 재료의 사용에 있어서 다른 것처럼, 본 명세서에 명백히 제시하든지 여부에 관계없이, 많은 변형이 가능하다. 실시예들의 범위는 적어도 다음의 청구범위에 의해 주어진 것 만큼 넓다.
다음의 예들은 또 다른 실시예들에 관한 것이다. 상이한 실시예들의 여러 특징들은 여러 다양한 응용예에 적합하도록 본 출원에 포함되는 일부 특징들 및 제외되는 다른 특징들과 다양하게 결합될 수 있다. 일부 실시예들은 제 1 및 제 2 극성의 전력 레일을 갖는 제 1 전력 그리드 층과 제 1 및 제 2 극성의 전력 레일을 갖는 제 2 전력 그리드 층을 포함하는 반도체 다이에 관한 것이다. 캐패시터 구조체는, 전력 그리드 층들 사이에서 다이의 제 1 금속 층 내의 제 1 금속 판과, 제 1 금속 판 및 상기 제 2 전력 그리드 층 사이에서 다이의 제 2 금속 층 내의 제 2 금속 판과, 제 1 금속 판과 제 1 전력 그리드 층 사이의 유전체와, 제 2 금속 판과 제 2 전력 그리드 층 사이의 유전체와, 제 1 전력 그리드 층의 제 1 극성의 전력 레일로부터 제 2 금속 판의 제 1 측으로 연장되며 그리고 금속 판의 제 1 측에 대향하는 제 2 금속 판의 제 2 측으로부터 제 2 전력 그리드 층의 제 1 극성의 전력 레일로 연장되는 복수의 풀 비아와, 제 1 극성의 2 전력 그리드 층의 전력 레일로부터 연장되어 제 2 금속 판의 제 2 측에서 끝나는 복수의 부분 비아를 포함한다.
다른 실시예들에서, 각각의 복수개의 풀 비아들은 제 1 금속 판에 전기적으로 연결하지 않고 제 1 금속 판을 통해서 연장된다. 다른 실시예들은 제 1 및 제 2 금속 판 사이에 유전체 층을 포함하여 다이 캐패시터에 금속-절연체-금속을 형성한다. 다른 실시예들에서, 복수의 부분 비아들 각각은 블라인드 비아이다. 다른 실시예들에서, 제 1 극성은 Vcc 이다. 다른 실시예에서, 제 2 전력 그리드 층은 CMOS(Complementary Metal Oxide Semiconductor) 회로에 결합되며 제 2 극성은 Vss 이다.
다른 실시예들은, 제 2 극성의 제 1 전력 그리드 층의 전력 레일로부터 제 1 금속 판의 제 1 측으로 연장되며 그리고 제 1 금속 판의 상기 제 1 측에 대향하는 제 1 금속 판의 제 2 측으로부터 제 1 전력 그리드 층으로 연장되는 제 2 복수의 풀 비아들을 포함한다.
다른 실시예들은 제 2 극성의 제 1 전력 그리드 층의 라우팅들(routings)로부터 연장되어 제 1 금속 판에서 끝나는 제 2 복수의 부분 비아들을 포함한다.
일부 실시예들은, 반도체 다이에 형성되며, 제 1 및 제 2 극성의 전력 레일을 갖는 제 1 전력 드리드 층과, 반도체 다이에 형성되며, 제 1 및 제 2 극성의 전력 레일을 갖는 제 2 전력 그리드 층과, 전력 그리드 층들 사이에서 다이의 제 1 금속 층 내의 제 1 금속 판과, 제 1 금속 판과 제 2 전력 그리드 층 사이에서 다이의 제 2 금속 층 내의 제 2 금속 판과, 제 1 금속 판과 제 1 전력 그리드 층 사이의 유전체와, 제 2 금속 판과 제 2 전력 그리드 층 사이의 유전체, 제 1 전력 그리드 층의 제 1 극성의 전력 레일로부터 제 2 금속 판의 제 1 측으로 연장되며 그리고 금속 판의 제 1 측에 대향하는 제 2 금속 판의 제 2 측으로부터 제 2 전력 그리드 층의 제 1 극성의 전력 레일로 연장되는 복수의 풀 비아와, 제 2 전력 그리드 층의 제 1 극성의 전력 레일로부터 연장되어 제 2 금속 판의 제 2 측에서 끝나는 복수의 부분 비아를 포함하는 장치에 관한 것이다.
다른 실시예들은 다이 캐패시터에 금속-절연체-금속을 형성하기 위해서 제 1 및 제 2 금속 판 사이에 유전체 층을 포함한다. 다른 실시예들에서, 제 1 극성은 Vcc 이다. 다른 실시예들은 제 2 전력 그리드 층에 결합된 CMOS(Complementary Metal Oxide Semiconductor) 회로의 층을 포함하되 제 2 극성은 Vss 이다. 다른 실시예들은 복수의 솔더 볼을 통해서 제 1 전력 그리드 층에 결합된 패키지 기판을 포함한다. 다른 실시예들은 제 2 극성의 제 1 전력 그리드 층의 전력 레일로부터 연장되어 제 1 금속 판의 제 1 측에서 끝나는 제 2 복수의 부분 비아를 포함한다. 또 다른 실시예들은 상기 제 1 극성의 제 1 전력 그리드 층의 상기 전력 레일로부터 연장되어 제 2 금속 판의 제 1 측에서 끝나는 제 2 복수의 부분 비아를 포함한다.
일부 실시예들에서, 반도체의 캐패시터 구조체를 형성하는 방법은, 제 1 및 제 2 극성의 전력 레일을 갖는 제 1 전력 그리드 층을 형성하는 단계와, 제 1 전력 그리드 층 위에 유전체를 형성하는 단계와, 유전체를 관통해서 제 1 전력 그리드 층까지 제 1 복수의 도전성 비아를 형성하는 단계와, 유전체 위의 다이의 제 1 금속 층 내에 제 1 금속 판을 형성하고 도전성 비아에 연결하는 단계와, 제 1 금속 판 위에 제 2 유전체 층을 형성하는 단계와, 제 2 유전체를 관통해서 제 2 복수의 도전성 비아를 형성하여 제 1 복수의 도전성 비아의 일부에 연결시키는 단계와, 유전체 층 위의 다이의 제 2 금속 층 내에 제 2 금속 판을 형성하고 제 2 복수의 도전성 비이에 연결하는 단계와, 제 2 금속 판 위에 제 3 유전체 층을 형성하는 단계와, 제 2 유전체 층 위에 제 2 전력 그리드 층을 형성하는 단계와, 제 2 복수의 도전성 비아를 2 그리드 층에 연결시키는 단계를 포함한다.
다른 실시예들에서, 제 2 복수의 비아를 형성하는 단계는 제 1 전력 그리드 층으로부터 제 1 금속 판의 제 1 측으로 연장되며, 제 2 금속 판과 전기적으로 연결하지 않고 금속 판의 제 1 측에 대향하는 제 1 금속 판의 제 2 측으로부터 제 2 전력 그리드 층으로 연장되는 비아를 형성하는 단계를 포함한다.
다른 실시예들에서, 제 1 복수의 비아를 형성하는 단계는 제 1 전력 그리드 층 및 제 1 금속 판에 연결시키기 위한 비아를 형성하는 단계를 포함하며, 제 1 복수의 비아의 일부는 제 2 전력 그리드 층에 전기적으로 연결시키지 않고 제 1 금속 판에서 끝나게 된다.
다른 실시예들에서, 제 1 복수의 도전성 비아를 형성하는 단계는 유전체를 관통하여 제 1 전력 그리드 층의 전력 레일까지 비아를 드릴링하는 단계를 포함한다. 다른 실시예들에서, 제 1 복수의 도전성 비아를 형성하는 단계는 드릴링 후에 비아를 도금하는 단계를 포함한다.

Claims (20)

  1. 제 1 및 제 2 극성의 전력 레일을 갖는 제 1 전력 그리드 층과 상기 제 1 및 제 2 극성의 전력 레일을 갖는 제 2 전력 그리드 층을 포함하는 반도체 다이 내의 캐패시터 구조체로서,
    상기 전력 그리드 층들 사이에 있는 상기 다이의 제 1 금속 층 내의 제 1 금속 판과,
    상기 제 1 금속 판과 상기 제 2 전력 그리드 층 사이에 있는 상기 다이의 제 2 금속 층 내의 제 2 금속 판과,
    상기 제 1 금속 판과 상기 제 1 전력 그리드 층 사이의 유전체와,
    상기 제 2 금속 판과 상기 제 2 전력 그리드 층 사이의 유전체와,
    상기 제 1 전력 그리드 층의 상기 제 1 극성의 전력 레일로부터 상기 제 2 금속 판의 제 1 측으로 연장되며, 상기 제 2 금속 판의 상기 제 1 측에 대향하는 상기 제 2 금속 판의 제 2 측으로부터 상기 제 2 전력 그리드 층의 상기 제 1 극성의 전력 레일로 연장되는 복수의 풀 비아(full vias)와,
    상기 2 전력 그리드 층의 상기 제 1 극성의 상기 전력 레일로부터 연장되어 상기 제 2 금속 판의 상기 제 2 측에서 끝나는 복수의 부분 비아(partial vias)를 포함하는
    캐패시터 구조체.
  2. 제 1 항에 있어서,
    상기 복수의 풀 비아의 각각은 상기 제 1 금속 판에 전기적으로 연결되지 않고 상기 제 1 금속 판을 관통하여 연장되는
    캐패시터 구조체.
  3. 제 1 항에 있어서,
    다이 캐패시터 내에 금속-절연체-금속을 형성하기 위해서 상기 제 1 금속 판과 상기 제 2 금속 판 사이에 유전체 층을 더 포함하는
    캐패시터 구조체.
  4. 제 1 항에 있어서,
    상기 복수의 부분 비아의 각각은 블라인드 비아(blind via)인
    캐패시터 구조체.
  5. 제 1 항에 있어서,
    상기 제 1 극성은 Vcc 인
    캐패시터 구조체.
  6. 제 5 항에 있어서,
    상기 제 2 전력 그리드 층은 CMOS(Complementary Metal Oxide Semiconductor) 회로에 결합되며 상기 제 2 극성은 Vss 인
    캐패시터 구조체.
  7. 제 1 항에 있어서,
    상기 제 1 전력 그리드 층의 상기 제 2 극성의 전력 레일로부터 상기 제 1 금속 판의 제 1 측으로 연장되며, 상기 제 1 금속 판의 상기 제 1 측에 대향하는 상기 제 1 금속 판의 제 2 측으로부터 상기 제 1 전력 그리드 층으로 연장되는 제 2 복수의 풀 비아를 더 포함하는
    캐패시터 구조체.
  8. 제 1 항에 있어서,
    상기 제 1 전력 그리드 층의 상기 제 2 극성의 라우팅(routings)으로부터 연장되어 상기 제 1 금속 판에서 끝나는 제 2 복수의 부분 비아를 더 포함하는
    캐패시터 구조체.
  9. 장치로서,
    반도체 다이 내에 형성되며, 제 1 및 제 2 극성의 전력 레일을 갖는 제 1 전력 그리드 층과,
    상기 반도체 다이 내에 형성되며, 상기 제 1 및 제 2 극성의 전력 레일을 갖는 제 2 전력 그리드 층과,
    상기 전력 그리드 층들 사이에 있는 상기 다이의 제 1 금속 층 내의 제 1 금속 판과,
    상기 제 1 금속 판과 상기 제 2 전력 그리드 층 사이에 있는 상기 다이의 제 2 금속 층 내의 제 2 금속 판과,
    상기 제 1 금속 판과 상기 제 1 전력 그리드 층 사이의 유전체와,
    상기 제 2 금속 판과 상기 제 2 전력 그리드 층 사이의 유전체와,
    상기 제 1 전력 그리드 층의 상기 제 1 극성의 전력 레일로부터 상기 제 2 금속 판의 제 1 측으로 연장되며, 상기 제 2 금속 판의 상기 제 1 측에 대향하는 상기 제 2 금속 판의 제 2 측으로부터 상기 제 2 전력 그리드 층의 상기 제 1 극성의 전력 레일로 연장되는 복수의 풀 비아와,
    상기 제 2 전력 그리드 층의 상기 제 1 극성의 상기 전력 레일로부터 연장되어 상기 제 2 금속 판의 상기 제 2 측에서 끝나는 복수의 부분 비아를 포함하는
    장치.
  10. 제 9 항에 있어서,
    다이 캐패시터 내에 금속-절연체-금속을 형성하기 위해서 상기 제 1 금속 판과 상기 제 2 금속 판 사이에 유전체 층을 더 포함하는
    장치.
  11. 제 9 항에 있어서,
    상기 제 1 극성은 Vcc 인
    장치.
  12. 제 11 항에 있어서,
    상기 제 2 전력 그리드 층에 결합된 CMOS(Complementary Metal Oxide Semiconductor) 회로의 층을 더 포함하며,
    상기 제 2 극성은 Vss 인
    장치.
  13. 제 12 항에 있어서,
    복수의 솔더 볼(solder balls)을 통해서 상기 제 1 전력 그리드 층에 결합된 패키지 기판을 더 포함하는
    장치.
  14. 제 12 항에 있어서,
    상기 제 1 전력 그리드 층의 상기 제 2 극성의 상기 전력 레일로부터 연장되어 상기 제 1 금속 판의 상기 제 1 측에서 끝나는 제 2 복수의 부분 비아를 더 포함하는
    장치.
  15. 제 9 항에 있어서,
    상기 제 1 전력 그리드 층의 상기 제 1 극성의 상기 전력 레일로부터 연장되어 상기 제 2 금속 판의 상기 제 1 측에서 끝나는 제 2 복수의 부분 비아를 더 포함하는
    장치.
  16. 반도체 내에 캐패시터 구조체를 형성하는 방법으로서,
    제 1 및 제 2 극성의 전력 레일을 갖는 제 1 전력 그리드 층을 형성하는 단계와,
    상기 제 1 전력 그리드 층 위에 유전체를 형성하는 단계와,
    상기 유전체를 관통해서 상기 제 1 전력 그리드 층까지 제 1 복수의 도전성 비아를 형성하는 단계와,
    상기 유전체 위의 다이의 제 1 금속 층 내에 제 1 금속 판을 형성하고 상기 도전성 비아에 연결하는 단계와,
    상기 제 1 금속 판 위에 제 2 유전체 층을 형성하는 단계와,
    상기 제 2 유전체를 관통해서 제 2 복수의 도전성 비아를 형성하여 상기 제 1 복수의 도전성 비아의 일부에 연결하는 단계와,
    상기 유전체 층 위의 상기 다이의 제 2 금속 층 내에 제 2 금속 판을 형성하고 상기 제 2 복수의 도전성 비아에 연결하는 단계와,
    상기 제 2 금속 판 위에 제 3 유전체 층을 형성하는 단계와,
    상기 제 3 유전체 층 위에 제 2 전력 그리드 층을 형성하는 단계와,
    상기 제 2 복수의 상기 도전성 비아를 상기 제 2 그리드 층에 연결하는 단계를 포함하는
    방법.
  17. 제 16 항에 있어서,
    상기 제 2 복수의 비아를 형성하는 단계는, 상기 제 1 전력 그리드 층으로부터 상기 제 1 금속 판의 제 1 측으로 연장되며, 상기 제 2 금속 판과 전기적으로 연결되지 않고 상기 제 1 금속 판의 상기 제 1 측에 대향하는 상기 제 1 금속 판의 제 2 측으로부터 상기 제 2 전력 그리드 층으로 연장되는 비아를 형성하는 단계를 포함하는
    방법.
  18. 제 16 항에 있어서,
    상기 제 1 복수의 비아를 형성하는 단계는, 상기 제 1 전력 그리드 층 및 상기 제 1 금속 판에 연결시키기 위한 비아를 형성하는 단계를 포함하되, 상기 제 1 복수의 비아의 일부는 상기 제 2 전력 그리드 층에 전기적으로 연결시키지 않고 상기 제 1 금속 판에서 끝나는
    방법.
  19. 제 16 항에 있어서,
    상기 제 1 복수의 도전성 비아를 형성하는 단계는, 상기 유전체를 관통하여 상기 제 1 전력 그리드 층의 전력 레일까지 비아를 드릴링하는 단계를 포함하는
    방법.
  20. 제 19 항에 있어서,
    상기 제 1 복수의 도전성 비아를 형성하는 단계는 드릴링 후에 상기 비아를 도금하는 단계를 포함하는
    방법.
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