CN104253106B - 具有局部过孔的金属－绝缘体－金属管芯上电容器 - Google Patents

具有局部过孔的金属－绝缘体－金属管芯上电容器 Download PDF

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Abstract

说明了具有局部过孔的金属－绝缘体－金属管芯上电容器。在一个示例中，在半导体管芯中形成第一和第二电源网格层。电源网格层具有电源轨。在电源网格层之间的管芯的金属层中形成第一和第二金属板。全过孔从所述第一电源网格层的第一极性的电源轨延伸到第二金属板的第一侧，并从与金属板的所述第一侧相对的所述第二金属板的第二侧延伸到所述第二电源网格层的第一极性的电源轨。局部过孔从所述第二电源网格层的第一极性的电源轨延伸，在所述第二金属板的所述第二侧终止。

Description

具有局部过孔的金属－绝缘体－金属管芯上电容器
技术领域
本公开内容涉及管芯中电容器领域，更具体地，涉及用于这种电容器的电气连接。
背景技术
半导体管芯包括管芯中的电源网格层，其接收外部功率，并将功率传播出去给管芯的一个或多个布线和电路层中的各种电路。由电源网格提供的功率遭受到各种不同来源的噪声，其可以扰乱电路的正常操作。噪声可以是电压和电流变化的形式，以及额外的信号的形式。由于在数字电路中的时钟控制型活动引起大部分噪声，可以借助与电源线并联的电容器滤除噪声。
如果电源噪声高于所期望的，那么就在管芯的层内制造管芯上解耦电容器。金属-绝缘体-金属(MiM)电容器是管芯上解耦电容器的一个示例，使用它是因为它嵌入到管芯的金属层中，无需额外的管芯面积。
MiM电容器需要多个通孔型过孔。通孔型过孔将MiM极板连接到在极板的任一侧上，即上层和下层，的相邻电源网格层。通孔型过孔充当在MiM与电源网格的其余部分之间的电流路径。在用于这些上和下层的布线重叠的任何位置，这个或者任何其他类型的垂直连接都可以构成管芯内的连接。通孔型过孔如同任何其他连接过孔一样，专为每一个管芯拓扑结构而被设计到管芯中。
附图说明
在附图的图中示例性而非限制性地示出了本发明的实施例，在附图中，相似的参考标记指代相似的元件。
图1是显示系统的电气特性的具有母板和封装管芯的计算设备的图示。
图2A是根据本发明实施例的MiM电容器的透视分解图。
图2B是图2A的MiM电容器的侧视横截面图。
图2C是根据本发明另一个实施例的MiM电容器的侧视横截面图。
图3A是根据本发明实施例的显示电气特性的图2A的MiM电容器的透视分解图。
图3B是图3A的MiM电容器的电路图。
图4A是根据本发明实施例的MiM电容器的多个层的上顶视图。
图4B是根据本发明实施例的形成MiM电容器的过程流程图。
图5是根据本发明实施例的结合金属-绝缘体-金属电容器结构的计算设备的方框图。
具体实施方式
许多管芯的管芯上功率传输网络严重依赖于MiM电容器来在管芯中稳定电压并减小噪声。随着操作频率增大且管芯尺寸减小，将MiM电容器设计为更为困难的规格，以在期望频率产生期望级别的电容。对于给定管芯面积，借助对于过孔和布线间隔的设计规则来限制来自MiM电容器的有效高频电容。同时以连续设计增大开关晶体管的数量并减小其尺寸。这限制了连接电容器的过孔的可用空间。
MiM电容器具有频率跌落(roll-off)特性，使得有效电容由于串联电阻效应而随较高频率而减小。使用两个因素可以控制MiM电容器的频率响应。首先是在直流或低频的电容。其次是3dB截止频率，即在电容减小3dB处的频率。通过增大电容器的数量或尺寸，可以增大在操作频率可获得的电容量。这增大了直流的电容。通过将3dB截止频率推向较高频率也能够增大可获得的电容量。
增大直流和低频的电容值需要更大的管芯空间和过孔的更仔细的布线，以将电容器极板连接到要滤除的适当电压。可以以各种不同方式来进行增大3dB截止频率。一个方案是增大通孔型过孔的数量。通孔型过孔将MiM极板连接到相邻电源网格层，这充当在MiM与电源网格其余部分之间的电流路径。这会减小MiM电容器的等效阻性分量，因此将3dB截止频率向较高频率移动。
为了增大通孔型过孔的数量，增大相应层的重叠区域以使得通过电容器的垂直过孔可以连接到在电容器任一侧上的两个层。必须为每一个新管芯重新设计重叠区域。对于重叠的区域的要求对必须如何布线两个连接层提出了限制。
也可以改进MiM电容器的高频特性，而无需重新布线相应层以在两层之间容纳过孔。除了从电源层到电路层的一些数量的通孔型过孔以外，可以使用局部过孔。局部过孔可以实施为盲过孔，仅连接内部层。例如，过孔可以将电容器极板仅连接到电源网格中的下一层。它还允许在过孔的设置中相当大的自由度，因为在电源网格与电容器极板之间的层常常具有很少(如果有的话)的布线，以与局部过孔连接。
在电源网格与电容器极板之间的局部过孔减小了MiM电容器的等效阻性分量。减小的阻性分量增大了在较高频率的电容，将3dB截止频率向较高频率移动。
图1是具有位于母板上的封装管芯的电气系统的图示。系统可以是各种不同类型的任意一个，并包括母板、系统板或逻辑板102，其耦合到电压调节器104。电压调节器从电源110接收功率，并产生驱动连接到母板的组件所需的电压。这典型地包括各种不同的直流和开关电压。电压调节器典型地焊接在母板上，但可以可替换地通过导线、焊料隆起焊盘或任何其他方式连接。功率通过母板发送到系统的任何适当的组件，其依赖于来自母板的功率。母板包括解耦电容器112，用以对从电源接收的并由母板发送到适当组件的电源进行滤波。
例如使用C4(控制熔塌芯片连接)凸块将管芯106耦合到封装衬底108，尽管也可以使用任何其他类型的管芯技术，包括直接焊接连接、导线和插接系统。封装衬底108又使用球栅阵列或任何其他适合的连接系统连接到母板102。将功率从电源110提供到电压调节器104到母板102到封装108，并由此到管芯106。尽管这是用于向管芯提供功率的常用方案，但可以使用各种其他供电路径。管芯具有显示为多个电流吸收器114的有源电路和到显示为多个电容器116的寄生电容的路径。
图2A是图1的管芯106内的四个示例性层的透视分解图的图示，两个电源网格层240、242和两个金属板层244、246。作为示例而提供了四层，可以不作为电源网格或金属板一直延伸通过管芯。电源网格层还可以包括数据、命令或其他类型的布线。金属板可以局限于管芯的特定区域的小区域。尽管仅显示了两个金属板，但在其他层中也可以有金属板。类似地，尽管在金属板每一侧仅显示了一个电源网格层，但在每一侧也可以有更多的层。尽管许多管芯在每一侧上具有5或10层，但可以有更多或更少的层。用于这些层的命名和设计对于不同管芯设计或不同的命名系统可以是完全不同。
第一层或顶部电源网格层是金属层的示例，所述金属层由电介质层围绕并用于通过多个电源轨布线不同电压和极性的电源。电源轨通过层分布，用以向其他层中的相应位置提供电源。顶部电源网格层可以是与封装衬底最接近的第一层，可以直接从C4凸块接收电源，但可以使用不同的电源层。如所示的，顶部电源网格层支持用于提供给管芯的至少Vcc和Vss极性的布线层。在这个及其他层上也可以支持其他极性和电压。
电容器204由两个金属板Vss层244和Vcc层246构成。这些极板嵌入到管芯内，并由未示出的电介质206层分离。将极板显示为矩形，但取决于用于其他结构的布线、要求和期望的性能，它们可以是任何期望的形状。两个极板借助上Vss层与下Vcc层的连接构成电容器。过孔将极板连接到在极板任一侧上的电压，如以下更详细说明的。在这个示例中，这个MiM电容器设置在金属板任一侧上的Vcc与Vss轨之间，用以滤除来自用于管芯的电源电压的噪声及其他成分。
顶部层240的Vcc电源轨耦合到全过孔，其通过Vss层延伸，连接到Vcc层的第一侧，继续通过Vcc层的另一侧，并连接到也在Vcc的下电源网格层242中的结构。全过孔构成与电容器的一个极板的连接，但不连接到电容器的另一个极板。Vcc指代耦合到多个CMOS(互补金属氧化物半导体)集电极的电压，并对应于用于这个管芯的正电压。下电源网格层242是用于管芯的有源CMOS电路和布线的几个电源网格层之一。下层由过孔通过电容器的单个极板连接到上层。
电容器的第二极板由在一端连接到在顶部电源网格层240的Vss的类似全过孔(未示出)耦合，连接到第一极板、Vss板，在不连接的情况下通过第二极板、Vcc板，并连接到下层242的在Vss的不同部分。Vss指代耦合到多个CMOS晶体管源极的电压，并对应于用于该管芯的负或地电压。借助全过孔将Vcc连接到第一极板，将Vss连接到第二极板，为两个极板的每一个都提供了相反极性的电源电压。
下电源网格层显示为具有在Vss 208的结构和在Vcc 210的结构。典型地，会存在更多的电源网格层。在一些情况下，将层标记为M9到M1，但对于其他设计，命名可以不同。可以将上填充和隔离层涂敷在M1层上，也可以使用封装覆盖层以密封包含管芯的封装。
除了连接到每一个电容器极板的上下两侧的全过孔以外，局部过孔216也耦合到第一电容器极板。局部过孔从下布线层242的Vcc区208延伸到Vcc基板246，但不超过该极板，也不到达相对的电源网格层240。这些过孔可以设置在可以构成到下层242的良好连接的任何位置处，不用考虑上层240的相应Vcc层的位置。另外，取决于设计，在上Vss极板244与顶部电源网格层240之间可以有或者没有多个其他的层。必须设置全过孔以避免与任意这些层冲突。局部过孔不从金属板延伸到顶部电源网格层，所以在这两层之间的任何层的通路都不会影响局部过孔216的设置。
图2B是图2A的过孔和四层的侧视横截面分解图的图示。显示了相同的四层。还显示了相同的全通孔型过孔202和局部过孔216。这些过孔构成与电源网格层和金属板层的相同的Vcc和Vss部分的连接。Vss局部过孔(未示出)也可以应用于下电源网格层242与Vss极板244之间。另外或作为替代，Vss局部过孔可以插入到顶部电源网格层240与金属Vss极板之间用于Vss网络，如图2C所示的。
通过在第一电源网格层与MiM电容器的一个极板之间增加这些局部过孔，连接到MiM电容器的过孔的总数增大。这会减小MiM电容器的等效阻性分量，因此将3dB截止频率向较高频率移动。局部过孔提供了许多优点。可以扩展MiM的电容的频率范围。可以以比全过孔更少的成本和更短的时间，将局部过孔设计到管芯中。除了为MiM过孔提供以外，可以优先布线电源网格层上的迹线。
由于半导体技术随着每一个项目而改变，电源网格布局改变，则MiM电容器层布线必须也改变。于是必须重新评估MiM电容器特性，重新为每一个新管芯设计电容器。增大的开关频率需要来自MiM电容器的甚至更高的电容，在高频范围中需要电容器设计更为精确。
图2C显示了用于Vcc极板的局部过孔和全过孔的示例，其中，局部过孔从金属板的相对侧连接。这种局部过孔可以代替或增加到图2B中所示的局部过孔。类似的方案可以用于Vss极板(未示出)。在图2C的示例中，显示了相同的四层，两个电源层240、242和两个金属板层244、246。Vcc金属板层246由全过孔202连接到极板任一侧上的电源网格层。全过孔连接到Vcc极板246，但不连接到Vss极板244。
局部过孔226连接到顶部电源网格层240的Vcc电源轨，穿过上Vss金属板244，并连接到Vcc层246。与图2B中所示的相同的局部过孔216也将下电源网格层242连接到Vcc层。这在无需对准Vcc电源轨的情况下允许到金属板更多的连接。如在图2A和2B中的，没有为Vss网络显示连接，但它们可以以相同的方式构成。
图3A是图1的管芯内的四层的透视图的图示，显示了全过孔和局部过孔的电气等效模型。如图3A所示的，在Vcc极板246与顶部电源网格层240之间，全过孔具有阻性分量310和感性分量312。类似地，在Vcc极板与下电源网格层242之间，全过孔也具有阻性分量314和感性分量316。在图3B的电路图中将这些分量组合在一起显示为简单的电阻和电感。图3B是作为电路图的图3A的全过孔和局部过孔的图示，显示了来自全过孔和局部过孔的R(电阻)和L(电感)分量。
结合图2A、2B和2C中所示的，局部过孔216并联连接到全过孔202。局部过孔也具有阻性分量318和感性分量320，其与全过孔的并联。通过增加局部过孔，管芯上输电源网格络(PDN)的电阻和电感值改变。如图3B中所示的，额外的局部过孔设置了与常规过孔的阻性和感性分量并联的额外阻性和感性分量。结果，减小了MiM电容器连接的总电阻和电感值。这个特性为在高频的MiM电容器提供了更好的性能。
截止频率与RC时间常数成反比。增加局部过孔减小了管芯的R值，以致于RC时间常数减小，增大了截止频率。此外，由于电容器的主要因素从电容转换为电阻，减小了频率响应的跌落。因此，借助减小的电阻值，在较高频率发生到电阻的转换。
从金属板的一侧上的一个电源层到金属板的另一侧上的另一个电源网格层的全过孔仅可以设置在相同极性电源轨的布线重叠的位置处。这允许全垂直连接，如图2A所示的。典型地，构成不完全垂直的过孔是极为困难的。因此，只有当在一层中的Vcc通路与在另一层中的Vcc通路垂直对准时，才可以构成连接。为了允许更多的过孔，可以改变电源网格层的布线以更好地对准，并提供更多的通孔型过孔。由于通路和层设计规则的约束，当增加重叠区域时，考虑在过孔之间的间隔与从过孔到金属边缘的距离。这使得为了电容器而调整通路变得极为困难。
为了在没有由于重新布线电源网格层而施加的增大的成本及其他限制的情况下改进MiM电容器的高频特性，可以使用局部过孔。局部过孔可以实施为连接内部层的盲孔。如图2B所示的，局部过孔位于金属板层与金属板的一侧上的电源网格层之间，不与其他层连接。因此，局部过孔不影响在电源网格层或在相对侧上的任何其他层上的布线。
图4A是图2A的四层的局部上正视图的图示，其中，并排放置了层。图4A还显示了本文所述的可能的垂直过孔的位置。考虑顶部电源网格层402，存在Vcc迹线404和Vss迹线406。全过孔显示为单独的上视图414，如同它们构成一层。而过孔414是垂直的，在结构中的任意点按照正视图或横截面来显示。视图会是相同的。在上层402上存在两条Vcc迹线404，以使得在过孔层414上可以存在两行Vcc过孔。这个过孔必须具有到下电源网格层412上的布线的相应连接点。如在这个示例中所示的，顶部电源网格层402具有水平Vcc布线404，下电源网格层412具有垂直布线208。全过孔可以位于这两个布线交叉的位置。这些过孔显示为过孔层414的点422。
尽管这些Vcc过孔连接到电容器的Vcc极板410，但它们延伸通过电容器的Vss极板408中的孔。也显示了Vss极板中的孔。类似地，图4A显示了过孔层414中的Vss过孔424，其在下电源网格层412的Vss布线210之间延伸，通过Vcc极板410中的孔，连接到Vss极板408，随后进一步延伸到达顶部电源网格层402中的Vss布线406。
可以在多个位置添加Vcc局部过孔。由于MiM的Vcc极板410覆盖几乎整个可用区域，可以在沿着下电源网格层412的Vcc垂直布线线路208的任何位置添加额外的局部过孔。空白虚线框428显示了局部过孔426在过孔层414上的设置的示例。如所示的，过孔的数量可以增大50％或者更多。局部过孔连接下电源网格层与Vcc金属板层，与顶部电源网格层402没有任何连接，如上解释的。取决于层和电容器的其他参数，这可以将3dB电容截止频率增大25％或者更多。
如由过孔层414所示的，密集的局部过孔的设置可以用于在电源网格层上容纳密集的布线。这克服了设计规则的限制，其指定了最小迹线宽度和间隔。可以在不影响迹线宽度或间隔的情况下增加局部过孔，其可以提供由全过孔提供的相同的高频MiM性能改进。
图4B是形成具有上述电容器结构的管芯的过程流程图。过程在450以衬底或内建层开始。取决于特定实现方式，稍后可以去除这个层。在一些最初的层后，在452处在管芯上形成电子晶体管电路。可以有许多电路布线层或者一层。另外，可以有在这些布线层中或附近形成的诸如CMOS晶体管的半导体组件和其他组件。可以基于管芯类型及其预期的使用来确定用于在管芯的衬底上形成电路和相关布线层的操作的具体类型。这些层可以包括额外的布线层、隔离、保护和覆盖层。在454处，形成具有电源轨的一个或多个电源网格层。电源轨具有至少第一和第二极性，或许更多，这取决于特定实现方式。还可以存在各种不同电压。可以使用光刻法、沉积、金属印刷和与晶体管层一样的其他技术来形成多个这种层。
在456处，形成电介质层，以隔离电源轨。可以使用各种不同沉积技术的任意一个来形成电介质。在458处，借助钻孔、蚀刻、镗孔或任何其他技术形成局部和全过孔，以露出通过电介质层的顶部到下电源网格层的各自电源轨的路径。随后可以以铜或另一种导电材料镀覆或填充过孔，以建立与电源轨的电气连接。
在460处，在过孔、电介质和电源网格层上形成管芯的第一金属层中的第一金属板。金属板会构成与过孔的电气连接，并建立用于局部过孔的连接。尽管将这个金属板称为第一金属板，但这指的是它对于电容器结构的位置。可以有在管芯的多个不同层出于其他目的而形成的其他金属板。可以基于期望的电容来确定极板的特定形状、厚度和其他参数。
在462处，在第一金属板上形成另一个电介质层，在464处，全过孔从第一金属板延伸到电介质的顶部。也将填充或镀覆它们以使得其在第一金属板与在电介质上形成的第二金属板之间导电。
在466处，在电介质层上的管芯的第二金属层中形成第二金属板。第二金属板是第二个，因为其构成与在462处形成的电介质层相对的电容器的另一个极板。在用于第一金属板的全过孔的情况下，这个极板可以借助孔来形成，其随后以电介质填充，以将过孔与极板隔离，例如如图2A所示的。对于连接到第二极板而不连接到第一极板的过孔，在第一金属板中会形成通孔型过孔。
在468处，在第二金属板上形成另一个电介质层，以将电容器与管芯的任何其他组件隔离。在470处，完成全过孔，以构成在下电源网格层、一个金属板层与在472处形成的顶部电源网格层之间的连接。填充全过孔以将在第一或另一个电源网格层上的布线连接到如上的适当金属板。
在472处，在电介质上形成顶部电源网格层，构成与全过孔、任何局部过孔的连接，并构成任何数据连接过孔，它们要连接到与封装衬底的外部连接。取决于具体管芯，可以存在一个或多个顶部电源网格层。
作为在形成每一个层之后形成过孔的可替换方案，可以借助钻孔通过包括两个金属板的全部中间层到达第一极性的下电源网格层的电源轨构成过孔来形成多个全过孔。可以修改用于形成过孔的具体技术以适于不同类型的管芯和不同的制造技术。
尽管全过孔延伸通过两个金属板，但局部过孔从连接第一极性的电源轨的一个电源网格层延伸，在不电气连接到另一个电源网格层的相应的一个金属板终止。
在474处，对于所述实施例不重要的额外层可以添加到管芯，随后在476处抛光管芯。可以基于管芯的类型及其预期的使用来确定用于抛光管芯的操作的具体类型。在这个示例中，在管芯上形成额外的层。这可以包括额外的布线层、隔离、保护和覆盖层。在478处，封装管芯以便安装到电子设备中。如本文所述的，完成的管芯显示了更密集的布线层和高频电容。
图5示出了根据本发明的一个实现方式的计算设备500。计算设备500容纳板502，例如图1的母板102。板502可以包括多个组件，包括但不限于，处理器504和至少一个通信芯片506。处理器504物理且电耦合到板502。在一些实现方式中，至少一个通信芯片506也物理且电耦合到板502。在进一步的实现方式中，通信芯片506可以束处理器504的部分。
取决于其应用，计算设备500可以包括其他组件，其会或不会物理且电耦合到板502。这些其他组件包括但不限于，易失性存储器(例如，DRAM)508、非易失性存储器(例如ROM)509、闪存(未示出)、图形处理器512、数字信号处理器(未示出)、加密处理器(未示出)、芯片组514、天线516、诸如触摸屏显示器的显示器518、触摸屏控制器520、电池522、音频编码解码器(未示出)、视频编码解码器(未示出)、功率放大器524、全球定位系统(GPS)设备526、指南针528、加速度计(未示出)、陀螺仪(未示出)、扬声器530、相机532和大容量储存设备510(例如，硬盘驱动器、光盘(CD)(未示出)、数字多用途盘(DVD)(未示出)等等)。这些组件另一连接到系统板502，安装到系统板，或者于任意其他组件组合。
通信芯片506实现了无线和/或有线通信，用于往来于计算设备500传送数据。术语“无线”及其派生词可以用于描述可以通过非固态介质借助使用调制电磁辐射传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关设备不包含任何导线，尽管在一些实施例中它们可以不包含。通信芯片506可以实施多个无线或有线标准或协议中的任意一个，包括但不限于，Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其以太网派生物，以及被指定为3G、4G、5G及之后的任何其他无线和有线协议。计算设备500可以包括多个通信芯片506。例如，第一通信芯片506可以专用于近距离无线通信，例如Wi-Fi和蓝牙，第二通信芯片506可以专用于远距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算设备500的处理器504包括封装在处理器504内的集成电路管芯。如果期望的，在本发明的一些实现方式中，处理器、存储器设备、通信设备或其他组件的集成电路管芯包括使用用全过孔和局部过孔连接的MiM电容器封装的一个或多个管芯。术语“处理器”可以指代任何设备或设备的部分，其处理来自寄存器和/或存储器的电子数据，将该电子数据转变为可以存储在寄存器和/或存储器中的其他电子数据。
在多个实现方式中，计算设备500可以是膝上型电脑、上网本电脑、笔记本电脑、超级本电脑、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描器、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数码摄像机。在进一步的实现方式中，计算设备500可以是处理数据的任何其他电子设备。
可以将实施例实施为一个或多个存储器芯片、控制器、CPU(中央处理单元)、使用母板互连的微芯片或集成电路、专用集成电路(ASIC)和/或现场可编程门阵列(FPGA)的部分。
对“一个实施例”、“示例性实施例”、“多个实施例”等的提及指示如此说明的本发明的实施例可以包括特定特征、结构或特性，但每一个实施例不一定都包括该特定特征、结构或特性。此外，一些实施例可以具有一些、全部或不具有针对其他实施例所述的特征。
以下说明和权利要求书中使用了术语“耦合的”及其派生词。“耦合的”用于指示两个或多个元件协作或彼此相互作用，但它们在其之间可以具有或不具有居间的物理或电气组件。
如在权利要求书中使用的，除非指出有所不同，使用序数词“第一”、“第二”、“第三”等来说明共同的元件，仅仅指示提及的相似元件的不同实例，并非旨在暗示如此说明的元件必须在时间、空间、排序或任何其他方式上处于给定的顺序。
附图和在前说明给出了实施例的示例。本领域技术人员会意识到，一个或多个所述元件可以组合到单个功能元件中。可替换地，特定元件可以分割为多个功能元件。来自一个实施例的元件可以添加到另一个实施例。例如，可用改变本文所述的过程的顺序，不限于本文所述的方式。而且，不必以所示的顺序实施任何流程图的操作；也不必执行全部操作。此外，与其他操作无关的那些操作可以与其他操作并行执行。实施例的范围绝非由这些特定示例来限定。许多变化都是可能，不论是否是说明书中明确给出的，例如在结构、尺寸和材料的使用中的区别。实施例的范围至少与由以下权利要求书给出的一样宽泛。
以下示例属于进一步的实施例。不同实施例的多个特征可以借助包括一些特征并排除其他特征来多样化地组合，以适于各种不同应用。一些实施例属于一种半导体管芯，具有第一电源网格层，所述第一电源网格层具有第一和第二极性的电源轨，和第二电源网格层，所述第二电源网格层具有第一和第二极性的电源轨。电容器结构包括在电源网格层之间的管芯的第一金属层中的第一金属板，在所述第一金属板与所述第二电源网格层之间的管芯的第二金属层中的第二金属板，在所述第一金属板与所述第一电源网格层之间的电介质，在所述第二金属板与所述第二电源网格层之间的电介质，多个全过孔，所述多个全过孔从所述第一电源网格层的第一极性的电源轨延伸到第二金属板的第一侧，并从与金属板的所述第一侧相对的所述第二金属板的第二侧延伸到所述第二电源网格层的第一极性的电源轨，及多个局部过孔，所述多个局部过孔从所述第二电源网格层的第一极性的电源轨延伸，在所述第二金属板的所述第二侧终止。
在进一步的实施例中，所述多个全过孔的每一个都延伸通过所述第一金属板而不电气连接到所述第一金属板。进一步的实施例包括在第一和第二金属板之间的电介质层，用以形成金属－绝缘体－金属的管芯内电容器。在进一步的实施例中，所述多个局部过孔的每一个都是盲孔。在进一步的实施例中，第一极性是Vcc。在进一步的实施例中，所述第二电源网格层耦合到CMOS(互补金属氧化物半导体)电路，及第二极性是Vss。
进一步的实施例包括多个第二全过孔，所述多个第二全过孔从第一电源网格层的第二极性的电源轨延伸到第一金属板的第一侧，并从与所述第一金属板的第一侧相对的所述第一金属板的第二侧延伸到所述第一电源网格层。
进一步的实施例包括多个第二局部过孔，所述多个第二局部过孔从所述第一电源网格层的第二极性的布线延伸，在所述第一金属板终止。
一些实施例属于一种装置，其包括形成于半导体管芯中的第一电源网格层，所述第一电源网格层具有第一和第二极性的电源轨，形成于半导体管芯中的第二电源网格层，所述第二电源网格层具有第一和第二极性的电源轨，在电源网格层之间的管芯的第一金属层中的第一金属板，在所述第一金属板与所述第二电源网格层之间的管芯的第二金属层中的第二金属板，在所述第一金属板与所述第一电源网格层之间的电介质，在所述第二金属板与所述第二电源网格层之间的电介质，多个全过孔，所述多个全过孔从所述第一电源网格层的第一极性的电源轨延伸到第二金属板的第一侧，并从与金属板的所述第一侧相对的所述第二金属板的第二侧延伸到所述第二电源网格层的第一极性的电源轨，及多个局部过孔，所述多个局部过孔从所述第二电源网格层的第一极性的电源轨延伸，在所述第二金属板的所述第二侧终止。
进一步的实施例包括在第一和第二金属板之间的电介质层，用以形成金属－绝缘体－金属的管芯内电容器。在进一步的实施例中，第一极性是Vcc。进一步的实施例包括CMOS(互补金属氧化物半导体)电路层，耦合到所述第二电源网格层，及其中，第二极性是Vss。进一步的实施例包括封装衬底，通过多个焊球耦合到所述第一电源网格层。进一步的实施例包括多个第二局部过孔，所述多个第二局部过孔从所述第一电源网格层的第二极性的电源轨延伸，在所述第一金属板的第一侧终止。进一步的实施例包括多个第二局部过孔，所述多个第二局部过孔从所述第一电源网格层的第二极性的电源轨延伸，在所述第二金属板的第一侧终止。
在一些实施例中，一种在半导体中形成电容器结构的方法包括形成第一电源网格层，具有第一和第二极性的电源轨，在所述第一电源网格层上形成电介质，形成多个第一导电过孔，所述多个第一导电过孔通过电介质到达所述第一电源网格层，形成第一金属板，所述第一金属板在电介质上的管芯的第一金属层中，并连接到导电过孔，在第一金属板上形成第二电介质层，形成多个第二导电过孔，所述多个第二导电过孔通过第二电介质以连接到所述多个第一导电过孔的部分，形成第二金属板，所述第二金属板在电介质层上的管芯的第二金属层中，并连接到多个第二导电过孔，在第二金属板上形成第三电介质层，在第二电介质层上形成第二电源网格层，将多个第二导电过孔连接到第二电源网格层。
在进一步的实施例中，形成多个第二过孔包括形成过孔，所述过孔在不与第二金属板电气连接的情况下，从所述第一电源网格层延伸到第一金属板的第一侧，并从与金属板的所述第一侧相对的所述第一金属板的第二侧延伸到所述第二电源网格层。
在进一步的实施例中，形成多个第一过孔包括形成过孔，以在不电气连接到所述第二电源网格层的情况下，连接到所述第一电源网格层和第一金属板，所述多个第一过孔的部分在所述第一金属板终止
在进一步的实施例中，形成多个第一导电过孔包括钻孔通过电介质到达第一电源网格层的电源轨形成过孔。在进一步的实施例中，形成多个第一导电过孔包括在钻孔后镀覆所述过孔。

Claims (20)

1.一种电容器结构，位于具有第一电源网格层和第二电源网格层的半导体管芯中，所述第一电源网格层具有第一极性和第二极性的电源轨，所述第二电源网格层具有所述第一极性和所述第二极性的电源轨，所述电容器结构包括：
所述管芯的第一金属层中的第一金属板，位于所述第一电源网格层和所述第二电源网格层之间；
所述管芯的第二金属层中的第二金属板，位于所述第一金属板与所述第二电源网格层之间；
位于所述第一金属板与所述第一电源网格层之间的电介质；
位于所述第二金属板与所述第二电源网格层之间的电介质；
多个全过孔，所述多个全过孔从所述第一电源网格层的所述第一极性的电源轨延伸到所述第二金属板的第一侧，并从所述第二金属板的第二侧延伸到所述第二电源网格层的所述第一极性的电源轨，所述第二金属板的所述第二侧与所述第二金属板的所述第一侧相对；以及
多个局部过孔，所述多个局部过孔自所述第二电源网格层的所述第一极性的所述电源轨延伸，并在所述第二金属板的所述第二侧终止。
2.根据权利要求1所述的电容器结构，其中，所述多个全过孔中的每一个过孔都延伸通过所述第一金属板，而不与所述第一金属板电气连接。
3.根据权利要求1所述的电容器结构，进一步包括位于所述第一金属板和所述第二金属板之间的电介质层，以形成管芯内的金属－绝缘体－金属电容器。
4.根据权利要求1所述的电容器结构，其中，所述多个局部过孔中的每一个过孔都是盲孔。
5.根据权利要求1所述的电容器结构，其中，所述第一极性是Vcc。
6.根据权利要求5所述的电容器结构，其中，所述第二电源网格层耦合到CMOS(互补金属氧化物半导体)电路，且所述第二极性是Vss。
7.根据权利要求1所述的电容器结构，进一步包括多个第二全过孔，所述多个第二全过孔从所述第一电源网格层的所述第二极性的电源轨延伸到所述第一金属板的第一侧，并从所述第一金属板的第二侧延伸到所述第一电源网格层，所述第一金属板的所述第二侧与所述第一金属板的所述第一侧相对。
8.根据权利要求1所述的电容器结构，进一步包括多个第二局部过孔，所述多个第二局部过孔自所述第一电源网格层的所述第二极性的布线延伸，并在所述第一金属板处终止。
9.一种装置，包括：
形成于半导体管芯中的第一电源网格层，所述第一电源网格层具有第一极性和第二极性的电源轨；
形成于半导体管芯中的第二电源网格层，所述第二电源网格层具有所述第一极性和所述第二极性的电源轨；
所述管芯的第一金属层中的第一金属板，位于所述第一电源网格层和所述第二电源网格层之间；
所述管芯的第二金属层中的第二金属板，位于所述第一金属板与所述第二电源网格层之间；
位于所述第一金属板与所述第一电源网格层之间的电介质；
位于所述第二金属板与所述第二电源网格层之间的电介质；
多个全过孔，所述多个全过孔从所述第一电源网格层的所述第一极性的电源轨延伸到第二金属板的第一侧，并从所述第二金属板的第二侧延伸到所述第二电源网格层的所述第一极性的电源轨，所述第二金属板的所述第二侧与所述第二金属板的所述第一侧相对；以及
多个局部过孔，所述多个局部过孔从所述第二电源网格层的所述第一极性的所述电源轨延伸，并在所述第二金属板的所述第二侧终止。
10.根据权利要求9所述的装置，进一步包括位于所述第一金属板和所述第二金属板之间的电介质层，以形成管芯内的金属－绝缘体－金属电容器。
11.根据权利要求9所述的装置，其中，所述第一极性是Vcc。
12.根据权利要求11所述的装置，其中，进一步包括CMOS(互补金属氧化物半导体)电路层，所述CMOS电路层耦合到所述第二电源网格层，并且其中，所述第二极性是Vss。
13.根据权利要求12所述的装置，进一步包括封装衬底，所述封装衬底通过多个焊球耦合到所述第一电源网格层。
14.根据权利要求12所述的装置，进一步包括多个第二局部过孔，所述多个第二局部过孔自所述第一电源网格层的所述第二极性的所述电源轨延伸，并在所述第一金属板的所述第一侧终止。
15.根据权利要求9所述的装置，进一步包括多个第二局部过孔，所述多个第二局部过孔从所述第一电源网格层的所述第一极性的所述电源轨延伸，并在所述第二金属板的所述第一侧终止。
16.一种在半导体管芯中形成电容器结构的方法，所述方法包括：
形成第一电源网格层，所述第一电源网格层具有第一极性和第二极性的电源轨；
在所述第一电源网格层之上形成电介质；
形成多个第一导电过孔，所述多个第一导电过孔穿过所述电介质至所述第一电源网格层；
在所述管芯的第一金属层中形成第一金属板，所述第一金属板在所述电介质之上且连接到所述多个第一导电过孔；
在第一金属板之上形成第二电介质层；
形成多个第二导电过孔，所述多个第二导电过孔穿过所述第二电介质以连接到所述多个第一导电过孔的一部分；
形成第二金属板，所述第二金属板在所述第二电介质层之上且在所述管芯的第二金属层中并连接到所述多个第二导电过孔；
在所述第二金属板之上形成第三电介质层；
在第二电介质层之上形成第二电源网格层；以及
将所述多个第二导电过孔连接到所述第二电源网格层。
17.根据权利要求16所述的方法，其中，形成多个第二过孔包括：形成从所述第一电源网格层延伸到所述第一金属板的第一侧并从所述第一金属板的第二侧延伸到所述第二电源网格层，而不与所述第二金属板电气连接的过孔，所述第一金属板的所述第二侧与所述第一金属板的所述第一侧相对。
18.根据权利要求16所述的方法，其中，形成多个第一过孔包括：形成用以连接到所述第一电源网格层和所述第一金属板的过孔，其中，所述多个第一过孔的一部分终止在所述第一金属板处而不与所述第二电源网格层电气连接。
19.根据权利要求16所述的方法，其中，形成多个第一导电过孔包括：穿过所述电介质钻孔过孔至所述第一电源网格层的电源轨。
20.根据权利要求19所述的方法，其中，形成多个第一导电过孔包括：在钻孔之后对所述过孔进行镀覆。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105900197B (zh) * 2014-01-28 2019-09-13 瑞典爱立信有限公司 电容器结构和使用该电容器结构的电容器
WO2018190836A1 (en) * 2017-04-13 2018-10-18 Intel Corporation Power delivery using connected fill metal
US10497702B2 (en) 2017-04-14 2019-12-03 Qualcomm Incorporated Metal-oxide semiconductor (MOS) standard cells employing electrically coupled source regions and supply rails to relax source-drain tip-to-tip spacing between adjacent MOS standard cells
US10621387B2 (en) 2018-05-30 2020-04-14 Seagate Technology Llc On-die decoupling capacitor area optimization
US20220013555A1 (en) * 2020-07-13 2022-01-13 Drs Network & Imaging Systems, Llc High-density capacitor for focal plane arrays

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000058581A (ja) * 1998-08-17 2000-02-25 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
WO2003034487A1 (fr) * 2001-10-10 2003-04-24 Sony Corporation Dispositif a semi-conducteur et substrat imprime destine a un dispositif a semi-conducteur
CN101180727A (zh) * 2005-05-23 2008-05-14 揖斐电株式会社 印刷线路板
CN101315914A (zh) * 2007-05-29 2008-12-03 台湾积体电路制造股份有限公司 半导体中介片及其在电子封装上的应用

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3106942B2 (ja) * 1995-12-28 2000-11-06 株式会社村田製作所 Ｌｃ共振部品
JP3501327B2 (ja) * 1995-12-28 2004-03-02 株式会社村田製作所 Ｌｃ共振部品
US6191479B1 (en) * 1999-02-13 2001-02-20 Advanced Micro Devices, Inc. Decoupling capacitor configuration for integrated circuit chip
US6724611B1 (en) * 2000-03-29 2004-04-20 Intel Corporation Multi-layer chip capacitor
US6737728B1 (en) * 2000-10-12 2004-05-18 Intel Corporation On-chip decoupling capacitor and method of making same
JP3967108B2 (ja) * 2001-10-26 2007-08-29 富士通株式会社 半導体装置およびその製造方法
KR20040004809A (ko) 2002-07-05 2004-01-16 주식회사 하이닉스반도체 반도체 소자의 구리배선 및 캐패시터 제조방법
US6624040B1 (en) * 2002-09-20 2003-09-23 Chartered Semiconductor Manufacturing Ltd. Self-integrated vertical MIM capacitor in the dual damascene process
US7696442B2 (en) * 2005-06-03 2010-04-13 Ngk Spark Plug Co., Ltd. Wiring board and manufacturing method of wiring board
US7602068B2 (en) 2006-01-19 2009-10-13 International Machines Corporation Dual-damascene process to fabricate thick wire structure
US7880310B2 (en) * 2007-09-28 2011-02-01 Intel Corporation Direct device attachment on dual-mode wirebond die
US8466060B2 (en) * 2010-04-30 2013-06-18 Alpha & Omega Semiconductor, Inc. Stackable power MOSFET, power MOSFET stack, and process of manufacture
US9385079B2 (en) * 2014-01-29 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming stacked capacitors with fuse protection

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000058581A (ja) * 1998-08-17 2000-02-25 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
WO2003034487A1 (fr) * 2001-10-10 2003-04-24 Sony Corporation Dispositif a semi-conducteur et substrat imprime destine a un dispositif a semi-conducteur
CN101180727A (zh) * 2005-05-23 2008-05-14 揖斐电株式会社 印刷线路板
CN101315914A (zh) * 2007-05-29 2008-12-03 台湾积体电路制造股份有限公司 半导体中介片及其在电子封装上的应用

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