CN104051435A - 具有伪金属部件的电感器结构及方法 - Google Patents

具有伪金属部件的电感器结构及方法 Download PDF

Info

Publication number
CN104051435A
CN104051435A CN201310241829.6A CN201310241829A CN104051435A CN 104051435 A CN104051435 A CN 104051435A CN 201310241829 A CN201310241829 A CN 201310241829A CN 104051435 A CN104051435 A CN 104051435A
Authority
CN
China
Prior art keywords
pseudo
inductor
metal parts
parts
semiconductor structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310241829.6A
Other languages
English (en)
Other versions
CN104051435B (zh
Inventor
李孝纯
梁其翔
黄崎峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN104051435A publication Critical patent/CN104051435A/zh
Application granted granted Critical
Publication of CN104051435B publication Critical patent/CN104051435B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10—Inductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供了半导体器件。半导体器件包括：形成在衬底上并被配置为通过频率电流工作的电感器；以及配置在电感器和衬底之间的伪金属部件，伪金属部件的第一宽度小于2倍的与频率有关的趋肤深度。本发明还提供了具有伪金属部件的电感器结构及方法。

Description

具有伪金属部件的电感器结构及方法
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及半导体结构及其形成方法。
背景技术
半导体集成电路(IC)工业经历了快速发展。IC材料和设计的技术进步产生了多代IC，其中，每代都具有比前一代更小且更复杂的电路。然而，这些进步增加了处理和制造IC的复杂性，并且对于要实现的这些进步，需要IC处理和制造中的类似开发。在集成电路演进过程中，功能密度(即，单位芯片面积上的互连器件的数量)通常都在增加，而几何尺寸(即，可使用制造工艺制造的最小部件(或线))减小。
各种有源或无源电子元件可能形成在半导体IC上。例如，电感器可以形成为无源电子部件。由于器件尺寸持续减小以用于甚至更高频率的应用，现有的电感器结构会遇到问题。例如，插入伪部件以增强制造。然而，伪填充使后道工序工艺窗口变窄。其他问题包括具有低k介电材料的先进技术的水分渗透以及电感器性能的下降。
因此，需要解决上述问题的电感器结构及其制造方法。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体结构，包括：电感器，形成在衬底上并被配置为可利用一频率的电流工作；以及伪金属部件，被配置在所述电感器和所述衬底之间，所述伪金属部件的第一宽度小于与所述频率相关联的趋肤深度的2倍。
在该半导体结构中，所述伪金属部件的第一厚度小于所述趋肤深度的2倍，并且被设计为在所述电感器的工作过程中减小涡流。
在该半导体结构中，每一个所述伪金属部件均包括具有一长度、所述第一宽度和所述第一厚度的细长段，所述第一宽度和所述第一厚度基本上小于所述长度。
在该半导体结构中，所述电感器包括电感金属部件，其所具有的第二厚度和第二宽度基本上分别大于所述第一厚度和所述第一宽度。
在该半导体结构中，从上往下看时，所述电感器包括金属部件，其被配置为形成至少两匝，限定内部区域、外部区域和介于这两匝之间的间隔区域；以及所述伪金属部件包括：设置在所述内部区域中的第一子集、设置在所述外部区域中的第二子集以及设置在所述间隔区域中的第三子集。
在该半导体结构中，所述伪金属部件的所述第一子集以与所述电感器相距第一间隙的方式设置在所述内部区域中；以及所述伪金属部件的所述第二子集以与所述电感器相距第二间隙的方式设置在所述外部区域中。
在该半导体结构中，所述第一间隙和所述第二间隙相等。
在该半导体结构中，所述伪金属部件被配置在所述电感器下方的多层中。
在该半导体结构中，所述伪金属部件包括具有非闭环的围栏形状的子集。
在该半导体结构中，所述伪金属部件包括具有矩形的子集。
根据本发明的又一方面，提供了一种半导体结构，包括：电感器，形成在衬底上并被配置为形成第一匝和第二匝，定义内部区域、外部区域以及介于所述第一匝和所述第二匝之间的间隔区域；以及伪金属部件，配置在所述电感器和所述衬底之间，其中，从上往下看时，所述伪金属部件包括：设置在所述内部区域中的第一子集、设置在所述外部区域中的第二子集以及设置在所述间隔区域中的第三子集。
在该半导体结构中，所述电感器被配置为可利用一频率的电流工作；每一个所述伪金属部件都被设计为具有一宽度和一厚度的细长段；以及所述宽度和所述厚度小于作为所述频率的函数的趋肤深度的2倍。
在该半导体结构中，从上往下看时，所述第一匝位于所述第二匝的内部；所述内部区域位于所述第一匝的内部；以及所述外部区域位于所述第二匝的外部。
在该半导体结构中，从上往下看时，所述电感器被配置为进一步形成介于所述第二匝和所述外部区域之间的第三匝；以及所述伪金属部件包括设置在介于所述第二匝和所述第三匝之间的另一个间隔区域中的第四子集。
根据本发明的又一方面，提供了一种形成具有电感器的集成电路的方法，包括：基于趋肤效应确定伪金属部件的尺寸；基于填充区域确定所述伪金属部件的形状；基于图案密度以一定结构布置所述伪金属部件；以及在所述集成电路中插入具有所述尺寸、所述形状和所述结构的所述伪金属部件。
在该方法中，基于所述趋肤效应确定所述伪金属部件的尺寸包括：确定所述伪金属部件的尺寸小于趋肤深度的2倍。
在该方法中，基于所述填充区域确定所述伪金属部件的形状包括：基于所述填充区域从矩形、十字形和围栏结构所组成的组中选择形状。
在该方法中，基于所述图案密度布置所述伪金属部件包括：在所述电感器的相邻匝之间的间隔区域中形成所述伪金属部件的子集。
在该方法中，基于所述图案密度布置所述伪金属部件包括：在所述电感器的相邻匝之间的间隔区域中插入所述伪金属部件的子集。
在该方法中，基于所述图案密度布置所述伪金属部件包括：在多层中布置所述伪金属部件。
在该方法中，基于所述图案密度布置所述伪金属部件包括：与所述电感器相距第一间隙地将所述伪金属部件的第一子集布置在内部区域中；以及与所述电感器相距第二间隙地将所述伪金属部件的第二子集布置在外部区域中。
该方法进一步包括：在衬底上形成具有所述尺寸、所述形状和所述结构的所述伪金属部件；以及在所述伪金属部件上形成所述电感器。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1是在一个或多个实施例中根据本发明的方面构建的具有电感器的半导体结构的俯视图。
图2是在一个或多个实施例中根据本发明的方面构建的图1的半导体结构的截面图。
图3是在其他一个或多个实施例中根据本发明的方面构建的具有电感器的半导体结构的俯视图。
图4是在其他一个或多个实施例中根据本发明的方面构建的图3的半导体结构的截面图。
图5是在其他一个或多个实施例中根据本发明的方面构建的具有电感器的半导体结构的俯视图。
图6是在其他一个或多个实施例中根据本发明的方面构建的图5的半导体结构的截面图。
图7是在各种实施例中根据本发明的方面构建的具有电感器的半导体结构的俯视图。
图8是示出在一个实施例中根据本发明的方面构建的尺寸与频率关系的示意图。
图9是制造具有电感器的半导体器件的方法的流程图。
图10和图14是在各种实施例中根据本发明的方面构建的半导体结构的部分的透视图。
图11、图12、图13、图15和图16是在各种实施例中根据本发明的方面构建的半导体结构的部分的俯视图。
图17是示出在各种实施例中根据本发明的方面构建的伪填充的仿真的示意图。
图18是示出在各种实施例中根据本发明的方面构建的频率依赖性的示意图。
具体实施方式
据了解为了实施各种实施例的不同部件，以下公开内容提供了许多不同的实施例或示例。以下描述元件和布置的特定示例以简化本发明。当然这些仅仅是示例并不打算限定。例如，以下描述中第一部件形成在第二部件上方或上可以包括其中以直接接触的方式形成第一部件和第二部件的实施例，并且也可以包括其中附加部件形成在第一部件和第二部件之间，使得第一部件和第二部件不直接接触的实施例。再者，本发明可以在各个示例中重复参考标号和/或字母。该重复是为了简明和清楚，而且其本身没有规定所述各种实施例和/或结构之间的关系。
图1是具有电感器的半导体结构10的俯视图而图2是沿着虚线AA’所截取的半导体结构10的截面图。参考图1和图2描述半导体结构10。
半导体结构10包括衬底12，诸如半导体衬底。在本示例中，衬底12是硅衬底。在其他示例中，可选地或另外地，衬底12可以包括其他合适的半导体材料，如锗、硅锗、碳化硅或砷化镓。
半导体结构10包括具有导电部件(导线)的电感器14，配置形成有一匝或多匝的线圈。电感器14是两端子器件。在应用中为了正确操作，两个端子16和18被配置为与电源线或信号线电连接。
电感器14的导电部件是被配置为形成有多匝(turn)的线圈的各种金属部件(也被称为电感金属部件)。例如，电感器14的导电部件包括铜、铝、钨，其他合适的金属材料或它们的组合。在本实施例中，电感器14的导电部件被配置为形成两匝，第一匝(内匝)20和第二匝(外匝)22。在俯视图中，因此限定各种区域。内部区域24是包围在电感器14的内部的区域。具体地，内部区域24是由内匝20限定的被包围的区域。外部区域26是电感器14的外部的区域。具体地，外部区域26是位于外匝22的外部的区域。例如，外部区域26被定义为在外匝22的外部的区域的一定范围内。间隔区域28被限定为介于内匝20和外匝22之间的区域。
在各种示例中，根据各种应用，诸如晶体管、二极管、传感器、存储器件、电阻器、电容器和/或发光二极管的其他器件形成在衬底12上并与电感器14连接以形成集成电路(IC)。
半导体结构10包括形成在衬底12上并且位于电感器14下方的伪部件30。具体地，如图2所示，伪部件30被配置在衬底和电感器14之间。伪部件30是导电部件并且电浮置。伪部件30被设计并配置成增强制造质量和器件性能，尤其是，改进后道工序的一致性和可靠性。在本实施例中，伪部件30是金属部件，因此也被称为伪金属部件。例如，伪部件30包括铜、铝、钨、其他合适的金属材料或它们的组合。
在俯视图中，伪部件30设置在第一区域24和第二区域26中。在一个实施例中，另外地，伪部件30设置在间隔区域28中以进一步增加图案密度。
电感器14的金属部件具有第一厚度而伪部件30具有基本上小于第一厚度的第二厚度。电感器14的金属部件具有第一宽度而伪部件30具有基本上小于第一宽度的第二宽度。
尤其是，根据趋肤效应，伪部件30被设计为具有各种尺寸以消除或减小涡流。电感器14被设计为能以频率为“f”的信号(电流)工作。趋肤深度“δ”由工作频率f确定，或是频率f的函数δ(f)。具体地，趋肤深度(skin depth)定义为δ＝1/(πfμσ)1/2，其中，σ是伪部件的电阻率而μ是伪部件30的绝对磁导率。第二宽度w确定为小于2倍的趋肤深度，或w＜2×δ(f)。此外，根据本实施例，第二厚度T小于2倍的趋肤深度，或根据一个实施例，T＜2×δ(f)。
根据填充区域或诸如图案密度的其他因素设计伪部件30的形状。在各种实施例中，伪部件30被设计为具有如矩形、十字形、非闭环的围栏结构(fence structure)(以消除涡流)或它们的组合的形状。在一个示例中，填充在狭窄区域中的伪部件被设计为矩形。在另一个示例中，填充在大而宽的区域中的伪部件被设计为具有十字形状。在另一个示例中，填充在更高图案密度的区域中的伪部件被设计为具有围栏结构。
根据期望的图案密度，如由电感器的设计规则所确定的图案化的密度，设计伪部件30的结构。在一个实施例中，伪部件30被布置为具有设置在间隔区域28中的子集。在另一个实施例中，伪部件30布置为具有相互堆叠的多层。在各种情况下，伪部件30通过介电材料相互分离并且隔离开。作为一个示例，如图2所示，伪部件30被配置为6层。
图3是具有电感器的半导体结构40的俯视图而图4是沿着虚线AA’所截取的半导体结构40的截面图。参考图3和图4描述半导体结构40。半导体结构40与图1和图2的半导体结构10类似。半导体结构40包括电感器14和伪部件30。为了简化，没有重复类似的描述。
具体地，伪部件30包括设置在内部区域24中的第一子集以及设置在外部区域26中的第二子集，并且进一步包括设置在间隔区域28中的第三子集。伪部件的第一子集被布置为具有与电感器14的第一间隙(clearance)并且伪部件的第二子集被布置为具有与电感器14的第二间隙，以减小并最小化寄生效应。间隙被定义为伪部件和电感器之间的水平距离。在本实施例中，第一间隙和第二间隙相等，在图3和图4中被标记为“d”。根据寄生效应确定间隙d，其可以在设计规则中建立该间隙。在本示例中，间隙d大于10微米。
由于间隔区域28中的磁场更小，伪部件30的第三子集进一步设置在间隔区域28中以用于调节附加图案密度。设置电感器导线的区域被限定为禁区(forbidden area)。伪部件30没有直接设置在电感器导线下方的禁区中以最小化寄生效应。在本实施例中，禁区包括内部区域24和间隔区域28之间的第一禁区并且包括间隔区域28和外部区域26之间的第二禁区。内匝20的导电部件设置在第一禁区中并且外匝22的导电部件设置在第二禁区中。上述考虑的伪部件30的适当布置能够优化伪布置以满足最小逻辑金属密度规则。
图5是具有电感器的半导体结构50的俯视图而图6是沿着虚线AA’所截取的半导体结构50的截面图。半导体结构50是图1的半导体结构10的一个实施例并且与图3和图4的半导体结构40类似。然而，在半导体结构50中，电感器14被配置为形成具有第一匝20、第二匝22和第三匝52的三匝的线圈。在这种情况下，第一匝20是内匝，第二匝22是中间匝以及第三匝52是外匝。
在俯视图中，由电感器14的导电部件定义各种区域。内部区域24是包围在电感器14的内部的区域。具体地，内部区域24是由第一匝20限定的包围的区域。外部区域26是电感器14外面的区域。具体地，外部区域26是第三匝52外面的区域。例如，外部区域26被定义为第三匝52的外部的区域在一定范围内。第一间隔区域28被定义为介于第一匝20和第二匝22之间的区域。第二间隔区域54被定义为介于第二匝22和第三匝52之间的区域。
禁区被定义为电感器14的导电部件所位于的那些区域。具体地，第一禁区是介于内部区域24和第一间隔区域28之间的区域，并且是设置电感器的第一匝20的位置。第二禁区是介于第一间隔区域28和第二间隔区域54之间的区域，并且是设置电感器的第二匝22的位置。第三禁区是介于第二间隔区域54和外部区域26之间的区域，并且是设置电感器的第三匝52的位置。
在俯视图中，伪部件30设置在第一区域24和第二区域26中。在一个实施例中，另外地，伪部件30设置在间隔区域28和间隔区域54中，以进一步增大图案密度。伪部件30没有设置在禁区中以最小化寄生效应。此外，根据一个实施例，伪部件30以间隙d设置在内部区域24和外部区域26中，使得寄生效应被控制到可接受范围。
图7是半导体结构10的俯视图，以及图8是示出在一个实施例中根据本发明的方面构建的尺寸与频率关系的示意图。如上文所述，基于趋肤效应确定伪部件30的尺寸并进一步参考图7和图8进行描述。半导体结构10包括被配置成形成具有多匝的线圈的电感器14以及在内部区域、外部区域和间隔区域中设置在电感器14下方的伪部件30。
根据填充区域，伪部件30被设计为合适的形状。在各种实施例中，伪部件30设计为具有如矩形、十字形、非闭环的围栏结构(以消除涡流)或它们的组合的形状。在一个示例中，填充在狭窄区域中的伪部件被设计为矩形62。在另一个示例中，填充在大而宽的区域中的伪部件被设计具有十字形状。在另一个示例中，填充在更高图案密度的区域中的伪部件被设计为具有围栏结构64。
特别地，为了消除或减小涡流，根据趋肤效应，伪部件30被设计为各种尺寸。电感器14被设计为可操作地以频率为“f”的信号(电流)工作。由工作频率f确定趋肤深度“δ”，或是频率f的函数δ(f)。如图7所示，每个伪部件都包括宽度为“w”的细长段。宽度w被设计为小于2倍的趋肤深度，或w＜2×δ(f)。此外，根据本实施例，伪部件30的厚度T小于2倍的趋肤深度，或T＜2×δ(f)。
图9示出了在一个或多个实施例中根据本发明的方面构建的插入伪部件的方法70的流程图。参考图9并且进一步参考图1至图8以及图10至图18描述方法70。
方法70从具有电感器14的电路的设计布局开始。电感器14包括被配置为形成具有一匝或多匝的线圈的导电部件。电感器14被设计为形成在衬底12上。各种伪部件30要形成在衬底12上并且具体地介于衬底12和电感器14之间，以提高增强可靠性的图案一致性。伪部件30是金属部件并被配置为电浮置。
方法70包括操作72，根据趋肤效应确定伪部件30的尺寸以消除或减小涡流。如图10所示，操作过程中的电感器将导致伪部件30中的涡流。伪部件中的涡流趋于集中在表面上，或基本上以一定深度集中在表面中，被称作趋肤深度。因此，基于趋肤效应设计具有合适尺寸的伪部件可以有效地消除或减小涡流。特别地，如图11所示，当设计伪部件(或伪部件的一段)时，将宽度减小到使得涡流基本上相互抵消的范围内。
这个范围与趋肤深度有关。电感器14被设计为可操作地以频率为“f”的信号(电流)工作。趋肤深度“δ”通过工作频率f确定，或是频率f的函数δ(f)。在图10中示出函数δ(f)，δ＝1/(πfμσ)1/2，其中，σ是伪部件的电阻率而μ是伪部件的绝对磁导率。每个伪部件都包括宽度为“w”的细长段。宽度w被设计为小于2倍的趋肤深度，或w＜2×δ(f)。通过实施具有这种约束的伪部件的设计，消除或大幅减小涡流。此外，伪填充件中的能量损失最小化并且提高了电感器性能。在另一个实施例中，伪部件30的厚度T也被设计为小于2倍的趋肤深度，或T＜2×δ(f)。
方法70包括操作74，根据各个填充区域的特征确定伪部件30的形状。根据填充区域，伪部件30被设计为合适的形状。在图12所示的各种实施例中，伪部件30被设计为具有如矩形82、十字结构84、非闭环的围栏结构86或它们的组合的形状。为了消除涡流，不允许任何闭环的形状，如图13所示出的形状88。在一个示例中，填充在狭窄区域中的伪部件被设计为矩形62。在另一个示例中，填充在大而宽的区域中的伪部件被设计为具有十字形状。在另一个示例中，填充在更高图案密度的区域中的伪部件被设计为具有围栏结构64。
方法70包括操作76，根据图案密度布置伪部件。进行均衡布置来调节图案密度以获得一致性，或满足期望的图案密度。具体地，优化伪部件的布置以满足最小逻辑金属密度规则。
在布置伪部件过程中，考虑各种因素。如图14所示，由于磁场与1/r2成比例，所以远离电感器设置伪部件以减小寄生效应，其中，r是相邻金属部件之间的距离。另一个因素与电感线圈的结构相关联。当适当地设置电感器的相邻金属导线时，可以部分地消除磁场。伪部件设置在弱磁场的区域中以减小寄生效应。
在如图15所示的一个实施例中，当电感器具有较窄的宽度和较少的匝时，远离电感器设置伪部件。在一个示例中，伪部件未设置在间隔区域中。在另一个示例中，存在介于伪部件30和电感器14(在俯视图中)之间的各种间隙以减小并最小化寄生效应。具体地，伪部件的第一子集被布置为具有与电感器14的第一间隙并且伪部件的第二子集被布置为具有与电感器14的第二间隙以减小并最小化寄生效应。间隙被定义为介于伪部件和电感器之间的水平距离。在一个示例中，第一间隙和第二间隙相等。在另一个示例中，间隙d大于10微米。
在如图16所示的一个实施例中，当电感器具有较宽的宽度和较多匝时，伪部件设置在间隔区域中。例如，伪部件30包括设置在内部区域24中的第一子集以及设置在外部区域26中的第二子集，并且进一步包括设置在间隔区域28(或当电感器14被配置为形成具有更多匝的线圈时，设置更多间隔区域中)中的第三子集。通过在间隔区域中插入伪部件，可以进一步增加图案密度。
在另一个实施例中，伪部件30被布置在多层中，以提供用于调节图案密度的大窗口。
方法70包括操作78，以检查伪部件30是否满足期望的图案密度。如果不满足图案密度，方法70继续回到操作74或操作76以进一步调节伪部件的形状和布置直到满足图案密度。如果满足图案密度，则方法70完成具有电感器和设计有尺寸、形状和结构的伪金属部件的集成电路。
图17示出了按照尺寸、形状和结构的各种伪部件的各种仿真结果。那些仿真数据可以用于方法70以帮助设计相应尺寸、形状和结构的伪部件。
图18示出了测试和测量具有和没有伪部件的电感器的各种结果。在图18中，术语“dmy”代表伪，以表示具有伪部件的电感器结构。术语“ref”代表参照表示没有伪部件的电感器结构。通过使用方法70设计伪部件，增强了图案一致性的同时最小化了伪部件在电感(“L”)和功率因数(“Q-factor”)方面对电感器的负面影响。
在完成方法70中的伪部件设计之后，进行制造操作。在一个实施例中，在衬底上形成具有由方法70确定的尺寸、形状和结构的伪部件30。在伪部件30上形成电感器14。
因此，本发明提供半导体结构的实施例，包括形成在衬底上并被配置为可操作地通过频率电流工作的电感器；以及配置在电感器和衬底之间的伪金属部件。伪金属部件包括第一宽度，该第一宽度小于与频率有关的2倍的趋肤深度。
在一个实施例中，伪金属部件的第一厚度小于2倍的趋肤深度，被设计为在电感器工作过程中减小涡流。在另一个实施例中，伪金属部件均包括具有长度、第一宽度和第一厚度的细长段，第一宽度和第一厚度基本上小于长度。
在另一个实施例中，电感器包括电感金属部件，具有基本上分别大于第一厚度和第一宽度的第二厚度和第二宽度。
在又一个实施例中，在俯视图中，电感器包括被配置为形成至少两匝的金属部件，以限定内部区域、外部区域以及介于两匝之间的间隔区域；并且伪金属部件包括：设置在内部区域中的第一子集、设置在外部区域中的第二子集以及设置在间隔区域中的第三子集。
在又一个实施例中，伪金属部件的第一子集通过与电感器的第一间隙设置在内部区域中；以及伪金属部件的第二子集通过与电感器的第二间隙设置在外部区域中。在又一个实施例中，第一间隙和第二间隙相等。
在又一个实施例中，伪金属部件被配置在电感器下面的多个层中。在一个示例中，伪金属部件包括具有非闭环的围栏形状的子集。在另一个示例中，伪金属部件包括具有矩形的子集。
本发明也提供半导体结构的另一个实施例，包括形成在衬底上并被配置为形成第一匝和第二匝的电感器，以定义内部区域、外部区域以及介于两匝之间的间隔区域；以及配置在电感器和衬底之间的伪金属部件。在俯视图中，伪金属部件包括设置在内部区域中的第一子集、设置在外部区域中的第二子集以及设置在间隔区域中的第三子集。
在一个实施例中，电感器被配置为可操作地利用频率电流工作；伪金属部件被设计为均具有宽度和厚度的细长段；并且宽度和厚度小于作为频率的函数的2倍的趋肤深度。
在另一个实施例中，在俯视图中，第一匝位于第二匝的内部；内部区域位于第一匝的内部；并且外部区域位于第二匝的外部。在另一个实施例中，在俯视图中，电感器被配置成进一步形成介于第二匝和外部区域之间的第三匝；并且伪金属部件包括设置在第二匝和第三匝之间的另一个间隔区域中的第四子集。
本发明也提供设计具有电感器的集成电路的方法的实施例。方法包括基于趋肤效应确定伪金属部件的尺寸；基于填充区域确定伪金属部件的形状；基于图案密度布置结构中的伪金属部件；以及在集成电路中限定具有所述尺寸、形状和结构的伪金属部件。
在一个实施例中，基于趋肤效应确定伪金属部件的尺寸包括确定伪金属部件的尺寸小于2倍的趋肤深度。
在另一个实施例中，基于填充区域确定伪金属部件的形状包括：基于填充区域从矩形、十字形和围栏结构所组成的组中选择形状。
在又一个实施例中，基于图案密度布置伪金属部件包括在电感器的相邻匝之间的间隔区域中形成伪金属部件的子集。
在又一个实施例中，基于图案密度布置伪金属部件包括在电感器的相邻匝之间的间隔区域中插入伪金属部件的子集。
在又一个实施例中，基于图案密度布置伪金属部件包括将伪金属部件布置在多个层中。
在又一个实施例中，基于图案密度布置伪金属部件包括：通过与电感器的第一间隙在内部区域中布置伪金属部件的第一子集；以及通过与电感器的第二间隙在外部区域中布置伪金属部件的第二子集。
在又一个实施例中，方法进一步包括：在衬底上形成具有所述尺寸、形状和结构的伪金属部件；以及在伪金属部件上形成电感器。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解随后的详细描述。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种半导体结构，包括：
电感器，形成在衬底上并被配置为可利用一频率的电流工作；以及
伪金属部件，被配置在所述电感器和所述衬底之间，所述伪金属部件的第一宽度小于与所述频率相关联的趋肤深度的2倍。
2.根据权利要求1所述的半导体结构，其中，所述伪金属部件的第一厚度小于所述趋肤深度的2倍，并且被设计为在所述电感器的工作过程中减小涡流。
3.根据权利要求2所述的半导体结构，其中，每一个所述伪金属部件均包括具有一长度、所述第一宽度和所述第一厚度的细长段，所述第一宽度和所述第一厚度基本上小于所述长度。
4.根据权利要求2所述的半导体结构，其中，所述电感器包括电感金属部件，其所具有的第二厚度和第二宽度基本上分别大于所述第一厚度和所述第一宽度。
5.根据权利要求2所述的半导体结构，其中，从上往下看时，
所述电感器包括金属部件，其被配置为形成至少两匝，限定内部区域、外部区域和介于这两匝之间的间隔区域；以及
所述伪金属部件包括：设置在所述内部区域中的第一子集、设置在所述外部区域中的第二子集以及设置在所述间隔区域中的第三子集。
6.根据权利要求5所述的半导体结构，其中，
所述伪金属部件的所述第一子集以与所述电感器相距第一间隙的方式设置在所述内部区域中；以及
所述伪金属部件的所述第二子集以与所述电感器相距第二间隙的方式设置在所述外部区域中。
7.根据权利要求6所述的半导体结构，其中，所述第一间隙和所述第二间隙相等。
8.根据权利要求5所述的半导体结构，其中，所述伪金属部件被配置在所述电感器下方的多层中。
9.一种半导体结构，包括：
电感器，形成在衬底上并被配置为形成第一匝和第二匝，定义内部区域、外部区域以及介于所述第一匝和所述第二匝之间的间隔区域；以及
伪金属部件，配置在所述电感器和所述衬底之间，
其中，从上往下看时，所述伪金属部件包括：设置在所述内部区域中的第一子集、设置在所述外部区域中的第二子集以及设置在所述间隔区域中的第三子集。
10.一种形成具有电感器的集成电路的方法，包括：
基于趋肤效应确定伪金属部件的尺寸；
基于填充区域确定所述伪金属部件的形状；
基于图案密度以一定结构布置所述伪金属部件；以及
在所述集成电路中插入具有所述尺寸、所述形状和所述结构的所述伪金属部件。
CN201310241829.6A 2013-03-11 2013-06-18 具有伪金属部件的电感器结构及方法 Active CN104051435B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/792,306 2013-03-11
US13/792,306 US20140252542A1 (en) 2013-03-11 2013-03-11 Structure and Method for an Inductor With Metal Dummy Features

Publications (2)

Publication Number Publication Date
CN104051435A true CN104051435A (zh) 2014-09-17
CN104051435B CN104051435B (zh) 2017-11-03

Family

ID=51486824

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310241829.6A Active CN104051435B (zh) 2013-03-11 2013-06-18 具有伪金属部件的电感器结构及方法

Country Status (2)

Country Link
US (1) US20140252542A1 (zh)
CN (1) CN104051435B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108666296A (zh) * 2017-03-30 2018-10-16 格芯公司 晶体管结构
WO2022165670A1 (zh) * 2021-02-03 2022-08-11 香港中文大学（深圳） 芯片的制造方法、冗余金属的填充方法、芯片和计算机可读存储介质

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9859356B2 (en) 2015-05-27 2018-01-02 Mediatek, Inc. Semiconductor integrated circuit
KR20200086411A (ko) 2019-01-08 2020-07-17 삼성전자주식회사 반도체 소자
US20220037457A1 (en) * 2020-07-29 2022-02-03 Silicon Laboratories Inc. Ensuring minimum density compliance in integrated circuit inductors

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020036335A1 (en) * 2000-09-28 2002-03-28 Kabushiki Kaisha Toshiba Spiral inductor and method for fabricating semiconductor integrated circuit device having same
US7262481B1 (en) * 2004-12-16 2007-08-28 Nxp B.V. Fill structures for use with a semiconductor integrated circuit inductor
CN101236955A (zh) * 2007-01-29 2008-08-06 恩益禧电子股份有限公司 半导体器件
US20090096061A1 (en) * 2007-10-10 2009-04-16 Nec Electronics Corporation Semiconductor device having high frequency wiring and dummy metal layer at multilayer wiring structure
CN102270625A (zh) * 2010-06-04 2011-12-07 中芯国际集成电路制造(上海)有限公司 一种虚拟金属填充结构及带虚拟金属填充物的平面电感器

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3594798A (en) * 1966-03-09 1971-07-20 Westinghouse Electric Corp Underground antenna

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020036335A1 (en) * 2000-09-28 2002-03-28 Kabushiki Kaisha Toshiba Spiral inductor and method for fabricating semiconductor integrated circuit device having same
US7262481B1 (en) * 2004-12-16 2007-08-28 Nxp B.V. Fill structures for use with a semiconductor integrated circuit inductor
CN101236955A (zh) * 2007-01-29 2008-08-06 恩益禧电子股份有限公司 半导体器件
US20090096061A1 (en) * 2007-10-10 2009-04-16 Nec Electronics Corporation Semiconductor device having high frequency wiring and dummy metal layer at multilayer wiring structure
CN102270625A (zh) * 2010-06-04 2011-12-07 中芯国际集成电路制造(上海)有限公司 一种虚拟金属填充结构及带虚拟金属填充物的平面电感器

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108666296A (zh) * 2017-03-30 2018-10-16 格芯公司 晶体管结构
CN108666296B (zh) * 2017-03-30 2021-11-16 格芯美国公司 晶体管结构
WO2022165670A1 (zh) * 2021-02-03 2022-08-11 香港中文大学（深圳） 芯片的制造方法、冗余金属的填充方法、芯片和计算机可读存储介质

Also Published As

Publication number Publication date
US20140252542A1 (en) 2014-09-11
CN104051435B (zh) 2017-11-03

Similar Documents

Publication Publication Date Title
CN104051435A (zh) 具有伪金属部件的电感器结构及方法
US9370103B2 (en) Low package parasitic inductance using a thru-substrate interposer
CN103137602B (zh) 带有抑噪部件的中介层以及半导体封装件
JP4273098B2 (ja) 多層プリント回路板
Liu et al. Compact wideband equivalent-circuit model for electrical modeling of through-silicon via
US20150371764A1 (en) Nested helical inductor
Yao et al. Modeling and application of multi-port TSV networks in 3-D IC
CN102891142B (zh) 具有无方向的去耦合电容器的半导体器件及其制造方法
JP2013004973A (ja) 撚り合わされた導線を有する集積回路インダクター
US9799722B1 (en) Inductive component and package structure thereof
CN104253106B (zh) 具有局部过孔的金属－绝缘体－金属管芯上电容器
CN104681540A (zh) 集成电路的布局
US20150371763A1 (en) Nested-helical transformer
JP2016139784A (ja) コイル部品
KR101779648B1 (ko) 메모리 ｍｕｘ１ 레이아웃 내에 다중층 핀들을 갖는 디바이스
US11437294B2 (en) Structures to facilitate heat transfer within package layers to thermal heat sink and motherboard
CN107690688A (zh) 具有不对称端子的电容器结构
JP2015192555A (ja) 半導体装置
US20220374580A1 (en) Modeling method and apparatus, computer device and storage medium
US20220384560A1 (en) Inductors in trenches within a substrate
CN212461691U (zh) 可屏蔽噪声的集成电路版图结构
CN102082143A (zh) 插入在电感器周围的图形填充物结构
JP2017216367A (ja) プリント回路板及び電子機器
TW202347694A (zh) 半導體裝置、半導體封裝及其製造方法
CN105518859B (zh) 使用穿板中介体的低封装寄生电感

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant