JP2006059955A - 半導体装置 - Google Patents
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Abstract
【課題】半導体基板上にインダクタを形成した半導体装置の基板面積縮小とその半導体装置をフリップチップ実装した時の特性変動を低減することを目的とする。
【解決手段】半導体基板上のインダクタと半導体基板間に金属層を複数の個片にして形成し、その複数の金属層個片とGNDの間にそれぞれに金属層個片と半導体GNDを接続と切断の選択が可能なスイッチを挿入する、またはその複数の金属層個片とインダクタの間に金属層個片とインダクタの接続と切断の選択がそれぞれの金属個片において可能なスイッチを挿入し、さらにそのインダクタと金属層個片の間に異なる金属層で複数の金属層個片を2つの層の金属層個片が対向する形で形成しその金属層個片をGNDへ接続し、更にインダクタと半導体基板間に異なる2つの金属層に対向する形で形成した金属層個片の間に誘電体層を形成する。
【選択図】図2
【解決手段】半導体基板上のインダクタと半導体基板間に金属層を複数の個片にして形成し、その複数の金属層個片とGNDの間にそれぞれに金属層個片と半導体GNDを接続と切断の選択が可能なスイッチを挿入する、またはその複数の金属層個片とインダクタの間に金属層個片とインダクタの接続と切断の選択がそれぞれの金属個片において可能なスイッチを挿入し、さらにそのインダクタと金属層個片の間に異なる金属層で複数の金属層個片を2つの層の金属層個片が対向する形で形成しその金属層個片をGNDへ接続し、更にインダクタと半導体基板間に異なる2つの金属層に対向する形で形成した金属層個片の間に誘電体層を形成する。
【選択図】図2
Description
本発明は半導体装置に集積化するインダクタのシールド構造およびそのシールドを使った容量の構造に関する。
近年、半導体集積回路装置の高集積化、微細化、高機能化及び高速化や製品の低価格化によるローコスト化を実現する為アナログ回路デジタル回路の1チップ化およびインダクタ、容量などの受動素子の集積化が求められている。
過去においては無線通信機器用途の高周波回路で発振器、高周波増幅器の負荷として半導体外部にインダクタ、容量部品を配置していたが半導体の高集積化、ローコスト化のため現在ではインダクタ素子を半導体基板上に導体で形成することが主流となっている。高周波半導体装置において数百MHz以上の周波数で動作する回路信号の負荷として数nHのインダクタを半導体の配線層導体でスパイラル形状にして形成した場合直径約300マイクロメートル前後の円形の面積を必要とする。またそのインダクタと半導体基板との間隔は使用する半導体プロセスで決まるものであるが一般には数マイクロから数十マイクロメートルと非常に短くなることからインダクタの導体部と半導体基板間には抵抗素子を負荷とした場合に比べて大きな寄生容量が付くことになる。一般に負荷としてインダクタを使用する目的としては抵抗負荷よりもノイズが少ない、バイアス電流による電圧降下が少ない、電源電圧を中心に電圧振幅を発生でき比較的大きな出力ダイナミックレンジが取れるなどの利点があるが、前出のインダクタの導体部と半導体基板間の寄生容量によってインダクタの信号が半導体基板に伝達されそれらが半導体基板に集積された他の回路素子へ伝わることによってスプリアス、ノイズなどを発生させるという問題がある。
このインダクタと半導体基板間の信号干渉問題に対してはインダクタの直下やその周辺の半導体基板上に他の回路素子を配置しないことや、多層配線プロセスを用いて半導体基板から最も離れた金属層にインダクタを形成し対基板容量を低減することや、インダクタと半導体基板の間に金属層を配置しその金属層を回路GNDに接続することで対基板容量を低減するなどの対策が考えられている。
特にインダクタと半導体基板間に金属層を配置しインダクタをシールドする方法については様々な提案がなされており、特許文献1では半導体基板上に形成されたインダクタのシールド方法を提案している。図13(a)、(b)を参照しながら特許文献1に示されているインダクタのシールド方法について説明をする。図13(a)は半導体基板上にインダクタおよびシールドを形成した平面図、図13(b)は(a)のB−B'断面図である。図13(a)に示すように半導体基板上に金属層3(2c)をスパイラル形状で形成しコンタクト2(41b)で金属層2(2b)に接続してインダクタを形成している。そして図13(b)に示すようにインダクタの周辺に金属層3(2c)を配置しそこにコンタクト2(41b)とコンタクト1(41a)を形成し金属層2(2b)、および金属層1(2a)に接続する。さらに金属層1(2a)をインダクタ下部全面に形成することでインダクタと半導体基板間を金属層で下方向、下側面方向を囲む構造としている。
特開2003−68862号公報
しかしながら半導体集積回路装置の高集積化、微細化がますます進む状況において半導体基板サイズの縮小も実装面積、コストの観点から要望が強くなってきている。図5は半導体基板上にインダクタを形成した例である。半導体基板(4)上に導体でインダクタ(1)を形成し半導体基板(4)とインダクタ(1)の間に金属層1(2a)を形成し半導体基板(4)と金属層1(2a)間に絶縁層1(3a)を、金属層1(2a)とインダクタ(1)間に絶縁層2(3b)を、インダクタ(1)と保護膜(5)間に絶縁層3(3c)を形成したものでインダクタ(1)と半導体基板(4)間の寄生容量を低減する為金属層1(2a)をGND(22)に接続している。たとえば半導体基板上に図5のような形状で数nHのインダクタを形成する場合は前出のように300マイクロメートル前後の円形の面積が必要となる。またインダクタのL値は形状で決まるため半導体素子の高集積化、微細化が進んでもインダクタの面積を小さくすることは困難である。またインダクタ形成領域付近には半導体基板、他の素子との干渉を低減する目的でシールドするための金属層以外は配置されてなかった。このため素子の集積度を上げて半導体基板サイズを縮小しようとした場合にインダクタは一定の面積を占有しそれを小さくできない。そして一般にインダクタは容量素子と接続して電子回路の負荷として使われるがこの容量も他のトランジスタ、抵抗素子に比較して大きな基板上面積を占有するため結果として半導体基板サイズ縮小を妨げることが課題となっている。また近年半導体パッケージの小型化と実装面積の縮小を目的として半導体基板に金属バンプを形成し実装基板にフリップチップ実装するCSPなどのパッケージ形態を有する半導体装置が増えてきておりこのようなパッケージ形態の半導体装置の半導体基板上にインダクタを形成することも行われている。図11は半導体チップ(9)の基板表面に金属バンプ(10)を形成し実装基板(7)にフリップチップ実装した例を示している。このように半導体基板を実装基板にフリップチップ実装する半導体装置においては別の課題がある。図12は半導体基板上のインダクタを形成した半導体装置を実装基板にフリップチップ実装した物の断面を示している。図12に示すように半導体基板上のインダクタと実装基板と実装基板パターンが対向し従来の実装形態の場合と比べインダクタと実装基板、実装基板パターンの距離が短くなる。このときインダクタに流れる信号により発生する磁束が実装基板パターンを貫くことによってインダクタのQ値が低下する。これはインダクタの等価並列抵抗値が減少することに相当する。また実装基板とインダクタ間の寄生容量が付くことによってインダクタの共振周波数特性が変化し半導体装置の特性が変化する。さらにこれらは実装基板パターンの形状によって変化するため実装基板パターンの形状に制約が生じることや半導体基板と実装基板の実装後の距離にばらつきによって変化の度合いが変わるため半導体装置の特性変化もばらつきを生じるという問題がある。
前記に鑑み、本発明は半導体基板上のインダクタをシールドしかつ半導体基板サイズを縮小する構造の半導体装置とフリップチップ実装する半導体装置にインダクタを形成する場合の実装基板パターンの設計自由度を制約することなく実装ばらつきによる半導体装置の特性変動を低減する構造の半導体装置を提供することを目的とする。
前記の目的を達成する為、本発明に係る半導体装置は半導体基板上に導体の線路を馬蹄形形状にしたインダクタを形成し、そのインダクタと半導体基板間に金属層を複数の個片にして形成したもので、その複数の金属層個片とGNDの間にそれぞれの金属層個片と半導体GNDを接続と切断の選択が可能なスイッチを挿入する、またはその複数の金属層個片とインダクタの間に金属層個片とインダクタの接続と切断の選択がそれぞれの金属層個片において可能なスイッチを挿入し、さらにそのインダクタと金属層個片の間に異なる金属層で複数の金属層個片を2つの層の金属層個片が対向する形で形成しその金属層個片をGNDへ接続し、さらに対向する2つの金属層個片の間に誘電体層を形成する。
また半導体基板上に導体の線路を馬蹄形形状にしたインダクタを形成し且つ半導体基板表面に金属バンプを形成しフリップチップ実装するパッケージ形態を有する半導体装置において、インダクタと半導体表面保護膜との間の金属層を複数の個片にして形成し、その複数の金属層個片とインダクタの間それぞれに金属層個片とインダクタの接続と切断の選択が可能なスイッチを挿入し、さらにそのインダクタと金属層個片の間に異なる金属層で複数の金属層個片を2つの層の金属層個片が対向する形状で形成しその金属層個片を半導体GNDへ接続し、さらに対向する2つの金属層個片の間に誘電体層を形成する。
本発明に係る半導体装置においては半導体基板上に導体で形成したインダクタと半導体基板間に金属個片を形成しそれらをGNDに接続することでインダクタに信号が流れたときに発生する磁束が金属個片によりシールドされ半導体基板に到達することを防ぐことができる。またインダクタと半導体基板間の寄生容量が低減されるためインダクタの信号が基板を経由して他の回路素子へ干渉することを防ぐことができる。そして金属個片とGND間に配線間容量が形成されそれをインダクタとの共振素子として使用する事で半導体基板上に別の容量素子を設ける必要が無く基板面積を増大させる事が無い。そして金属個片とGND間に金属層個片とGNDそれぞれを独立に接続と切断の選択が可能なスイッチを挿入する事で配線間容量が変化するためインダクタに接続される容量値が変化し共振周波数を変化させることができる。またインダクタと半導体基板間の絶縁層に金属層を複数の個片にして形成し、その複数の金属層個片とインダクタの間に金属層個片とインダクタのそれぞれの接続と切断の選択が可能なスイッチを挿入し、さらにそのインダクタと金属層個片の間の絶縁層に異なる金属層で複数の金属層個片を2つの層の金属層個片が対向する形で形成しその金属層個片をGNDへ接続しさらに対向する2つの金属層個片間に誘電体層を形成する事でインダクタとGND間にMIM容量を形成する事ができる。MIM容量は配線間容量よりも大きな容量を作れるためインダクタの共振容量を大きくする必要がある場合においても半導体基板上に別の容量素子を設ける必要が無く基板面積を増大させる事が無い。そして金属層とインダクタの間に挿入したスイッチで金属層とインダクタを接続、切断することでインダクタに接続される容量を変化させインダクタの共振周波数を変化させる事ができる。また半導体基板上に導体でインダクタを形成し且つ半導体基板表面に金属バンプを形成しフリップチップ実装するパッケージ形態を有する半導体装置においてはインダクタと保護膜の間に金属個片を配置しそれらをGNDに接続することでインダクタに信号が流れたときに発生する磁束が金属個片によりシールドされ実装基板金属パターンに到達することを防ぐためインダクタのQ値の低下を防ぎインダクタの等価並列抵抗値の減少を防ぐ事が出来る。そしてインダクタと基板金属パターン、実装基板との間の寄生容量が低減されるため、インダクタと対向する実装基板上の金属パターンレイアウトや実装基板と半導体基板の実装後の距離ばらつきによって発生するインダクタの特性変動や寄生容量の変動を低減する効果があり実使用における半導体装置の特性変動を抑えることが可能となる。そして前出の金属個片と保護膜の間に別の金属層で金属個片を形成しその2つの金属層の間に誘電体層を形成しMIM容量としてインダクタに接続することで半導体基板の基板面積を増大させる事が無く大きな容量を形成する事ができる。そしてMIM容量とインダクタの間にMIM容量とインダクタを個別に接続、切断するスイッチを挿入する事でインダクタに接続される容量を変化させインダクタの共振周波数を変化させる事ができる。またこれらの半導体装置は通常の多層配線プロセスを用いて容易に実現することが可能である。
以下本発明の第一の実施形態に係る半導体装置の構成について図面を参照しながら説明する。図1は多層配線プロセスの半導体基板上に導体の線路を馬蹄形形状にしたインダクタ(1)を形成し、そのインダクタ(1)と半導体基板(4)の間に金属層1(2a)を複数の個片にして形成し半導体基板(4)、金属層1(2a)、インダクタ(1)、保護膜(5)の間にはそれぞれ絶縁層1(3a)、絶縁層2(3b)、絶縁層3(3c)が形成されている。ここで金属層1(2a)はインダクタ(1)と半導体基板(4)の間に形成されているためインダクタ(1)と半導体基板(4)間の寄生容量を低減するシールドの役割を果たす。そして同時に金属層1(2a)とインダクタ(1)の間には配線間容量が形成されている。また金属層1(2a)はインダクタ(1)の形成領域にあるため基板面積を増加すること無く容量を形成することができる。図1の半導体装置を電子回路の負荷として使用する際に複数の金属層1(2a)と半導体のGND(22)間それぞれに金属層1(2a)と半導体GND(22)を接続と切断の選択が可能なスイッチを挿入した場合の等価回路を図7に示す。図7の金属層間容量(31)は金属層1(2a)とインダクタ(1)間の寄生容量である。インダクタ(1)には電源(21)と電子回路(20)が接続されている。スイッチ(23)が接続状態のときこれら金属層間容量(31)の容量値がXF、インダクタ(1)のL値がYHとすると共振周波数が1/(2πx√(XY))Hzの負荷となる。またスイッチ(23)で金属層間容量(31)を個別に接続、切断すると金属層間容量(31)全体の容量値が変化するため負荷の共振周波数を変化させることができる。図6は図1の半導体装置のインダクタ(1)、金属層(2)、スイッチ(23)、金属配線(24)とGND(22)の接続状態を示したものである。図7の金属層間容量(31)はインダクタ(1)と金属層(2)の対向する面積に比例した容量値を持つため金属層(2)をさらに小さく分割して配置するとスイッチ(23)で接続、切断したときの容量値を細かく変化させることができ負荷の共振周波数を細かく変化させることができる。
さらに図2は第2の実施形態に係る半導体装置の構成で、金属層1(2a)とインダクタ(1)の間に別の金属層で金属層2(2b)を金属層1(2a)と同等の形状で個々の金属層が対向するように形成し、さらに対向する金属層2(2b)と金属層1(2a)の間に誘電体層(6)を形成し半導体基板(4)、金属層1(2a)、金属層2(2b)、インダクタ(1)、保護膜(5)の間にはそれぞれ絶縁層1(3a)、絶縁層2(3b)、絶縁層3(3c)、絶縁層4(3d)が形成されている。インダクタ負荷の共振周波数は前出のように1/(2πx√(XY))Hzであるため共振周波数を下げる為には容量値、L値を大きくする必要があるが半導体基板上のインダクタのL値を大きくする為にはインダクタ形成領域を大きくする必要があり半導体基板面積を増大させる要因となる。そこで一般には容量値を大きくすることが行われるが本発明の構成においては図2の金属層2(2b)と金属層1(2a)および誘電体層(6)がMIM容量素子となることから前出の図7で示した金属層間容量(31)よりも大きな容量を必要とする場合においても半導体基板面積を増大させること無く容量を形成することが可能である。図2の半導体装置を電子回路の負荷として使用する際に複数の金属層1(2a)とインダクタ(1)の間にそれぞれの金属層1(2a)とインダクタ(1)の接続と切断の選択が可能なスイッチ(23)を挿入し、金属層2(2b)を半導体GND(22)に接続した場合の等価回路を図3に示す。図3のMIM容量(32)は図2の金属層2(2b)と金属層1(2a)および誘電体層(6)で構成されるもので金属層2(2b)と半導体GND(22)間に形成される寄生容量と並列にインダクタ(1)接続され、インダクタ(1)には電源(21)と電子回路(20)が接続されている。この場合においてもスイッチ(23)を個別に接続、切断させることにより負荷の共振周波数を変化させることが可能である。なお図4は図2の半導体装置のインダクタ(1)、金属層1(2a)、金属層2(2b)、スイッチ(23)、金属配線(24)とGND(22)の接続状態を示したものである。この場合においてもMIM容量(32)を形成する金属層1(2a)、金属層2(2b)の大きさを小さくし、一つあたりのMIM容量値を小さくすることで負荷の共振周波数をスイッチ(23)で細かく変化させることができる。さらに図8は本発明の第3の実施形態に係る半導体装置の構成で、半導体基板上に導体の線路を馬蹄形形状にしたインダクタを形成し且つ半導体基板表面に金属バンプを形成しフリップチップ実装するパッケージ形態を有する半導体装置での実施例である。図8は多層配線プロセスの半導体基板上に導体の線路を馬蹄形形状にしたインダクタ(1)を形成し、そのインダクタ(1)と半導体表面保護膜(5)との間に金属層2(2b)、金属層3(2c)を複数の金属個片にして同一の形状で対向するように形成し、その金属層の間に誘電体層(6)を形成し半導体基板(4)、金属層3(2c)、金属層2(2b)、インダクタ(1)、保護膜(5)の間にはそれぞれ絶縁層1(3a)、絶縁層2(3b)、絶縁層3(3c)、絶縁層4(3d)が形成され実装基板(7)には基板金属パターン(8)が形成され半導体基板(4)がフリップチップ実装された状態を示している。図9は図8の断面図である。インダクタ(1)に信号が流れた場合に磁束(40)が発生するがその磁束(40)は金属層2(2b)でシールドされる為基板金属パターン(8)へ到達するのを妨げる効果がある。インダクタ(1)が発生する磁束(40)が基板金属パターン(8)へ到達するとインダクタ(1)のQ値が低下する。これはインダクタ(1)の等価並列抵抗値の減少にあたり共振振幅の低下などの特性を変化するものである。また金属層2(2b)をGNDに接続することでインダクタ(1)と実装基板(7)、基板金属パターン(8)間の寄生容量を低減する効果がある。図8の半導体装置を電子回路の負荷として使用する際に複数の金属層3(2c)とインダクタ(1)の間にそれぞれの金属層3(2c)とインダクタ(1)の接続と切断の選択が可能なスイッチ(23)を挿入し、金属層2(2b)を半導体GND(22)に接続した場合の等価回路を図10に示す。インダクタ(1)は電源(21)と電子回路(20)の負荷として接続されインダクタ(1)のQ値を表す実装基板間等価並列抵抗(34)と実装基板間寄生容量(33)が接続され金属層2(2b)とインダクタ(1)間の寄生容量である金属層間容量(31)と図8の金属層2(2b)と金属層3(2c)および誘電体層(6)で構成されるMIM容量(32)が接続されている。金属層2(2b)がインダクタ(1)と実装基板(7)をシールドする効果があるため基板金属パターン(8)がどのような形状であっても実装基板間等価並列抵抗(34)は変化しない。さらに実装基板に半導体基板をフリップチップ実装した時の実装基板と半導体基板の距離がばらついても実装基板間寄生容量(33)は変動しないため特性変動の無い半導体装置を実現する事が可能となる。そしてインダクタの共振容量として大きな容量素子が必要な場合にはMIM容量(32)を使用することができ半導体基板面積を増大させること無く容量を形成することが可能である。そしてスイッチ(23)を個別に切り替えることでインダクタの共振周波数を変化させる事が可能である。
以上説明したように本発明は半導体基板上にインダクタを形成した半導体装置の基板面積縮小とその半導体装置をフリップチップ実装した時の特性変動を低減するのに有用である。
1 インダクタ
2 金属層
2a 金属層1
2b 金属層2
2c 金属層3
3a 絶縁層1
3b 絶縁層2
3c 絶縁層3
3d 絶縁層4
4 半導体基板
5 保護膜
6 誘電体層
7 実装基板
8 基板金属パターン
9 半導体チップ
10 金属バンプ
20 電子回路
21 電源
22 GND
23 スイッチ
24 金属配線
31 金属層間容量
32 MIM容量
33 実装基板間寄生容量
34 実装基板間等価並列抵抗
40 磁束
41a コンタクト1
41b コンタクト2
2 金属層
2a 金属層1
2b 金属層2
2c 金属層3
3a 絶縁層1
3b 絶縁層2
3c 絶縁層3
3d 絶縁層4
4 半導体基板
5 保護膜
6 誘電体層
7 実装基板
8 基板金属パターン
9 半導体チップ
10 金属バンプ
20 電子回路
21 電源
22 GND
23 スイッチ
24 金属配線
31 金属層間容量
32 MIM容量
33 実装基板間寄生容量
34 実装基板間等価並列抵抗
40 磁束
41a コンタクト1
41b コンタクト2
Claims (12)
- 半導体基板上に導体の線路を馬蹄形形状にしたインダクタを形成し、そのインダクタと半導体基板間の絶縁層に金属層を複数の個片にして形成し、その複数の金属層個片と半導体GND間それぞれに金属層個片と半導体GNDを接続と切断の選択が可能なスイッチを挿入したことを特徴とした半導体装置。
- 請求項1の半導体装置で導体の線路をスパイラル状またはくし型形状にしたインダクタを形成したことを特徴とした半導体装置。
- 請求項1の半導体装置でインダクタと半導体基板間の絶縁層に形成した複数の金属層個片と半導体GND間に挿入されたスイッチは金属層個片それぞれ独立に接続と切断の選択が可能なことを特徴とする半導体装置。
- 半導体基板上に導体の線路を馬蹄形形状にしたインダクタを形成し、そのインダクタと半導体基板間の絶縁層に金属層を複数の個片にして形成し、その複数の金属層個片とインダクタの間に金属層個片とインダクタの接続と切断の選択が可能なスイッチを挿入し、さらにそのインダクタと金属層個片の間の絶縁層に異なる金属層で複数の金属層個片を2つの層の金属層個片が対向する形で形成しその金属層個片をGNDへ接続したことを特徴とする半導体装置。
- 請求項4の半導体装置で導体の線路をスパイラル状またはくし型形状にしたインダクタを形成したことを特徴とした半導体装置。
- 請求項4の半導体装置でインダクタと半導体基板間の絶縁層に形成した複数の金属層個片とインダクタの導体線路間に挿入されたスイッチは金属層個片それぞれ独立に接続と切断の選択が可能なことを特徴とする半導体装置。
- 請求項6の半導体装置でインダクタと半導体基板間の絶縁層に異なる層に形成した対向する2つの金属層個片の間に誘電体を形成したことを特徴とする半導体装置。
- 半導体基板上に導体の線路を馬蹄形形状にしたインダクタを形成し且つ半導体基板表面に金属バンプを形成しフリップチップ実装するパッケージ形態を有する半導体装置において、そのインダクタと半導体表面保護膜との間の絶縁層に金属層を形成しその金属層を半導体GNDに接続したことを特徴とする半導体装置。
- 請求項8の半導体装置で導体の線路をスパイラル状またはくし型形状にしたインダクタを形成したことを特徴とした半導体装置。
- 請求項8の半導体装置でインダクタと半導体表面保護膜との間の金属層を複数の個片にして形成し、その複数の金属層個片とインダクタの導体線路間それぞれに金属層個片とインダクタの接続と切断の選択が可能なスイッチを挿入し、さらにそのインダクタと金属層個片の間の絶縁層に異なる金属層で複数の金属層個片を2つの層の金属層個片が対向する形状で形成しその金属層個片を半導体GNDへ接続したことを特徴とする半導体装置。
- 請求項10の半導体装置でインダクタと半導体表面保護膜との間の絶縁層に形成した対向する2つの金属層個片の間に誘電体を形成したことを特徴とした半導体装置。
- 請求項11の半導体装置でインダクタと半導体表面保護膜との間の絶縁層に形成した金属層個片とインダクタの導体線路間に挿入されたスイッチは金属層個片それぞれ独立に接続と切断の選択が可能なことを特徴とする半導体装置。
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JP2006059955A true JP2006059955A (ja) | 2006-03-02 |
Family
ID=36107186
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004239255A Withdrawn JP2006059955A (ja) | 2004-08-19 | 2004-08-19 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006059955A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US8860178B2 (en) | 2006-07-03 | 2014-10-14 | Renesas Electronics Corporation | Semiconductor device having an inductor |
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-
2004
- 2004-08-19 JP JP2004239255A patent/JP2006059955A/ja not_active Withdrawn
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
RD01 | Notification of change of attorney |
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|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20070730 |