JP2008218566A - 半導体装置 - Google Patents

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Abstract

【課題】実装基板の配線が半導体チップの高周波配線に及ぼす影響を小さく抑えることが可能な半導体装置を提供する。
【解決手段】半導体装置１は、半導体チップ１０、および実装基板３０を備えている。半導体チップ１０は、半導体基板１２、配線層１４、および高周波配線１６を有している。半導体基板１２上には、配線層１４が設けられている。配線層１４中には、高周波配線１６が形成されている。半導体チップ１０は、実装基板３０上にフェイスダウンで実装されている。高周波配線１６と実装基板３０の配線３４との間には、電磁遮蔽層４０が設けられている。
【選択図】図１

Description

本発明は、半導体装置に関する。
図６は、従来の半導体装置を示す断面図である。半導体装置１００は、半導体チップ１１０および実装基板１３０を備えている。半導体チップ１１０は、半導体基板１１２と、その上に設けられた配線層１１４とを有している。配線層１１４中には、高周波配線１１６が形成されている。高周波配線１１６は、インダクタとして機能する。また、配線層１１４上には、パッド１１８が形成されている。
この半導体チップ１１０は、実装基板１３０上にフリップチップ実装されている。すなわち、半導体チップ１１０は、実装基板１３０上にバンプ１２０を介してフェイスダウンで実装されている。実装基板１３０の上面には、パッド１３２が設けられている。また、実装基板１３０には、配線１３４が形成されている。
なお、本発明に関連する先行技術文献としては、特許文献１〜４および非特許文献１が挙げられる。
特開２００２−１９８４９０号公報 特開平２−７２６６０号公報 特開２００６−５９９５９号公報 特開２００４−９５７７７号公報 Ali Hajimiri et al., "Design Issues in CMOS Differential LC Oscillators", IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol. 34, No. 5, May 1999, pp. 717-724
しかしながら、図６の半導体装置１００においては、高周波配線１１６の磁界により、その下部に位置するパッド１１８に渦電流が発生する。すると、レンツの法則に従い、上記磁界を打ち消す方向の磁界が発生する。それにより、高周波配線１１６の回路定数が変動してしまう。
そこで、図７に示すように、高周波配線１１６の下部からパッド１１８を取り除くことが考えられる。こうすることにより、高周波配線１１６の磁界によりパッド１１８に渦電流が発生するのを抑えることができる。
ところが、高周波配線１１６の磁界による渦電流は、パッド１１８だけでなく、実装基板１３０の配線１３４にも発生する。配線１３４に発生した渦電流も、当然に、高周波配線１１６の回路定数を変動させる要因となってしまう。かかる問題は、半導体チップ１１０が実装基板１３０上にフェイスダウン実装されている場合に顕著となる。フェイスアップで実装される場合に比して、高周波配線１１６と実装基板１３０との距離が短くなるからである。近年では、バンプ１２０の小型化に伴い、上記距離が益々短くなってきているため、かかる問題は深刻化している。
また、高周波配線１１６と配線１３４との位置関係は実装基板１３０毎に相違するため、配線１３４の渦電流による伝送特性の劣化の程度は、実装基板１３０（具体的には実装基板１３０における配線１３４の配置）に依存して変わってしまう。したがって、どのような実装基板１３０を選択しても高周波配線１１６の伝送特性が大きく変わらないようにするためには、配線１３４の渦電流の影響を抑制することが肝要である。
本発明による半導体装置は、実装基板と、上記実装基板上にフェイスダウンで実装された半導体チップとを備える半導体装置であって、上記半導体チップは、半導体基板と、上記半導体基板上に設けられた配線層と、上記配線層中に設けられた高周波配線とを有しており、上記高周波配線と上記実装基板の配線との間には、電磁遮蔽層が設けられていることを特徴とする。
この半導体装置においては、高周波配線と実装基板の配線との間に、電磁遮蔽層が設けられている。このため、実装基板の配線に渦電流が発生した場合であっても、それにより高周波配線が受ける影響を小さく抑えることができる。
本発明によれば、実装基板の配線が半導体チップの高周波配線に及ぼす影響を小さく抑えることが可能な半導体装置が実現される。
以下、図面を参照しつつ、本発明の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
図１は、本発明による半導体装置の一実施形態を示す断面図である。半導体装置１は、半導体チップ１０、および実装基板３０を備えている。半導体チップ１０は、半導体基板１２、配線層１４、および高周波配線１６を有している。半導体基板１２は、例えばシリコン基板である。半導体基板１２上には、配線層１４が設けられている。配線層１４中には、高周波配線１６が形成されている。高周波配線１６には、例えば５ＧＨｚ以上の周波数を有する電流が流れる。本実施形態において高周波配線１６は、コイル状に形成されており、インダクタとして機能する。また、配線層１４上には、導電性のパッド１８が設けられている。パッド１８は、平面視で、高周波配線１６と重ならない領域に設けられている。
この半導体チップ１０は、実装基板３０上にフリップチップ実装されている。すなわち、半導体チップ１０は、実装基板３０上にバンプ２０を介してフェイスダウンで実装されている。バンプ２０も、パッド１８と同様に、平面視で高周波配線１６と重ならない領域に設けられている。バンプ２０は、例えば、半田バンプまたは金バンプである。バンプ２０は、半導体装置１の外部電極端子として機能する。
実装基板３０は、その上面に設けられた導電性のパッド３２、および配線３４を有している。実装基板３０は、例えば、プリント配線基板またはシリコンインターポーザである。また、実装基板３０は、半導体チップ１０とは別の半導体チップであってもよい。
実装基板３０の配線３４は、配線３４ａ、配線３４ｂ、配線３４ｃおよび配線３４ｄからなる多層配線構造を有している。配線３４ａは、最上層配線であり、パッド３２と同層に設けられている。配線３４ｂは、配線３４ａの１層下に位置している。同様に、配線３４ｃおよび配線３４ｄは、それぞれ配線３４ｂおよび配線３４ｃの１層下に位置している。
高周波配線１６と配線３４との間には、電磁遮蔽層４０が設けられている。電磁遮蔽層４０は、固定電位が与えられた導体パターンである。当該固定電位は、グランド電位であることが好ましい。本実施形態において電磁遮蔽層４０は、半導体チップ１０に設けられている。具体的には、電磁遮蔽層４０は、半導体チップ１０の配線層１４上、すなわちパッド１８と同層に設けられている。また、電磁遮蔽層４０は、パッド１８と同一の材料によって形成されている。パッド１８および電磁遮蔽層４０の材料としては、例えばアルミニウムが挙げられる。
なお、本実施形態においては、電磁遮蔽層４０が、高周波配線１６と配線３４との間にのみ設けられている。すなわち、高周波配線１６の、実装基板３０と反対側（図１中の上側）には、電磁遮蔽層４０が設けられていない。また、高周波配線１６の側方にも電磁遮蔽層４０が設けられていない。
図２は、半導体チップ１０を示す平面図である。同図からわかるように、パッド１８は、平面視で、高周波配線１６と重なる領域を除いて規則的に（本実施形態においては正方格子状に）配列されている。また、電磁遮蔽層４０は、開口の存在しない平板状をしており、高周波配線１６の上方（図１では下方）の全体を覆っている。
本実施形態の効果を説明する。半導体装置１においては、高周波配線１６と実装基板３０の配線３４との間に、電磁遮蔽層４０が設けられている。このため、実装基板３０の配線３４に渦電流が発生した場合であっても、それにより高周波配線１６が受ける影響を小さく抑えることができる。
これに対して、配線３４の渦電流による高周波配線１６への影響を抑制するための手法としては、図３に示すように、高周波配線１６に対向する領域（平面視で高周波配線１６に重なる領域）から配線３４を取り除くという手法も考えられる。しかしながら、かかる手法では、実装基板３０の設計自由度が低下してしまう。あるいは、既製の実装基板を実装基板３０として用いる場合であれば、その選択の幅が狭められてしまう。したがって、本実施形態のように、電磁遮蔽層４０を設けることによって配線３４の渦電流による高周波配線１６への影響を抑制することが好ましい。
さらに、電磁遮蔽層４０は、半導体チップ１０に設けられている。この場合、電磁遮蔽層４０を実装基板３０に設ける場合に比して、実装基板３０の設計自由度等が一層向上する。
ところで、高周波配線１６の磁界による渦電流は、電磁遮蔽層４０にも発生する。かかる渦電流も、高周波配線１６の回路定数を変動させる要因となる。しかし、高周波配線１６の伝送特性の変動を抑制し、安定化するという観点からは、電磁遮蔽層４０の渦電流の影響よりも、実装基板３０の設計自由度等を一層向上させるために、実装基板３０の配線３４の渦電流の影響を抑制することの方が重要である。その理由は、次のとおりである。
すなわち、高周波配線１６と電磁遮蔽層４０との位置関係は決まっているため、電磁遮蔽層４０の渦電流による伝送特性の劣化の程度は、常に同程度である。一方、高周波配線１６と配線３４との位置関係は実装基板３０毎に相違するため、配線３４の渦電流による伝送特性の劣化の程度は、実装基板３０（具体的には実装基板３０における配線３４の配置）に依存して変わってしまう。したがって、どのような実装基板３０を選択しても高周波配線１６の伝送特性が大きく変わらないようにするためには、配線３４の渦電流の影響を抑制することが肝要なのである。
電磁遮蔽層４０は、配線３４の渦電流による高周波配線１６への影響を抑制する上で必要な領域にのみ配置されることが好ましい。この点に鑑み、本実施形態においては、高周波配線１６と配線３４との間にのみ電磁遮蔽層４０を設けている。
電磁遮蔽層４０は、パッド１８と同層に設けられるとともに、パッド１８と同一の材料、もしくは、パッド１８を構成する材料の一部によって形成されている。このため、電磁遮蔽層４０は、パッド１８と同時に形成することが可能である。そうすることにより、製造工程数の増加を招くことなく、電磁遮蔽層４０を形成することができる。
本実施形態において高周波配線１６は、インダクタである。この場合、上記渦電流によりインダクタの磁界を打ち消す方向の磁界が発生すると、結果としてインダクタの磁界の強度が低下する。磁界の強度の低下は、インダクタのＱ値の変動につながってしまう。この点、本実施形態によれば、インダクタのＱ値の変動を抑制し、安定化し、実装基板３０の設計自由度等を向上させることができる。
上述の問題、すなわち実装基板の配線の渦電流により高周波配線の回路定数が変動するという問題は、５ＧＨｚ以上の電流が高周波配線を流れる場合に顕著となる。また、当該問題は、実装基板と半導体チップとの間のバンプの高さが１００μｍ以下である場合にも顕著となる。高周波配線と実装基板との距離が非常に短くなるからである。したがって、それらの場合には、実装基板３０の配線３４の渦電流が高周波配線１６に及ぼす影響を抑制できる本実施形態の有用性が、特に高まる。
本発明は、上記実施形態に限定されるものではなく、様々な変形が可能である。上記実施形態においては電磁遮蔽層４０が配線層１４上に設けられた例を示した。しかし、電磁遮蔽層４０は、高周波配線１６と配線３４との間に位置する限り、どこに配置されてもよい。例えば、図４に示すように、電磁遮蔽層４０を実装基板３０側に設けてもよい。同図においては、電磁遮蔽層４０がパッド３２と同層に設けられている。あるいは、図５に示すように、電磁遮蔽層４０を配線層１４中に設けてもよい。
また、上記実施形態においては高周波配線１６がインダクタである場合を例示したが、高周波配線１６は通常の高周波配線であってもよい。
本発明による半導体装置の一実施形態を示す断面図である。 図１中の半導体チップを示す平面図である。 実施形態の比較例を示す断面図である。 実施形態の変形例を示す断面図である。 実施形態の変形例を示す断面図である。 従来の半導体装置を示す断面図である。 本発明が解決しようとする課題を説明するための断面図である。
符号の説明
１ 半導体装置
１０ 半導体チップ
１２ 半導体基板
１４ 配線層
１６ 高周波配線
１８ パッド
２０ バンプ
３０ 実装基板
３２ パッド
３４ 配線
３４ａ 配線
３４ｂ 配線
３４ｃ 配線
３４ｄ 配線
４０ 電磁遮蔽層

Claims (6)

  1. 配線を有する実装基板と、前記実装基板上にフェイスダウンで実装された半導体チップとを備える半導体装置であって、
    前記半導体チップは、半導体基板と、前記半導体基板上に設けられた配線層と、前記配線層中に設けられた高周波配線とを有しており、
    前記高周波配線と前記実装基板の前記配線との間には、電磁遮蔽層が設けられていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記高周波配線は、５ＧＨｚ以上の周波数を有する電流が流れる配線である半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記高周波配線は、インダクタとして機能する半導体装置。
  4. 請求項１乃至３いずれかに記載の半導体装置において、
    前記半導体チップは、前記配線層上に設けられた導電性のパッドを有し、
    前記電磁遮蔽層は、前記パッドと同層に設けられている半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記電磁遮蔽層は、前記パッドと同一の材料によって形成されている半導体装置。
  6. 請求項１乃至５いずれかに記載の半導体装置において、
    前記電磁遮蔽層は、前記高周波配線と前記実装基板の前記配線との間にのみ設けられている半導体装置。
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