JP2004095777A

JP2004095777A - インダクタ素子

Info

Publication number: JP2004095777A
Application number: JP2002253796A
Authority: JP
Inventors: Yasuhiro Sugimoto; 杉本　泰博
Original assignee: Sugimoto Yasuhiro
Current assignee: Sugimoto Yasuhiro
Priority date: 2002-08-30
Filing date: 2002-08-30
Publication date: 2004-03-25

Abstract

【課題】高周波で用いられるインダクタ素子のうち、特に低抵抗半導体基板を用いるＬＳＩ製造プロセスにおいて使用されるインダクタ素子のＱ値は低く、高周波での回路機能を十分に引き出す事が困難となっていた。
【解決手段】
インダクタ素子のインダクタ１０を構成する配線材の形状を、中空のスパイラル状とし、シールド２０はインダクタ１０の配線材と重なる部分のみに配置し、しかもシールド２０のシールド部２２の形状を、インダクタ１０の巻き線方向に角度を付けて切り込みを入れた形状とする。また、配線材１１および１２、およびアンダーパス５を接続するビアを、たかだか３箇所で使用する。これにより、高周波におけるインダクタ素子のＱ値を改善する。
【選択図】　図１

Description

【０００１】
【発明が属する技術分野】
本発明は、高周波の信号を扱う、低雑音増幅器（ＬＮＡ）、電圧制御発振器（ＶＣＯ）および電力増幅器（ＰＡ）において、負荷あるいはインピーダンス整合素子として用いられるインダクタ素子に関するものであり、特にその性能の中核をなすＱ値の改善に関するものである。
【０００２】
【従来の技術】
従来、この種のインダクタ素子としては、例えばＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ、ｖｏｌ．３３，　ｎｏ．５，　ページ７４３〜７５２、１９９８年５月（Ｏｎ−Ｃｈｉｐ　Ｓｐｉｒａｌ　Ｉｎｄｕｃｔｏｒｓ　ｗｉｔｈ　Ｐａｔｔｅｒｎｅｄ　Ｇｒｏｕｎｄ　Ｓｈｉｅｌｄｓ　ｆｏｒ　Ｓｉ−Ｂａｓｅｄ　ＲＦ　ＩＣｓ）に記載されるように、シリコン等の低抵抗半導体基板上にＬＳＩを構成する半導体プロセスにおいて、該低抵抗半導体基板上に誘電体膜を作成し、該誘電体膜中に配置され上記低抵抗半導体基板の表面より離れた所に位置する、第１の配線材を用いて構成されるスパイラル状のインダクタと、第２の配線材およびビアを用いて該スパイラル状のインダクタの入出力端子を構成し、上記誘電体膜中に配置され低抵抗半導体基板に近接する第３の配線層を用いて、上記インダクタと低抵抗半導体基板間に上記インダクタの占有する領域を遮断する形で、鋸歯状にパターン化された第１のシールド電極を含み、前記スパイラル状のインダクタを回路に接続し、前記第１のシールド電極を、例えばグラウンドあるいは電源などの固定電位に接続して、高周波においてインダクタ素子のＱ値を改善する構造が知られている。
【０００３】
更に、例えばＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，　ｖｏｌ．４３，　ｎｏ．９，　ページ１５５９〜１５７０，　１９９６年９月（Ｉｎｔｅｇｒａｔｅｄ　ＲＦ　ａｎｄ　Ｍｉｃｒｏｗａｖｅ　Ｃｏｍｐｏｎｅｎｔｓ　ｉｎ　ＢｉＣＭＯＳ　Ｔｅｃｈｎｏｌｏｇｙ）に記載されるように、上記スパイラル状のインダクタの構成法として、上記誘電体膜中に配置された複数の配線層を用いて、それぞれの配線層において同一形状のスパイラル状のインダクタを作成し、該複数のスパイラル状のインダクタを多数のビア（スルーホール）により並列に接続して、合成されたスパイラル状のインダクタの直列抵抗を低減せしめる事で、高周波におけるインダクタ素子のＱ値を改善する構造が知られている。
【０００４】
この場合、例えば図３に示すように、シールド２０は、インダクタ１０と配線層は異なるものの、インダクタが占める領域と重なる部分を存在領域とし、電位が固定となる第１のバイアス電位に接続してなる接続部２１と、インダクタの直下部で中心に向かって鋸歯状に張り出したシールド部２２よりなる形状となっている。なおインダクタ素子とは、インダクタ１０、シールド２０、誘電体５０および低抵抗性半導体基板３０より構成される素子をいう。この場合、インダクタ素子に第２のバイアス電位に接続してなる背面電極４０を含める事もある。
【０００５】
また、例えば図３に示すように、インダクタ１０は、第１層の配線材１１と第２層の配線材１２を共に中心まで巻いた同一形状のスパイラルとなし、該両配線材を複数のビア３により接続し、両端Ｔ１、Ｔ２より、例えば外部回路に接続する入出力端子ＩＮ１および、ビアと第３層の配線材５を通して外部回路に接続する入出力端子ＩＮ２を所有する構造となっている。
【０００６】
一般に、シリコン等の低抵抗半導体基板３０は誘電体の性質と共に、導電性の性質を併せ持つので、抵抗と容量の並列接続により等価的に表される。これは、低抵抗半導体基板に電流が流れるような場合には、電力が消費される事を意味するものである。
【０００７】
図３の構造では、インダクタ１０と低抵抗半導体基板３０は近接しているので、上記インダクタ１０より発生する電界および磁界が、上記低抵抗半導体基板３０内に入り込み、低抵抗半導体基板３０内に渦電流が発生する。この渦電流はインダクタ１０より発生する磁界を弱める方向に流れ、また上述の理由から上記低抵抗半導体基板３０での電力消費が発生し、インダクタ素子のＱ値が低下する。
【０００８】
インダクタ１０と上記低抵抗半導体基板３０との間にアルミニウム、ポリシリコン等の導電性材料を用い、これらをグラウンドなどの固定電位に接続してシールド２０により静電シールドを施せば（これをグラウンドシールドと呼ぶ）、上記インダクタ１０より発生する電界が基板内に浸透するのを防ぐ事ができるので、上記低抵抗半導体基板３０内での渦電流の発生が抑制され、さらに電力消費による損失が小となる。
【０００９】
ただし、シールド２０は導電性材料で構成されているため、上記インダクタ１０より発生する電界および磁界が交差すれば、上記シールド２０自身に渦電流が発生してしまう。この場合、シリコン基板３０内で生じる渦電流および損失は小となるが、新たにシールド２０において渦電流および損失が発生してしまう事となる。
【００１０】
そこで、特に上記電界および磁界の交差が密なシールド部２２に鋸歯状の切り込みを設け、この切込みが上記インダクタ１０の巻き線方向と垂直に交わる形となるようにして、グラウンドシールドのシールド部２２に渦電流の閉じた通路が構成されないようにしている。これは、渦電流は配線材１１および１２の巻き線方向と平行に流れるが、この平行な通路を垂直な切込みで遮断する事になるからである。
【００１１】
このように、図３の構造のシールド２０を用いることにより、低抵抗半導体基板３０へ浸透する電界を遮蔽すると共に、該シールド２０自身に発生する渦電流を抑制して、低抵抗半導体基板３０への影響を軽減する事が出来る。
【００１２】
一方、ＬＳＩ上に実現する上記インダクタ１０は、一般に、アルミニウムを中心とする配線材にて構成される。更に該配線材の厚さが薄いため、一般に該配線材のシート抵抗は大きなものとなっている。このため上記インダクタ１０の直列抵抗は大となり、Ｑ値が低下してしまう。
【００１３】
このＱ値の低下を防ぐため、例えば図３に示すように、複数の配線層を用いて、例えば１１および１２の同一形状のスパイラル状のインダクタを構成し、該配線材１１および１２を、ビア３を多数用いて接続することにより、上記インダクタ１０の直列抵抗を低減せしめることがなされている。
【００１４】
【発明が解決しようとする課題】
図３に示した、上記従来技術のインダクタ１０は、インダクタ巻き線を中心部まで巻く構造である。なお図４には図３の構造を、低抵抗半導体基板の上部より見た、平面図として併せて示した。この場合中央部に近い部分では、互いに逆方向に電流が流れる巻き線が近接し、これらの巻き線が発生する磁界が互いに打ち消しあうので、この結果、インダクタ１０のインダクタンス値が減少する。これはインダクタ１０の実効配線長が小となった事と等価である。これに対し、実際の配線長すなわち直列抵抗成分は変わらないので、実効的にＱ値は低下する。
【００１５】
さらに、シールド２０の電極取り出し口となる接続部２１およびシールド部２２と、上記インダクタ１０との間には容量が存在する。加えて上記インダクタ１０と低抵抗半導体基板３０間、あるいは上記インダクタ１０自身の巻き線間にも容量が存在する。これらの合成容量は、上記インダクタ１０の持つインダクタンス成分との間で共振現象を起こすが、この時の共振周波数を自己共振周波数といっている。グラウンドシールドが存在し上記合成容量が大である場合には、グラウンドシールドが存在せず上記合成容量が小である場合に比し、上記自己共振周波数が低下するので、Ｑ値のピークを示す周波数も低下して、該Ｑ値の増加が見込めなくなる。
【００１６】
またさらに、上記インダクタ１０においては、複数の配線材、例えば配線材１１および１２を多数のビア３を用いて接続するので、ビアの数が増大する。ビアの増大は、上記インダクタ１０の設計が複雑となる事を意味する。また、半導体プロセスの加工精度にも依存するが、一般に面積の小さいビアを多数設ける事は、形状の不均一化や断線を引き起こすので信頼性上好ましくない。また、ビア３の寸法を大きくして信頼性を向上させようとすると、スパイラル状の配線材１１および１２の配線幅を大とする必要があるが、この場合、上記インダクタ１０とシリコン基板３０あるいはシールド２０のシールド部２２との容量が増加し、自己共振周波数が低下するので、やはり上記Ｑの増加が見込めなくなる。
【００１７】
そこで本発明の目的は、インダクタ１０の持つインダクタンス値と共振現象を起こす上記合成容量の値を極力小とし、しかも低抵抗半導体基板内で発生する損失を低減する事の出来る静電シールドの形状および特性、およびインダクタの直列抵抗を低減する簡便な並列接続手法、Ｑ値を極力低下させないインダクタの形状あるいは巻き方を、提供することにある。
【００１８】
【問題を解決するための手段】
本発明は、上記従来技術の課題を解決するためになされたものであり、低抵抗半導体基板上に誘電体層を設け、該誘電体層中に配線材をスパイラル状に敷設することで構成する、インダクタ素子の構造において、上記低抵抗半導体基板と、上記低抵抗半導体基板上に設けた誘電体層と、上記誘電体層中に設けられた、第１層から第ｎ層までの任意の複数の配線材を用いて、該複数の配線材を同一形状でスパイラル状に敷設して構成したインダクタと、上記インダクタと上記低抵抗半導体基板との中間に位置する第（ｎ＋１）層の配線材を用い、該第（ｎ＋１）層の配線材を、上記インダクタが存在する領域と重なった部分にのみ配置し、更に上記インダクタでの電流の流れる方向に対し、角度を付けて切込みを入れた形状となし、上記第（ｎ＋１）層の配線材を電圧が固定となるバイアス電位に接続してなるシールドを備える。
【００１９】
上記シールドを構成する上記第（ｎ＋１）層の配線材として、ポリシリコン層、又は基板の表面部分に形成される拡散層を用いる事が好ましい。
【００２０】
上記インダクタは、第１層から第ｎ層までの任意の複数の配線材を用いて、該任意の複数の配線材を、各々が同一形状でかつ中空形状を持ったスパイラル状として敷設し、互いをビアを用いて第１の端子および第２の端子のみで並列に接続し、該第１の端子および第２の端子より外部回路との接続をなすための、配線材あるいはビアを用いて配線を延長し、上記インダクタの第１と第２の入出力端子とする事も好ましい。
【００２１】
また、低抵抗半導体基板上に前記インダクタ素子を備えた半導体素子を実現するのも好ましい。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を実施例に基づき詳細に説明する。図１は、本発明実施例のインダクタ素子の構成を示す構造図である。
【００２３】
シールド２０はＬＳＩプロセスで、例えば誘電体５０（酸化膜）中に形成されるポリシリコン層あるいは、低抵抗半導体基板３０の表面に形成される拡散層を用いて作成され、グラウンドシールドとして使用される。シールド２０は、インダクタ１０の中空部分を除いた、残りの配線材の存在する領域に重なる、該シールド２０の配線材層の領域に形成され、例えばグラウンドあるいは電源などの外部固定電位に接続される接続部２１と、インダクタ１０の配線材の方向に角度を付けて切り込みを入れた、例えば櫛状に伸びるシールド部２２よりなる。ただし、櫛状に伸びるシールド部２２の存在する領域は、スパイラル状の配線材１１、１２の存在する領域に重なる部分に限られる。
【００２４】
誘電体５０（酸化膜）中に、低抵抗半導体基板３０の表面から離れた所に位置するインダクタ１０は、任意の複数の配線層を用いて、中心部分を中空となした、同一形状の複数の配線材１１および１２より構成される。この複数の配線材１１および１２は、インダクタ１０の端子Ｔ１およびＴ２において、ビア３により並列に接続される。ただし、並列接続を成す接続点は、端子Ｔ１およびＴ２におけるビア以外には存在しない。インダクタの端子Ｔ１およびＴ２は、一方を入出力端子ＩＮ１の配線を通して外部回路に接続し，他方をビア、他の配線材のアンダーパス５や入出力端子ＩＮ２の配線を通してやはり外部回路に接続する。従って、２端子回路としてのインダクタ素子の入出力端子はＩＮ１とＩＮ２である。
【００２５】
なお図１では、任意の複数の配線材として、配線材１１および配線材１２の２層を形成する例が示されているが、これは特に連続する２層に限定されるものではなく、例えば第１層と第３層を選択することも可能であるし、第１層、第２層および第３層の３層を用いる事も考えられる。インダクタ１０の直列抵抗は、配線層の並列数に反比例するが、配線材とシールド２０あるいは低抵抗半導体基板３０と距離が小さい場合は、両者間の容量が増大するので、可能な限り、該距離を大とする方が良い。
【００２６】
また図１の例では、スパイラルの形状が矩形となっているが、該形状は矩形のみでなく他の形状も考えられる。矩形状のスパイラルでは四隅で電流密度に不均一性が現れ、損失が増大するので、多角形あるいは円形の形状が望ましいが、レイアウトに手間がかかること、インダクタンス値の計算が煩雑になる、などの欠点も存在する。
【００２７】
図１の構造で、基板３０は低抵抗半導体基板であり、背面には電極４０が構成され、例えばグラウンドあるいは電源などの外部固定電位に接続される。いわゆるグラウンドプレーンである。高周波を取り扱うＬＳＩなどの回路に於いては、該グラウンドプレーンの使用が一般的となる。
【００２８】
インダクタ１０とシールド２０の形状、相対的な位置関係を、低抵抗半導体基板３０の上部より見た形の平面図を図２により示す。配線材１１および１２は同一形状が望ましく、平面図では重なっている。配線材１１および１２は端子Ｔ１、Ｔ２においてビア３により並列接続され、入出力端子ＩＮ１より、あるいはアンダーパス５を通して入出力端子ＩＮ２より外部回路へと導かれる。この場合、図２に示されるビア３はたかだか３箇所であるから、その寸法を大きくとっても、インダクタ１０全体の配線幅を増加させる必要はなく、上述のビアを多数とった場合に配線幅を大としなければならない場合に比して、低抵抗半導体基板３０との間の容量を小とできる。したがって、インダクタ１０の特性を劣化させる事なく、ビアの信頼性を向上させる事が可能である。ビアの有無はＬＳＩ上で、顕微鏡を使って確認出来る。ビアが存在する場合、ビアの輪郭が配線材と重なって見えるからである。インダクタ１０の配線材の存在する領域に重なって作成され、櫛状の形を成すシールド部２２は、例えばグラウンドあるいは電源などの外部固定電位に接続される接続部２１、と共にシールド２０を構成している。
【００２９】
次に本例の動作について説明する。
図１のインダクタ１０に高周波交流信号を加えると、インダクタ１０の周囲に電磁界が発生する。この電磁界の一部は低抵抗半導体基板３０に浸透し、低抵抗半導体基板３０の抵抗が低い場合には渦電流を発生させる。この渦電流は抵抗体である低抵抗半導体基板３０に流れるので、低抵抗半導体基板３０における電力消費が発生する。また渦電流はインダクタ１０の磁界を弱める方向に発生するので、インダクタ１０のインダクタンス値が減少し、特性が劣化する。特に高周波回路では、インダクタ素子や容量の持つＱ値が重要なパラメータとして評価される。Ｑ値が大であると、インダクタ素子や容量の内部での高周波電力損失が小さく、高周波特性に優れた素子として扱われるが、上記渦電流が発生した場合には、Ｑ値が低下する。
【００３０】
この場合、従来技術の図３に示されるように、インダクタ１０のスパイラル状に巻いた巻き線を中心部分まで巻くのではなく、中心部分を中空とした、図１の構造による方が、同一のインダクタンス値で考えた場合、Ｑ値が高くなる。中央部に近い部分では、互いに逆方向に電流が流れる巻き線が近接し、これらの巻き線が発生する磁界が互いに打ち消しあうので、インダクタンス値が減少する。従って従来の構成を用いて、本発明と同一インダクタンス値のインダクタ素子を構成するには、図３の従来構造のインダクタ１０の実効配線長を、図１の本発明の構造のインダクタ１０の実効配線長よりも大となす必要がある。このことは直列抵抗成分の増加、あるいはシールド２０あるいは低抵抗半導体基板３０との間の容量の増加を意味し、従って従来の構成では、図３の構造のインダクタ素子のＱ値は低下する。ただし、本発明の構造によれば、従来の構造に比し、インダクタ１０の占有面積は増加するＡ　Ｂ　Ｃ　Ｄ。
【００３１】
約７ｎＨという同一値を持つスパイラル状のインダクタ素子において、本発明のように巻き線の中心部を中空にした構造と、従来のように中心部まで巻いた構造とで、Ｑ値の周波数特性を、電磁界シミュレータ（ＨＦＳＳ）によりシミュレーションし比較した結果を図５に示す。信号周波数は２［ＧＨｚ］とした。ただし配線材は単層で、シールドも存在しない。
【００３２】
ここで、中心部を中空にした構造の、本発明のインダクタ素子の一構成例としては、図１におけるインダクタ１０の構造を持ち、巻き数は３．５回、その平面寸法は３００×３００［μｍ^２］、配線幅［１０μｍ］、配線間距離５［μｍ］としている。また、中心部まで巻いた従来構造のインダクタ素子の一構成例としては、図３におけるインダクタ１０の構造を持ち、巻き数は７．７５回、その平面寸法は２４０×２４０［μｍ^２］、配線幅［１０μｍ］、配線間距離［５μｍ］としている。いずれも０．３５μｍＣＭＯＳ　ＬＳＩ　プロセスの第４層目の配線材を配線材１１に適用することを想定した。配線材１１より低抵抗半導体基板３０の表面までの距離は、５．３［μｍ］である。配線材１２はアンダーパス５に当てた。また、配線材１１のシート抵抗は３０［ｍΩ／□］であり、配線材１２のシート抵抗は５０［ｍΩ／□］である。なお低抵抗半導体基板３０はシリコン基板を想定し、その厚さは５００［μｍ］で、抵抗率ρは、１０［Ω・ｃｍ］とした。
【００３３】
図５より、スパイラル状の巻き線の中心部を中空にした構造のインダクタ素子のＱ値は、０．１〜５ＧＨｚの全周波数範囲において、中心部まで巻いた構造のインダクタ素子のＱ値より大きい事がわかる。以上より、Ｑ値の大きいインダクタ素子を得たいような場合には、占有面積は増大するものの、スパイラル状の巻き線の中心部を中空にした構造のインダクタが適すると言える。
【００３４】
さらに図１に示すように、シールド２０を、上記スパイラル状の巻き線の中心部を中空にした構造のインダクタ１０と低抵抗半導体基板３０との間に設置し、インダクタ１０に高周波交流信号を加え、シールド２０をグラウンドに接続してグラウンドシールドと成すと、電界が該シールドに終端されるので、低抵抗半導体基板内部に浸透する電界は減少する。一方、磁界はそれ程変化しないが、低抵抗半導体基板の表面付近で再分布が生じる為、渦電流の発生する領域での強度は低下する。このため渦電流の発生は減少し、Ｑ値が上昇すると共に、低抵抗半導体基板内部での損失も低減される。
【００３５】
ただし、インダクタ１０と低抵抗半導体基板３０との間にはもともと容量が存在している。グラウンド電位となるシールド２０を中間に挿入すると、インダクタ１０とシールド２０の距離は短いので、大きな容量が付加されることになる。この容量は、インダクタ１０のインダクタンスと並列に接続されるので、高周波信号をこのインダクタ１０に印加したような場合には、ある周波数で共振を起こす。この周波数をインダクタ素子の自己共振周波数と呼ぶ。自己共振周波数において、インダクタ素子のＱ値は零となり、これより高い周波数では、もはやインダクタ素子としては使えない。上記大きな容量が付加されると、上記自己共振周波数が低下するので、インダクタ素子として使用できる周波数範囲が狭くなり、また結果としてＱ値も低下する。
【００３６】
したがって、シールド２０の効果は、電界を終端させる事でインダクタ素子のＱ値を増大させるが、インダクタ１０に並列に容量を付加することになるので上記インダクタ素子の自己共振周波数が低下し、Ｑ値を減少させる、と言える。
【００３７】
以上より、シールド２０を用いてインダクタ素子のＱ値を増大するには、シールド２０による容量の増大を最小にする必要がある事がわかる。この場合、巻き線の内側を中空にした構造がＱ値が高いと考えられるので、インダクタ１０より発生する電磁界がこの中空部分に集中していなければ、この部分のシールドを取り去る事が可能となる。
【００３８】
図６および図７は、図１の構造において、シールド２０を取り除き、また、インダクタ１０のスパイラル状の巻き線を配線材１１のみで構成し、アンダーパスとして配線材５に代えて配線材１２で構成する、単層のインダクタ１０において、シリコン基板表面より背面電極方向に、インダクタ１０による電界強度および磁界強度がどのように分布しているかを、２つの場所で、電磁界シミュレータ（ＨＦＳＳ）によりシミュレーションした結果である。信号周波数は２［ＧＨｚ］である。分布を観測した場所は、インダクタ１０で、スパイラル状の配線の存在する部分、の直下の低抵抗半導体基板内と、スパイラル状の配線の存在しない中空の中央部分、の直下の低抵抗半導体基板内である。なおこの場合、配線材の幅、配線材の抵抗率などの諸条件は、上記図５の中心部を中空にした構造のインダクタ素子と同一としてある。
【００３９】
図６、図７の結果より、電界、磁界とも低抵抗半導体基板の内部に行くにしたがってその強度は低下するが、低抵抗半導体基板表面より約１００［μｍ］の深さ辺りまで、その影響力が残っている事がわかる。また、スパイラル状の配線の存在する直下の部分に比較して、スパイラル状の配線の存在しないインダクタ１０の中央部分の直下では、電界、磁界とも弱まっており、特に電界強度については１／５以下となっていることも判る。
【００４０】
以上は、スパイラル状の配線の存在しないインダクタ１０の中央部分においては、電界を遮蔽する静電シールドを設ける必要がない、という事を物語っている。これより、シールド２０の形状として、スパイラル状の配線の存在しないインダクタ１０の中央部分にシールドの存在しない図２の形状を用いた。ただし、シールド２０に渦電流が発生すると更に大きな損失が発生する。渦電流はスパイラル状の配線に沿って発生するので、シールド２０にスパイラル状の配線と垂直に切込みを入れ、櫛状のシールド部２２となし、渦電流の発生を防いでいる。
【００４１】
一方、シールド２０での損失は、低抵抗半導体基板の場合と同様の議論より、その材料の抵抗率にも依存する。図８は、図１の構造で、シールド２０をＣＭＯＳ　ＬＳＩ　プロセスにおける、ゲートポリシリコンの厚さおよび位置に想定し、ポリシリコンの抵抗率を変えてＱ値のピーク値の変化をシミュレーションしたものである。ただしインダクタ１０としては、図５で用いた中空形のものと同一のものを使用した。シールド２０として最適な材料は、ＣＭＯＳ　ＬＳＩ　プロセスにおけるゲートポリシリコンと同一の厚さおよび位置であれば、１０［Ω］前後のシート抵抗を有するものである、と言える。ゲートポリシリコンはこの条件に合致するので、最適なシールド材の１つであると言える。また、シリコンなどの低抵抗半導体基板の表面部分に形成される拡散層のシート抵抗も概略１０［Ω］前後であり、やはり最適なシールド材の１つと言える。なお、拡散層の方がゲートポリシリコン層より、インダクタ１０から遠い距離にあり、したがって容量が小となる。
【００４２】
ＬＳＩプロセスにおける配線材の抵抗率は、例えば３０［ｍΩ／□］あるいは５０［ｍΩ／□］以上と高く、インダクタ１０を、アンダーパス部を除いて、単一の配線材により構成した場合には、インダクタ１０の直列抵抗が大となり、インダクタ素子のＱ値は上がらない。そこで複数の配線材を用いて、該配線材を同一形状でスパイラル状に敷設し、互いを接続して並列構成と成す手法が有効である。この場合、最下層の配線材はシリコン基板あるいはグラウンドシールドと近接する事になるので、容量の増大、すなわち自己共振周波数の低下が予想されるが、使用する配線材の数をＮとすれば、インダクタの直列抵抗はほぼ１／Ｎとなるので、全体としてもＱ値の改善が見込まれる。
【００４３】
複数の配線材を並列接続するには、ビアを用いるが、従来よりの手法は、複数の配線材の相互作用を考慮せず、直列抵抗値を低下せしめる事にのみ注意がはらわれていたので、数多くのビアを用いて並列接続する方法が取られていた。これに対し図１あるいは図２に示すように、インダクタ１０の端子Ｔ１およびＴ２、およびアンダーパス部５の３箇所のみにおいてビアにより並列接続する方法が考えられる。どちらの方法においてもＱ値は変わらないが、ビアの数を大幅に減らす事が可能で、しかも３箇所のビアの寸法を大とすることが出来るので、インダクタ１０の性能を損ねることなく、信頼性の向上を計ることが出来、好ましい事である。
【００４４】
図９にこのＱ値の周波数特性における改善効果のシミュレーション結果を示した。基本構造のインダクタ素子はグラウンドシールドを持っておらず、アンダーパス部を除くインダクタ部を、スパイラル状に巻いた単層の配線材で構成していた（図中の単層、シールド無し）。図１に示した構造のグラウンドシールドを使用するとＱ値が増大する事が期待されるが、シールドの配線材としてＬＳＩプロセスにおける最下層のアルミニウムを使用した場合（単層、アルミシールド付き）には、スパイラル状のインダクタを構成する配線材とアルミニウムとの距離が小さく、また最下層のアルミニウムは導電性の材料であるのでシート抵抗が低く、図８での議論からも、期待される効果は少ない事がわかる。これに対し、シールドの配線材としてＬＳＩプロセスにおけるゲートポリシリコン層を使用した場合（単層、ポリシールド付き）には、Ｑ値の増大が観測された。加えて、インダクタ部を複数（図９では２層）の配線材を並列に接続して図１と完全に同一の構造とした場合（並列接続、ポリシールド付き）には、Ｑ値は更に改善される。ただし、グラウンドシールドを使用した場合にはいずれも自己共振周波数は低下している。また並列接続の場合には、最下層の配線材と、シールドおよび低抵抗半導体基板との距離が小となるので、更に自己共振周波数が低下し、注意が必要である。
【００４５】
【発明の効果】
図１の構造を持つ本発明によれば、シリコンなどの低抵抗半導体基板上に作成する、インダクタ素子のＱ値を増大する事が可能となる。スパイラル状に巻いたインダクタ素子の巻き線部分を中空形状とすれば、従来構造に比べて巻き線部分の直列抵抗を低減できる。
【００４６】
また、グラウンドシールドを使用するが、該グラウンドシールドの存在する部分を上記インダクタ素子の巻き線部分と重なる部分に限定すれば、インダクタ素子の巻き線部分とグラウンドシールドとの間に存在する寄生容量を最小に出来る。なお、上記インダクタ素子の巻き線部分の直列抵抗を低減するためには、上記インダクタ素子の巻き線部分を複数の配線材を用い、これらを並列に接続して構成するのが効果的である。
【００４７】
従来よりは該並列接続を多数のビアを用いることで行っていたが、本発明のごとく３箇所のみで並列接続を行う方法を取れば、ビアの寸法を自由に設定する事が出来るようになり、信頼性の向上等に役立つ。
【図面の簡単な説明】
【図１】本発明の実施例のインダクタ素子の構造を示す立体図である。
【図２】本発明の実施例のインダクタ部とグラウンドシールドの形状を示す平面図である。
【図３】従来のインダクタ素子の構造を示す立体図である。
【図４】従来構造のインダクタ部とグラウンドシールドの形状を示す平面図である。
【図５】インダクタ素子の巻き線の形状の違いによるＱ値の違いを比較したシミュレーション図である。
【図６】インダクタ素子の巻き線の下部の、シリコン基板内における電界強度を示すシミュレーション図である。
【図７】インダクタ素子の巻き線の下部の、シリコン基板内における磁界強度を示すシミュレーション図である。
【図８】グラウンドシールドのシート抵抗に依存した、インダクタ素子のＱ値の変化を示すシミュレーション図である。
【図９】構造の違いによるスパイラルインダクタのＱ値の周波数特性の違いを示すシミュレーション図である。
【符号の説明】
３　　　　　　　　ビア
Ｔ１，Ｔ２　　　　端子
ＩＮ１，ＩＮ２　　入出力端子
５　　　　　　　　アンダーパス
１０　　　　　　　スパイラルインダクタ全体
１１，１２　　　　配線材
２０　　　　　　　シールド
２１　　　　　　　接続部
２２　　　　　　　シールド部
３０　　　　　　　低抵抗半導体基板
４０　　　　　　　背面電極
５０　　　　　　　誘電体

Claims

低抵抗半導体基板上に誘電体層を設け、該誘電体層中に配線材をスパイラル状に敷設することで構成する、インダクタ素子の構造において、
前記低抵抗半導体基板と、
前記低抵抗半導体基板上に設けた誘電体層と、
前記誘電体層中に設けられた、第１層から第ｎ層までの任意の複数の配線材を用いて、該複数の配線材を同一形状で中空形のスパイラル状に敷設して構成した
インダクタと、
前記インダクタと上記低抵抗半導体基板との中間に位置する第（ｎ＋１）層の配線材を用い、該第（ｎ＋１）層の配線材を、上記インダクタが存在する領域と重なった部分にのみ配置し、更に上記インダクタでの電流の流れる方向に対し、角度を付けて切込みを入れた形状となし、上記第（ｎ＋１）層の配線材を電圧が固定となるバイアス電位に接続してなるシールド、を備えることを特徴とするインダクタ素子。
前記シールドを構成する上記第（ｎ＋１）層の配線材として、ポリシリコン層、又は基板の表面部分に形成される拡散層を用いる事を特徴とする、請求項１に記載のインダクタ素子。
前記上記インダクタは、第１層から第ｎ層までの任意の複数の配線材を用いて、該任意の複数の配線材を、互いにビアを用いて第１の端子および第２の端子のみで並列に接続し、該第１の端子および第２の端子より外部回路との接続をなすための、配線材あるいはビアを用いて配線を延長し、上記インダクタの第１と第２の入出力端子としたことを特徴とする、請求項１に記載のインダクタ素子。
低抵抗半導体基板上に請求項１乃至３の何れか一つに記載のインダクタ素子を備えた事を特徴とする、半導体素子。