JP2013516782A - デジタルｃｍｏｓ工程において周波数合成器に用いられるソレノイドインダクタ - Google Patents

デジタルｃｍｏｓ工程において周波数合成器に用いられるソレノイドインダクタ Download PDF

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Abstract

本発明のデジタルＣＭＯＳ工程で周波数合成器に用いられるソレノイドインダクタは、所定の幅を有し、両側が垂直方向に積層され、ソレノイド構造を有する多数の配線金属と、両側に積層された多数の配線金属の相互間を連結する配線金属連結部とを備え、両側に積層された多数の配線金属のうち、所定数の下位層配線金属と、下位層配線金属の相互間を連結する配線金属連結部とがそれぞれ連結され重なる。本発明によると、デジタルＣＭＯＳ工程で４〜５ＧＨｚ以上の周波数帯域で動作する周波数合成器を具現するためにソレノイドインダクタを用いることで、ＲＦ ＣＭＯＳ工程でのみ具現可能な数ＧＨｚ帯域の周波数合成器を具現することができる効果がある。

Description

本発明は、デジタルＣＭＯＳ工程において周波数合成器に用いられるソレノイドインダクタに関するもので、より詳しくは既存のＲＦ工程で用いられる構造である平面スパイラルインダクタ(planar spiral inductor)を用いずに、デジタルＣＭＯＳ工程において４〜５ＧＨｚ帯域以上の高周波用周波数合成器を具現するためのソレノイドインダクタ(solenoid inductor)に関する。
従来の４〜５ＧＨｚ帯域の周波数合成器を設計するためには、必然的にＣＭＯＳ ＲＦ工程を用いなければならない。その理由は、周波数合成器の核心的部品である電圧制御発振器(Voltage controlled oscillator)の主要な素子であるインダクタ(Inductor)を作成するために、数umメートル以上の厚い最上位層金属(thick TOP metal)を必要とするためである。ＲＦ素子の単位回路要素のうち、最も広い面積を占めると同時に、重要な性能を左右する単位回路要素としてインダクタが考えられる。インダクタは他の単位回路要素のうち最も微細化が難しいため、アナログ動作または、インダクタを含まなければならない半導体素子の集積度向上の障害となっている。トランジスタ、抵抗、コンデンサ等の他の単位回路要素は半導体素子の集積度が高くなるにつれて、自然とサイズが小さくなることで、微細化することに大きな困難はないが、インダクタの場合、線幅または線の長さ等、サイズの縮小のみで微細化を具現させることは難しい。たとえば、決められた面積でさらに高いインダクタンスを得ようとすると、インダクタのターン数を増加させる方法がまず考えられる。しかし、高いインダクタンスを得るためのインダクタは、適切な複数の導線の幅、および導線間の距離を確保しなければならず、他の層の複数のパターンも考慮し設計しなければならないため、たやすく高品質のインダクタを具現するのは非常に困難である。
まず、インダクタの性能を表す主要なフェクターとしてインダクタンス(L : inductance)と尖鋭度(Q : quality factor)が考えられる。インダクタンスと尖鋭度の定義は広く知られているため別途説明は省略する。インダクタンスは半導体素子のインダクタにおいて導線の長さとターン数から大きな影響を受けるものと知られている。尖鋭度は低周波帯域においては導線の抵抗から大きな影響を受け、高周波帯域においては基板における信号の損失から大きな影響を受け、また、インダクタの対称模様(symmetric)から影響を受けるものと知られている。したがって、高いインダクタンスを確保するためには、可能な限り広い面積で導線の長さを長くし何度もターンするように具現しなければならず、尖鋭度を確保するためには、抵抗の低い導線と損失の小さい基板では、対称形態で具現しなければならない。また、高いインダクタンスを得るために、互いに異なったり電流が反対方向へ流れないように設計することも重要である。
図１〜図３は、従来技術による半導体素子の多様な模様のインダクタを例示した図面である。
図１を参照すると、従来技術による半導体素子のインダクタ(１０)は、多層からなる四角模様のシングル−ターンインダクタ(１０ : multi layered rectangle single-turn inductor)である。図１に図示されたインダクタ(１０)は、一平面でシングル-ターンする多数の単位インダクタ(１１a,１１ｂ,１１ｃ)からなり、各層を連結させたビア(１３a,１３ｂ)により連結され、最終段は最下層から最上層へ連結されたビア(１３ｃ)を通じてパスライン(１５)と連結された。このインダクタ(１０)は、四角模様のシングル−ターンの単位インダクタを多層として具現するため、インダクタンスを増加させることが可能であるが、ターン数が少ないシングルターンであり対称形状でないため、相互(mutual)インダクタンスによるインダクタンスの抵抗が大きく、また、差動型(differential type)インダクタを具現できない。
図２を参照すると、従来技術による半導体素子の他のインダクタ(２０)は、一つの平面に形成された円形のスパイラル(spiral)型マルチ−ターンインダクタ(２０)であり、ビア(２３a)を通じて他の層に形成されたパスライン(２５a)と連結される。また、パスライン(２５a)は、他のビア(２３ｂ)を通じて同じ層に形成された他のパスライン(２５ｂ)と連結される。図２に図示されたインダクタ(２０)は、マルチ−ターンの構造であるため同一平面ではインダクタンスを高められるが、上下層で互いに異なる方向、または反対方向へ電流が流れるため、インダクタンスの損失が避けられない。また、対称形状でないため、尖鋭度も高められない。
図３を参照すると、従来技術による半導体素子の他のインダクタ(３０)は、平面状で対称形であるマルチ−ターンが具現され、多数の交差部(３７a,３７ｂ,３７ｃ)を有する模様である。図３のインダクタ(３０)は、対称形状であるが多数の交差部があり、十分なインダクタンスを確保しにくい。具体的に、交差部でインダクタンスの損失が起こるだけでなく、単層で形成されるべきでありながら交差部においては立体的に形成されるため、製造工程が複雑である。
従って、デジタルＣＭＯＳ工程(Digital CMOS Process)においては、数umメートルの厚い上位層金属を用いないので、ＲＦ工程で用いられるインダクタを採用することが出来ないため、小さな面積でより高いインダクタンス、および尖鋭度を確保できるインダクタの開発が必要である。
本発明は、上記のような問題点を解決するために創案されたもので、多数の配線金属がビア(via)を通じて連結され、積層された構造を有し、高い尖鋭度(Quality factor: Q>10)を得られるようにしたデジタルＣＭＯＳ工程で周波数合成器に用いられるソレノイドインダクタを提供することを目的としている。
上記目的を達成するための本発明によるデジタルＣＭＯＳ工程で、周波数合成器に用いられるソレノイドインダクタの一側面によると、所定の幅を有し、且つ両側が垂直方向へ積層されたソレノイド構造を有する多数の配線金属と、上記両側へ積層された多数の配線金属の相互間を連結する配線金属連結部とを備え、上記両側へ積層された多数の配線金属のうち所定数の下位層配線金属と上記下位層配線金属の相互間を連結する配線金属連結部がそれぞれ連結されて重なる。
上記目的を達成するための本発明によるデジタルＣＭＯＳ工程で周波数合成器に用いられるソレノイドインダクタの他の側面によると、所定の幅を有し、両側が垂直方向へ積層されたソレノイド構造を有する多数の配線金属と、上記両側へ積層された多数の配線金属の相互間を連結する配線金属連結部とを備え、上記配線金属は両側が垂直方向へ積層された第４配線金属から最上位配線金属、および下位配線金属を含み、上記第４配線金属の下部には第１配線金属ないし第３配線金属が積層された構造の周波数合成器の回路が配置される。
本発明によると、デジタルＣＭＯＳ工程で４-５ＧＨｚ以上の周波数帯域で動作する周波数合成器を具現するためにソレノイドインダクタを用いることで、ＲＦ ＣＭＯＳ工程でのみ具現可能な数ＧＨｚ帯域の周波数合成器を具現することができる。
また、既存の平面スパイラルインダクタのように厚いメタル(thick metal)を具現するための工程費用を追加負担せずにコストを削減することができる。
また、ソレノイドインダクタを垂直に具現することにより、スパイラルインダクタ具現面積の８０％まで減少し、チップを具現するための価格は相対的に低くなる。
また、スパイラルインダクタは、磁束の影響によりインダクタの下部に回路を置くことができないが、ソレノイドインダクタ下に、回路が磁束に水平方向に作用し回路を置くことにより、周波数合成器を具現する面積を最小化することでチップを具現する価格が低くなる。
従来技術による半導体素子の多様な模様のインダクタを例示した図面。 従来技術による半導体素子の多様な模様のインダクタを例示した図面。 従来技術による半導体素子の多様な模様のインダクタを例示した図面。 本発明の一実施例に基づいたソレノイドインダクタの断面図。 図４のソレノイドインダクタの斜視図。 ソレノイドインダクタの抵抗を減少させるためのインダクタの構造を示した図面。 ソレノイドインダクタの抵抗を減少させるためのインダクタの構造を示した図面。 本発明の一実施例に基づいた高周波周波数合成器の回路図。 ソレノイドインダクタの下方に回路を配置した場合の一例を示した図面。 基板の損失を減少させるために、ソレノイドインダクタの下方にポリシリコンパターンを挿入した場合の一例を示した図面。 図１０でのポリシリコンパターンの背面図。
図面を参照しつつ、本発明の好ましい実施例を詳しく説明する。これに先立って、本明細書および、請求範囲に用いられる用語や単語は一般的であり、また、辞典的な意味として限定し解析されてはならず、発明者は自身の発明を最善の方法で説明するために用語の概念を適切に定義してもよいという原則に基づき、本発明の技術的思想に一致する意味と概念として解釈されなければならない。従って、本明細書に記載された実施例と図面に図示された構成は、本発明の最も好ましい一実施例に過ぎないだけで、本発明の技術的思想をすべて代弁するものではないため、本出願時点において、これらを代替できるさまざまな均等物と複数の変形例がありえる事を理解しなければならない。
図４は、本発明の一実施例に基づいたソレノイドインダクタの断面図である。
図４に示されたように、デジタルＣＭＯＳ工程において４〜５ＧＨｚ以上の周波数帯域で動作する周波数合成器を具現するためには、図４のような構造のソレノイドインダクタを製作しなければならない。ソレノイドインダクタは工程で用いられる配線金属を用いて具現される。配線金属は、図４に示すように、第１配線金属〜第７配線金属、および最上位配線金属(５１〜５８)が積層されて構成される。第１配線金属(５１)は配線金属のうち最も薄く、最上位配線金属(５８)は配線金属のうち最も厚い。これ以外の配線金属(５２〜５７)は厚さが一定である。このような配線金属は互いに絶縁層で(図示せず)分離されて、ビア(via)(６１〜６７)により互いに連結されている。
図５は、図４のソレノイドインダクタの斜視図である。
図５に図示されたように、ソレノイドインダクタのインダククタンス(inductance)値は、電流がＰＯＲＴ１から入力されてＰＯＲＴ２へ出力される場合、磁束(magnetic flux)が構造物の内側へ形成されて決定される。すなわち、全体のインダクタンスは一般的に長さ(Ｉ)が断面(Ａ＝ｗ＊ｈ)に比べて長いとき、Ｌ＝４πｘ１０−７＊ｎ＊ｗ＊ｈ／ｐのように成立する。ここで、ｎはソレノイドインダクタの巻いた数に該当される。半導体工程でソレノイドインダクタの高さは調整できず、um高さで固定されているため、インダクタンス値を調整するためには、ソレノイドインダクタの巻いた数(n)と広さ(ｗ)によって調整しなければならない。インダクタの特性は、尖鋭度(quality factor,Q)および、ＳＲＦ(Self Resonance Frequency)で表すことができ、尖鋭度は、Q=wL/Rの式で導くことができる。ＳＲＦは、インダクタの内部寄生コンデンサにより自己発振周波数が存在し、ＳＲＦ以前の周波数領域でインダクタとして使用可能である。ソレノイドインダクタの内部寄生コンデンサが小さく、ＳＲＦは数十ＧＨｚ帯域で、数ＧＨｚ帯域においてソレノイドインダクタとしての使用には問題がない。しかし、尖鋭度値は、ソレノイドインダクタの抵抗値(Ｒ)に依存するようになり、数ＧＨｚでは表皮効果(Skin Effect)によりインダクタの電流が表皮へ流れ出し、抵抗値が大きくなる。表皮効果による表皮の厚さは５ＧＨｚのとき数umで、数um以下のときＣＭＯＳ工程でメタルにすべてが流れるようになる。メタルの厚さが薄くなるほど抵抗が大きくなり、尖鋭度が低くなるため、これを改善するために図６、および図７のように、メタルを２つ以上重ねて抵抗を低くする。
図６、および図７は、ソレノイドインダクタの抵抗を減少させるためのインダクタの構造を示した図面である。
図示されたように、図6で配線金属は、第１配線金属ないし第７配線金属、および最上位配線金属(７１〜７８)で構成され、配線金属(７１〜７８)は互いに絶縁層で(図示せず)分離されて、ビア(via)により互いに連結される。このうち、第１配線金属(７１)と第２配線金属(７２)、および第１配線金属(７１)と第２配線金属(７２)を連結するビア(８１)がそれぞれ連結されて重なる構造を有する。図７では、配線金属は、第１配線金属〜第７配線金属、および最上位配線金属(９１〜９８)で構成され、配線金属(９１〜９８)は互いに絶縁層で(図示せず)分離されており、ビア(via)(１０１〜１０７)によって互いに連結される。このうち、第１配線金属〜第３配線金属(９１〜９３)、および第１配線金属〜第３配線金属(９１〜９３)間を連結させるビア(１０１,１０２)がそれぞれ連結されて重なる構造を有する。図６および図７のような構造を有することで、ソレノイドインダクタの抵抗値を減少させ、尖鋭度(Ｑ)値を高める。このとき、ソレノイドインダクタの高さ(ｈ)が低くなるにつれ、インダクタンス値が小さくなる。これにより、広さ(ｗ)を調整しインダクタンス値を調整する。
図８は、本発明の一実施例に基づいた高周波周波数合成器の回路図である。
図８に図示されたように、本発明の周波数合成器は、ＬＣ−ｔａｎｋと発振回路部で構成される。ＬＣ−ｔａｎｋのインダクタは、本発明で提案するソレノイドインダクタを用いて、コンデンサは、デジタル工程で提供されるＭＯＳ ｃａｐａｃｉｔｏｒまたは、ＭＯＳ ｖａｒａｃｔｏｒを用いる。なお、ＭｉＭ(Metal-insulator-Metal)を追加して用いてもよい。特に、ソレノイドインダクタは、既存のスパイラルインダクタに比べ、磁束(Magnetic flux)の方向が基板(substrate)に水平なため、磁束により渦流(eddy current)発生の影響が小さいため、図９に示したようにソレノイドインダクタ下に回路を配置してもよい。
図９は、ソレノイドインダクタの下方に回路を配置した場合の一例を示した図面である。図９に示されたように、ソレノイドインダクタ(２００)の下方に周波数合成器回路(３００)を配置するためには、ソレノイドインダクタ(２００)の配線金属は、両側が基板に対して垂直方向に積層され、コイルが基板に対し並行方向に巻かれたソレノイド構造の第４配線金属〜第７配線金属、および最上位配線金属(２０４〜２０８)に積層される。配線金属は、互いに絶縁層で(図示せず)分離されて、互いにビア(via)(３０４〜３０７)により連結される。前述したように、このような構造を有するソレノイドインダクタ(２００)は、磁束の方向が基板に水平であるため、ソレノイドインダクタ(２００)の下部には、ビア(via)(３０１〜３０３)により互いに連結された第１配線金属ないし第３配線金属(２０１〜２０３)が積層された構造の周波数合成器回路が配置設計(Layout)される。
図１０は、基板の損失を減少させるために、ソレノイドインダクタの下方にポリシリコンパターンを挿入した場合の一例を示した図面であり、図１１は、図１０でのポリシリコンパターンの背面図である。
図示されたように、ソレノイドインダクタは、図4で前述したように、第１配線金属〜第７配線金属、および最上位配線金属(５１〜５８)が積層されて構成される。第１配線金属(５１)は配線金属のうち最も薄く、最上位配線金属(５８)は配線金属のうち最も厚い。これ以外の配線金属(５２〜５７)は厚さが一定である。このような配線金属は、互いに絶縁層で(図示せず)分離されて、ビア(via)(６１〜６７)により互いに連結される。ソレノイドインダクタの下方には、ソレノイドインダクタで発生した磁束が基板へ漏れることを防止するために、ポリシリコンパターン(４００)をＬ字状に挿入する。このような構造では、基板の損失を減少させることで、尖鋭度の値を増加させられるようにする。
前述した本発明の一実施例では、第１配線金属ないし第７配線金属、および第８配線金属である最上位配線金属が積層された構造のソレノイドインダクタに対してのみ説明したが、最上位配線金属は、工程によって第８配線金属以上に増加してもよい。
上記のように、本発明は、単に限定された実施例と図面によって説明されたが、本発明は、これによって限定されず、本発明が属する技術分野で通常の知識を有する者により本発明の技術思想と下記に記載される特許請求範囲の均等範囲内でさまざまな修正および変形が当然可能である。
５１〜５８：配線金属
６１〜６７：ビア(via)

Claims (6)

  1. デジタルＣＭＯＳ工程で周波数合成器に用いられるソレノイドインダクタであって、
    所定の幅を有し、両側が基板に対して垂直方向に積層され、ソレノイド構造を有する多数の配線金属と、
    上記両側に積層された多数の配線金属の相互間を連結する配線金属連結部とを備え、
    上記両側に積層された多数の配線金属のうち、所定数の下位層配線金属と、上記下位層配線金属の相互間を連結する配線金属連結部とがそれぞれ連結されて重なっている、ソレノイドインダクタ。
  2. 請求項１において、
    上記配線金属は、両側が垂直方向に積層される第１配線金属ないし最上位配線金属、およびその下位配線金属を含むことを特徴とするソレノイドインダクタ。
  3. 請求項２において、
    上記第１配線金属の下部には、基板への磁束の漏れを防止するポリシリコンパターンが形成されたことを特徴とするソレノイドインダクタ。
  4. 請求項１において、
    上記第１配線金属、上記第１配線金属上に積層された第２配線金属、および上記第１配線金属と上記第２配線金属との相互間を連結する配線金属連結部がそれぞれ連結されて重なることを特徴とするソレノイドインダクタ。
  5. 請求項１において、
    上記第１配線金属、上記第１配線金属上に積層された第２配線金属、上記第２配線金属上に積層される第３配線金属、および第１配線金属ないし第３配線金属の相互間を連結する配線金属連結部がそれぞれ連結されて重なることを特徴とするソレノイドインダクタ。
  6. デジタルＣＭＯＳ工程で周波数合成器に用いられるソレノイドインダクタであって、
    所定の幅を有し、両側が基板に対して垂直方向に積層され、ソレノイド構造を有する多数の配線金属と、
    上記両側に積層された多数の配線金属の相互間を連結する配線金属連結部とを備え、
    上記配線金属は、両側が基板に対して垂直方向に巻かれたソレノイド構造の第４配線金属から最上位配線金属、および下位配線金属を含み、
    上記ソレノイド構造を有するソレノイドインダクタの磁束方向は、基板に対して水平となり、
    上記第４配線金属の下部には、第１配線金属ないし第３配線金属が積層された構造の周波数合成器回路が配置される、ソレノイドインダクタ。
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