JP2020507204A - 集積回路においてインダクタおよびパターングランドシールドを実装するための回路および方法 - Google Patents

集積回路においてインダクタおよびパターングランドシールドを実装するための回路および方法 Download PDF

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Abstract

集積回路デバイスが説明される。集積回路デバイスは、基板（２０２）と、複数の金属配線相互接続層（７１０，７１２，７１６）と、複数の金属配線相互接続層のうちの少なくとも１つの金属層において形成されたインダクタ（１０８）と、複数の金属配線相互接続層と基板との間の下部金属層（７０２）とを備え、パターングランドシールド（３０２）は、下部金属層において形成される。集積回路デバイスにおいてインダクタを実装する方法も開示される。

Description

技術分野
本発明は、一般に集積回路デバイスに関し、特に、集積回路においてインダクタおよびパターングランドシールドを実装するための回路および方法に関する。
背景
インダクタは、多くの電子デバイスの重要な要素である。インダクタはまた、集積回路の発振器内等、集積回路において実装され得る。しかし、集積回路の密度が増加し続けるにつれて、ノイズは、集積回路の特定の回路に影響し得る。インダクタは、ノイズによって影響され得る集積回路の１つの要素であり得、集積回路の品質ファクタ、またはＱファクタを改善するためにシールディングを要し得る。
一般に、らせん状インダクタと関連付けられたパターングランドシールド（ＰＧＳ）金属は、基板ノイズのシールディングおよびピックアップを可能とし、並びにらせん状インダクタのＱファクタを高めることを可能とする。理論的に、ＰＧＳが、らせん状インダクタのＨ場に対して透過とされることができ、任意の伝導電流を導くことなくらせん状インダクタのＥ場を電気的に損失の多い基板に侵入するのを阻止することができる場合、らせん状インダクタのＱファクタは、改善されることができる。集積回路産業が７ナノメートル（ｎｍ）以下のトランジスタチャネル長さ寸法に移行するにつれて、一方向金属および金属マスク着色が必要とされ得、このことは、集積回路デバイスにおいてＰＧＳの実装を複雑にする。
従って、集積回路においてインダクタを実装するための回路および方法が望まれる。
概要
集積回路デバイスが説明される。集積回路デバイスは、基板と、複数の金属配線相互接続層と、複数の金属配線相互接続層のうちの少なくとも１つの金属層において形成されたインダクタと、複数の金属配線相互接続層と基板との間の下部金属層とを含む。パターングランドシールドは、下部金属層に形成される。
任意に、パターングランドシールドは、下部金属層と基板との間のコンタクト要素を用いて基板に結合され得る。
任意に、コンタクト要素は、基板上に形成された拡散コンタクト要素を含み得る。
任意に、集積回路デバイスは、パターングランドシールドの上方に延在し、インダクタを取り囲む分離壁をさらに含み得る。
任意に、パターングランドシールドは、Ｍ０層またはＭ１層のいずれかにおいて形成され得る。
任意に、分離壁は、インダクタのための電流帰路を含み得る。
任意に、複数の金属配線相互接続層は、一方向金属層を含み得る。
任意に、下部金属層は、一方向金属層を含み得る。
任意に、インダクタは、二方向金属層を含む複数の金属層において形成され得る。
任意に、集積回路デバイスのトランジスタは、１０ナノメートル以下のゲート幅を有し得、下部金属層は、約２０ナノメートルのトレース幅を有する金属トレースを有し得る。
別の集積回路デバイスは、基板と、複数の金属配線相互接続層と、複数の金属配線相互接続層のうちの少なくとも１つの金属層において形成されたインダクタと、パターングランドシールドの上方に延在し、インダクタを取り囲む分離壁とを備え、パターングランドシールドは、複数の金属配線相互接続層のうちの下部層において形成され、下部層は、一方向金属層であり、下部層の上方の複数の金属配線相互接続層のうちの層のトレースを使用して分離壁に接続される。
任意に、パターングランドシールドは、複数の金属配線相互接続層のうちの層のトレースを用いて基板に結合され得る。
任意に、分離壁は、基板へと延在し得る。
任意に、集積回路デバイスのトランジスタは、１０ナノメートル以下のゲート幅を有し得、下部金属層は、約２０ナノメートルのトレース幅を有する金属トレースを有し得る。
任意に、インダクタは、複数の金属配線層のうちの上部金属層において形成され得る。
集積回路デバイスの実装方法もまた説明される。方法は、複数の金属配線相互接続層を提供することと、複数の金属配線相互接続層のうちの少なくとも１つの金属層においてインダクタを形成することと、複数の金属配線相互接続層と基板との間の下部金属層においてパターングランドシールドを形成することとを備える。
任意に、方法は、パターングランドシールドを下部金属層と基板との間のコンタクト要素を用いて基板に結合することをさらに含み得る。
任意に、方法は、パターングランドシールドの上方に延在し、インダクタを取り囲む分離壁を提供することと、分離壁を用いてインダクタのための電流帰路を提供することをさらに含み得る。
任意に、パターングランドシールドを形成することは、Ｍ０層またはＭ１層のいずれかにおいてパターングランドシールドを形成することを含み得る。
任意に、集積回路デバイスのトランジスタは、１０ナノメートル以下のゲート幅を有し得、下部金属層は、約２０ナノメートルのトレース幅を有する金属トレースを有し得る。
他の特徴は、以下の詳細な説明および特許請求の範囲の考察から認識されるであろう。
インダクタを使用して発振器を実装するための回路のブロック図である。 金属相互接続配線層と基板との間の下部金属層を示す集積回路デバイスの金属層の断面図である。 パターングランドシールドおよび分離壁の上面図である。 下部金属層の上方に実装されたインダクタの第１の金属層を示す平面図である。 下部金属層の上方において実装されたインダクタの第２の金属層を示す平面図である。 下部金属層の上方において実装されたインダクタの第３の金属層を示す平面図である。 ７−７線に沿う金属層を示す第１の断面図である。 ８−８線に沿う金属層を示す第２の断面図である。 ９−９線に沿う金属層を示す第３の断面図である。 金属相互接続配線層においてパターン化されたグランドシールドの実装を示す断面図である。 分離壁３０８の形成を可能とするためのＭ０層上の接続ビアを示す上面図である。 分離壁３０８の金属層Ｍ１のトレースを示す上面図である。 両方のマスク層と関連付けられたトレースを電気的に接続する頂部金属層のトレースを示す上面図である。 下部金属層においてパターン化されたグランドシールドの実装の改善された動作を示す図である。 集積回路においてインダクタを実装する方法を示すフローチャートである。
詳細な説明
本明細書は、新規と考えられる本発明の１つまたは複数の実装形態の特徴を規定する請求項を含むが、回路および方法は、図面と併せた説明の考察からよりよく理解されると考えられる。様々な回路および方法が開示されるが、これらの回路および方法は、様々な形態で具体化することができる本発明の構成の単なる例示であることを理解されたい。したがって、本明細書内に開示される特定の構造上および機能上の詳細は、限定として解釈されるべきではなく、単に請求項の根拠としておよび当業者に本発明の構成を事実上任意の適切な詳細な構造において様々に用いることを教示するための代表的な根拠として解釈されるべきである。さらに、本明細書で使用される用語および語句は、限定することを意図するものではなく、むしろ回路および方法の理解可能な説明を提供することを意図している。
ＰＧＳの実装は、有線および無線通信の両方におけるＬＣタンクのために望ましい。以下に述べるシステムおよび方法は、より高い自己共振周波数（ＳＲＦ）を可能とするＭＥＯＬ（ミドルエンドオブライン）層を使用するＰＧＳを説明する。回路および方法は、高速通信を可能とし、スケール化されたプロセスの一方向メタライゼーションを用いて機能することができる。すなわち、７ｎｍゲート幅へのトランジスタスケーリングはまた、以下に説明するように金属層Ｍ０〜Ｍ４といった相互接続金属のスケーリングをもたらす。リソグラフィ制約のために、必要なスケール化された金属ピッチを実現するため、自己整合二重パターニング（ＳＡＤＰ）またはさらに自己整合四重パターニング（ＳＡＱＰ）が必要とされ得る。パターニング問題のために、設計は、禁じられたピッチまたは非常に限定されたピッチの組を有する好ましい配向または一方向設計にさらされ得る。ＳＡＤＰを用いて実装された７ｎｍトランジスタを有するデバイスでは、一方向金属は、製造中に必要とされ得、このことは、インダクタのためのＰＧＳの設計を複雑化する。回路および方法は、一方向Ｍｘ金属層を利用する７ｎｍおよびサブ７ｎｍトランジスタ技術の要件を満たすことができる。
７ｎｍトランジスタ技術と関連付けられた一方向金属の金属トレースの実装は、らせん状インダクタのＱファクタを改善するために使用されるパターングランドシールドの設計を難しくする。回路および方法は、ＰＧＳを実現するために一方向金属およびマスク着色を使用してらせん状インダクタのＱファクタを改善する。ＰＧＳは、より高いレベルの導電性金属層に接続されるＰＧＳのエッジにおけるＰ＋拡散を利用し得る。 Ｈｉ−Ｋプロセスにおいて従来使用されてきたＭ１層よりも低いＭ０層は、より高い自己共振周波数（ＳＲＦ）および高いＱファクタのらせん状インダクタを達成するために、インダクタに対する低い寄生キャパシタンスを保証するために利用される。ＰＧＳ構造は、分離壁におけるノイズピックアップおよび電気的ノイズシールディングの機能性を維持するだけでなく、電気的に損失の多い基板へのらせん状インダクタのＥ場の侵入を減らし、伝導電流がＰＧＳ金属上を流れるのを阻止し、このことはまた、らせん状インダクタのＱファクタを改善するのに役立つ。らせん状インダクタのためのＰＧＳは、Ｐ＋拡散につながれたらせん状インダクタの下のグランドＭ０スタブと、Ｍ１およびより高いレベルの金属を使用した所定の電流帰路として使用される分離壁とを利用する。
まず図１を参照して、インダクタを使用して発振器１００を実装するための回路のブロック図が示される。発振器は、第１のノード１１２と第２のノード１１４との間の第１のキャパシタ１１０と並列に結合された第１のインダクタ１０８を備える。第１のキャパシタ１１０は、電圧制御されたキャパシタといった可変キャパシタであり、このことは、キャパシタと関連付けられたキャパシタンスを選択するためにキャパシタのプログラム可能な制御を可能とする。インダクタ１０８の第１のノード１１６は、ノード１１２に結合され、インダクタの第２のノード１１８は、ノード１１４に結合され、同時にインダクタの中心タップ１２０は、ここに例としてＶＣＣと示される基準電圧に結合される。キャパシタの第１のノード１２２は、ノード１１２に結合され、同時にキャパシタの第２のノード１２４は、ノード１１４に結合される。以下により詳細に説明するように、第１のノード１１２および第２のノード１１４間で生成された発振信号は、出力として生成されることができる。
第１のトランジスタ１２６および第２のトランジスタ１２８を含む交差結合された第１のトランジスタの対はまた、第１のノード１１２および第２のノード１１４とノード１２９との間に結合される。特に、第１のトランジスタ１２６のドレイン１３０は、ノード１１２に結合され、同時にゲート１３２は、ノード１１４に結合される。第１のトランジスタのソース１３４は、ノード１２９に結合される。第２のトランジスタのドレイン１３６は、ノード１１４に結合され、ゲート１３８は、ノード１１２に結合される。ソース１４０は、ノード１２９に結合される。電流源１４６はまた、ノード１２９に結合される。図１の回路が例として示されているが、発振器を実装するために他の回路が使用されることができるということ、そして以下により詳細に説明するインダクタが発振器以外の回路に実装されることができるということが理解されるべきである。トランジスタ１２６およびトランジスタ１２８、並びに発振器１００を有する集積回路デバイスのその他のトランジスタは、１０ナノメートル（ｎｍ）以下のゲート幅、たとえば７ｎｍのゲート幅等を有するトランジスタを用いて形成されることができるということが留意されるべきである。
今度は図２を参照して、金属相互接続配線層とシリコン基板との間の下部金属層を示す集積回路デバイスの金属層の断面図が示される。より具体的に、たとえばシリコン基板であり得る基板２０２は、さまざまなミドルエンドオブライン（ＭＥＯＬ）およびバックエンドオブライン（ＢＥＯＬ）金属層を提供され、これらを受ける。金属層Ｍ０ ２０４（ＭＥＯＬ層と考えられる）層として指定される第１の金属層は、ここで金属層Ｍ１ ２０６、金属層Ｍ２ ２０８、金属層Ｍ３ ２１０、および金属層Ｍ４ ２１２として示される複数の金属配線相互接続層の下方に提供される。ＢＥＯＬ層である金属層Ｍ１〜Ｍ４は、金属配線相互接続層を備え、集積回路デバイス内の信号を経路指定するためのトレースを提供し、短いまたは長いトレースを使用して任意の距離において集積回路デバイス内の経路指定を可能とする。対照的に、金属層Ｍ０は、ビア２１６およびコンタクト要素２２０を用いる等、基板に対して垂直な接続を可能とするトレース２１４を含む。しかし、Ｍ０層におけるトレースは、一般に高抵抗トレースであり、長い距離に及ぶ配線経路を提供するするのに一般に適さない。金属層Ｍ０は、金属配線相互接続層Ｍ１〜Ｍ４とは異なる材料で作られ得、またはこれらよりも薄くあり得、大きい抵抗がもたらされる。たとえばＰ＋拡散接点であり得る接点２２０は、Ｍ０層のトレース２１４およびビア２１６の下方のシリコン基板のために提供され得、シリコン基板に結合され得る。
Ｍ０層はまた、トランジスタの要素を可能とし得る。 たとえば、金属層Ｍ０のトレース２２２は、ビア２２４によってポリシリコン層２２６およびゲート２２８に結合され得る。 以下により詳細に説明するように、ＰＧＳは、金属層Ｍ０において提供される。下部金属層上方の４つの金属層が例として示されるが、多くの集積回路デバイスにおいて１７個の金属層といったより多くの金属層が実装され得るということが理解されるべきである。金属配線相互接続層のトレースは、異なる寸法を有し得、金属層Ｍ１〜Ｍ４といったより低い金属層は、より小さい寸法を有し得、したがって一方向金属層として実装され得るということにも留意されるべきである。一方向金属層は、実装可能なパターンに関連付けられた制約を有し得る。たとえば、トレースが一方向金属層において１つの方向のみに延在することが可能であるので、一方向金属層において９０度の角度を有するトレースを形成することは可能ではなく、このことは、「Ｌ」または「Ｔ」形状の形成を阻止する。９０度の角度を有することを可能とするトレース金属層は、二方向金属層と考えられることができる。例として、Ｍ０トレース幅およびピッチ（すなわちトレース間の間隔）は、Ｍ２およびＭ３層のためのトレース幅およびピッチと同様であり得る。Ｍ１トレース幅は、金属層Ｍ２およびＭ３よりも幅広であり得、そのピッチは、わずかに大きくあり得る。Ｍ４トレース幅およびそのピッチは、Ｍ１トレースよりもさらに幅広であり得る。Ｍ０，Ｍ２，Ｍ３のトレースのための最小の幅およびピッチは、約２０ｎｍであり得、同時にＭ１トレースは、約２３ｎｍのトレース幅および３４ｎｍのピッチを有し得る。Ｍ４トレースは、約３８ｎｍの幅および約３８ｎｍのピッチを有し得る。
今度は図３を参照して、パターングランドシールド３０２の上面図が示される。特に、パターングランドシールド３０２は、インダクタのコイル部分の形状と一致するように、ここでは八角形にされるように示される。パターングランドシールドは、別個のマスク層を使用して形成され、ここでは別個のトレース３０４およびトレース３０６を形成するように示される。 異なるマスクによって形成される金属トレースの実装は、破線の箱１１によって指定されるパターングランドシールドの拡大部分を示す図１１〜図１３を参照してより詳細に説明される。分離壁３０８のトレースを示す図７〜図１０において示されかつ以下で詳細に説明されるように、分離壁３０８は、グランドパターンシールド３０２から上側に延在する。図４〜図６において示されかつ以下で詳細に説明されるように、分離壁の第２の部分３１０は、変圧器脚部の両側上におよびこれらに隣接して分離壁３１２を備える。
今度は図４〜図６を参照すると、デュアルモード発振器の実装を可能とするインダクタを有する異なる金属層の平面図が示される。変圧器は、外側インダクタＬ１および内側インダクタＬ０を含む。内側インダクタＬ０は、領域を減らすために外側インダクタの内側に配置される。インダクタＬ０は、直列の複数の金属の層を備え、これによりそれは、その大きさがより小さくてもＬ１と同じインダクタンスを有する。反対方向に延在して大きさを大きくする従来の変圧器脚部とは異なり、または一般に対称的ではない同じ側の脚部に対して、従来のＬＣ ＶＣＯ設計のためにより適したレイアウトを作るために、Ｌ１およびＬ０の脚部は、同じ側で終端し、発振器の中心の左右それぞれに対称的に延在するように設計される。
特に、インダクタＬ０に関連付けられた変圧器脚部４０２および変圧器脚部４０４と、接点部分のインダクタＬ１に関連付けられた変圧器脚部４０６および変圧器脚部４０８とは、図４に示されるように、コイル部分に結合される。変圧器脚部４０２は、インダクタＬ０の第１の端子を備え、変圧器脚部４０４は、インダクタＬ０の第２の端子を備える。同様に、変圧器脚部４０６は、インダクタＬ１の第１の端子を備え、変圧器脚部４０８は、インダクタＬ１の第２の端子を備える。以下により詳細に説明するように、変圧器脚部は、集積回路の金属層においてトレースを備え、隣接する金属層間を延在するビアによって複数の金属層において共に結合される。したがって、変圧器脚部は、３つの金属層を通して連続的な構造を形成する。変圧器脚部４０２は、第１のコイル部分４１０に延在し、端４１２に続く。 第２のコイル部分４１６は、第１のコイル部分４１０の内側にあり、第１の端４１８から第２の端４２２に延在する。第１のコイルの部分４２４は、端４２６から変圧器脚部４０４に延在する。
変圧器脚部と同様に、インダクタンスを増加させるためにより大きなコイルを提供するために、異なる金属層において重畳するコイルの部分は、ビアによってコイルの部分の長さに沿って接続される。以下により詳細に説明されるように、図４〜図６のコイル構造を作成するために、開口は、異なるコイルの部分間の接続を可能とするために提供される。ビア部分の位置は、破線において示され、その他の金属層における「交差」が開口を形成することを可能にする位置を示す。たとえば、図４の下部金属の上方のビアは、図５の金属層のトレースへの接続を可能とし、ここで領域４２８および領域４３０に対応するビアの部分は、コイル部分４１０を超えて通過することを可能とする。開口および交差は、図７〜図９を参照してより詳細に説明される。
外側コイル部分はまた、いくつかのコイル部分を備え、ここでコイル部分の上方のビアの領域は、インダクタのその他の要素を超えて通過することを可能とする。特に、インダクタＬ１の外側リングと関連付けられたコイル部分４４０は、端４４２から端４４６に延在し、ここで領域４４８は、図４におけるインダクタの別の要素と交差することを可能とするために、図５の交差要素に結合される。 インダクタＬ１の外側コイルと関連付けられたコイル部分４５０は、端４５４から端４５６に延在する。外側リングと関連付けられたコイル部分４６０はまた、第１の端４６２から第２の端４６６に延在し、同時にコイル部分４７０は、端４７２から端４７６に延在し、ここで領域４７８におけるビアは、図４の金属層の要素を超えて交差することを可能とするために使用される。
タップ部分４８０は、インダクタＬ１の中心タップに結合され、同時にタップ部分４８２は、インダクタＬ０の中心タップに結合される。タップ部分４８２は、第１の端４８４（図５の金属層の要素の下を交差することを可能とするためにビアが使用される領域４８６を有する）から第２の端４８７（図５の金属層の要素の下を交差することを可能とするためにビアが使用される領域４８８を有する）に延在する。すなわち、領域４４８および領域４７４における図４の金属層の上方のビアは、タップ部分４８２上を交差するために図５の金属層において交差要素を可能とする。
図５に示されるインダクタの中間層はまた、インダクタＬ０およびインダクタＬ１の両方の要素を含む。特に、変圧器脚部５０２は、別の要素を超えて交差すること可能とするために図５の金属層の上方のビア層においてビアが使用される領域５１６を有する端５１４に至る第１のコイル部分５１０に延在する。第２のコイル部分５１８は、第１のコイル部分５１０の内側にあり、第１の端５２０（別の要素を超えて交差すること可能とするために図５の金属層の上方のビア層においてビアが使用される領域５２２を有する）から第２の端５２４に延在する。インダクタＬ０のコイル部分５３０は、端５３１から変圧器脚部５０４に延在する。変圧器脚部５０６および変圧器脚部５０８も提供される。領域５３２は、図５の要素を超えて交差すること可能とするためのビアを含む。
外側コイル部分はまた、端５４２（図５においてインダクタの別の要素を超えて交差すること可能とするために交差要素に結合された領域５４４を有する）から端５４６（図５においてインダクタの別の要素を超えて交差すること可能とするために交差要素に結合された領域５４８を有する）に延在するインダクタＬ１の外側リングと関連付けられたコイル部分５４０を含むいくつかのコイル部分を備える。インダクタＬ１の外側コイルと関連付けられたコイル部分５５０は、端５５２（図５においてインダクタの別の要素を超えて交差すること可能とするために交差要素に結合された領域５５４を有する）から端５５６（図５においてインダクタの別の要素を超えて交差すること可能とするために交差要素に結合された領域５５８を有する）に延在する。外側リングと関連付けられたコイル部分５６０はまた、第１の端５６２（図５においてインダクタの別の要素を超えて交差すること可能とするために交差要素に結合された領域５６４を有する）から第２の端５６６（図５においてインダクタの別の要素を超えて交差すること可能とするために交差要素に結合された領域５６８を有する）に延在する。領域５７２を有するタップ部分５７０は、タップＬ１と関連付けられ、同時にタップ部分５７４（図６の交差部分を可能とするビアの領域５７６を有する）およびタップ部分５７８（図６の交差部分を可能とするビアの領域５７９を有する）は、インダクタＬ０のためのタップと関連付けられる。
最後に、頂部層が図６に示され、インダクタＬ０と関連付けられた変圧器脚部６０２および変圧器脚部６０４と変圧器脚部６０６および変圧器脚部６０８とは、ビアによって層５の対応する変圧器脚部５０２および変圧器脚部５０４と層４の対応する変圧器脚部４０２および変圧器脚部４０４とに結合される。内側コイルＬ０と関連付けられた中心コイル部分６１０は、第１の端６１２（領域５２４に対応する領域６１３を有する）から第２の端６１４（領域６１５を有し、この下方において内側コイルＬ０の部分に結合するためにビアが使用される）に延在する。中心タップ領域６１６（領域６１７を有し、この下方において内側コイルＬ０のためのタップ部分５７８に結合するためにビア５７９が使用される）は、中心コイル部分６１０の中心において示される。外側コイルＬ１は、端６２２から中心タップ領域６２６（領域６２８を有し、この下方において外側コイルＬ１のためのタップ５７０に結合するためにビアが使用される）を通って変圧器脚部６０６へと延在する部分６２０を含む。外側コイルＬ１はまた、端６３２から変圧器脚部６０８に延在する部分６３０を含む。図６のタップ要素６４０は、内側コイルＬ０のためのその他のタップに結合され、ここで領域６４４の下方の端６４２におけるビアは、内側コイルＬ０のためのその他のタップ要素に結合される。インダクタＬ０およびＬ１の各々は、複数の周を有して示されているが、それらは、単一の周を有することができるということが理解されるべきである。さらに、インダクタのコイルは、八角形の形状を有して示されているが、それらは、四角形、六角形、円形等のその他の形状を有することができる。
今度は図７〜図１０を参照して、断面図は、分離壁３０８の構成と、異なる金属層において特定の位置にある要素が、ビアに接続されず、したがって要素の上下の金属層における金属要素の上下のくぼみをそれぞれ通過する方法を示す。基板２０２は、金属層Ｍ０のパターングランドシールド３０２に、たとえば拡散コンタクト要素であり得るコンタクト要素７０４によって結合される。壁３０８は、Ｍ０金属層である金属層７０２において実装されたパターングランドシールド３０２から、ビア７０８に結合された金属層Ｍ１ ７０６およびインダクタ１０８を形成するために使用される金属層間のその他の金属層を含む、交互のビアと金属層とを使用して上側に延在する。例として、図７の集積回路デバイスにおいて１７個の金属層が使用され、金属層Ｍ１５〜Ｍ１７は、インダクタ１０８および壁３０８を形成するために使用される。図７に示されるように、壁３０８は、ビア層７１４のビアによって金属層７１２に結合された金属層７１０を使用して形成される。金属層７１６はまた、バイアル層７１８のビアによって金属層７１２に結合される。
７−７線に沿う図７の断面図はまた、３つの金属層（図４〜６における連続的な金属層に対応する金属層７１０，７１２，７１６を含む）において要素が、要素の上下のビアに接続されず、したがって開口を通過する方法を示す。 たとえば、ビアは、タップ部分４８２を通過することを可能とするために金属層７１０の部分に結合されない。さらに、次の金属層７１２において、コイル部分５３０およびコイル部分５５０の部分は、コイル部分が通過できるくぼみを作成するためにビアに接続されない。たとえば、コイル部分５５０の部分は、ビアに接続されず、したがってコイル部分６２０の部分の下を通過可能である。最後に、コイル部分６２０の部分は、中心タップ領域６１６をタップ要素６４０に接続する図６の金属層７１６の上方の金属層におけるトレースの下を通過する。
くぼみを通って延在する内側コイルの要素は、８−８線に沿う図８において例として示される。たとえば、コイル部分４１０の部分は、ビアに接続されず、コイル部分５３０の部分の下方に延在する。同様に、コイル部分５３０の部分は、中心コイル部分６１０の下方に延在する。図７および図８の断面は、例として提供され、コイルの部分が電気的接点を作成することなく別のコイルを通って延在することを可能とするためにくぼみおよび交差要素が作成される方法を示す。図９に示されるように、第３の断面図は、側壁の壁３０８を含む変圧器脚部を通る９−９線に沿う金属層を示す。
今度は図１０を参照して、断面図は、Ｍ０金属層よりもむしろ金属相互接続配線層におけるパターングランドシールドの実装を示す。 図１０に示されるように、金属層Ｍ０においてパターングランドシールドを実装するよりもむしろ、パターングランドシールドは、金属層Ｍ１において実装される。７ｎｍ以下の寸法を有するトレースを有する集積回路デバイスにおいて一方向金属トレースが実装されるときに、「Ｔ」または「Ｌ」パターンを形成するために直角トレースによる接続といったすべての必要な接続を作ることは可能ではない。金属層Ｍ１が金属層Ｍ０の上方の一方向金属層であるので、パターングランドシールドは、図１０に示されるような金属層Ｍ２ １００４といった別の金属層を使用して壁３０８に結合される。より具体的に、パターングランドシールド１００８は、ビア１０１０およびビア１０１２を用いて金属層Ｍ２の対応するトレース１０１４およびトレース１０１６に結合され、その各々は、分離壁３０８に結合される。ビア層１００２は、示されるようにトレース１０１４およびトレース１０１６と壁３０８との基板７０２への結合を可能とする。
今度は図１１〜図１３を参照して、上面図は、分離壁３０８を形成すること可能とするために異なる金属層と関連付けられたトレースおよびビアを示す。図１１に示されるように、異なるマスク層１１０４およびマスク層１１０６によって形成される金属層Ｍ０の金属トレース上のビア１１０２は、トレースを金属層Ｍ１へと結合することを可能とする。トレースの狭い寸法のせいで、白またはハッシュされた影で示される交互トレースを生成するために２つの別個のマスク層が使用されなければならない。図１２に示されるように、トレース１２０２およびトレース１２０４は、各々のマスク層に対して、マスク層のトレースの結合を可能とする。上記の例において金属層Ｍ１７である頂部金属層は、図１３に示されるようにトレース１３０２およびトレース１３０４を使用して２つのマスク層の金属層を一緒に結合することを可能とする。
今度は図１４を参照して、図面は、下部金属層においてパターン化されたグランドシールドを実装することを含む改善された動作を示す。実線によって示されるように金属層Ｍ０においてＰＧＳを実装することによって、インダクタによって提供されるインダクタンスは、典型的な周波数の使用範囲においてより線形であり、より広い周波数の使用範囲を提供する。インダクタコイルがより高い金属において実装されるので、コイルからＭ０への距離は、最大である。それゆえ、インダクタは、より低い寄生キャパシタンスを有し、より大きな動作範囲を可能とする。Ｍ１またはより高いものがＰＳＧのために使用される場合、寄生はより高く、したがってＳＲＦを減らす。より高いＳＲＦは、ラインレートの増加をサポートするために重要であり、このことは、回路がより高い周波数で動作することを要することを意味し、オンチップインダクタの寄生キャパシタンスによって限定されることができる。Ｍ０層においてＰＧＳを有するインダクタ構成のためのＳＲＦは、７ｎｍトランジスタを有するデバイスに対しＭ１層においてＰＧＳを有するインダクタよりも８〜１０％より高い。例として、インダクタのためのＳＲＦが従来のデバイスのインダクタ構成に対し３６ギガヘルツ（ＧＨｚ）であったとした場合、それは、Ｍ０層においてＰＧＳを有するインダクタ構成に対して約３９．６ＧＨｚである。
今度は図１５を参照して、フローチャートは、集積回路においてインダクタを実装する方法を示す。特に、複数の金属配線相互接続層は、ブロック１５０２において提供される。 金属配線層は、金属層Ｍ０の上方の金属層のうちの任意のものであることができる。複数の金属配線相互接続層のうちの少なくとも１つの金属層におけるインダクタは、ブロック１５０４において形成される。上述のように図４〜図６を参照してインダクタまたはいくつかのその他の適したインダクタは、実装されることができる。複数の金属配線相互接続層と基板との間の下部金属層におけるパターングランドシールドは、ブロック１５０６において形成される。グランドパターンシールドは、たとえばＭ０金属層において形成されることができる。パターングランドシールドは、ブロック１５０８において下部金属層と基板との間のコンタクト要素を用いて基板に結合される。
パターングランドシールドの上方に延在し、インダクタを取り囲み、インダクタのための変圧器脚部に沿って延在する分離壁は、ブロック１５１０において提供される。分離壁の１つまたは複数の開口を通って延在するインダクタのための変圧器脚部は、ブロック１５１２において提供される。インダクタのための電流帰路は、ブロック１５１４において分離壁を用いて提供される。図１５の方法のさまざまな要素は、上述のように図１〜図１４の回路の任意の要素を使用して、またはいくつかのその他の適した回路を使用して実装され得る。
方法の特定の要素が説明されるが、方法の追加の要素、または要素に関連する追加の詳細は、図１〜図１４の開示にしたがって実装され得ることが理解されるべきである。
したがって、デュアルエッジクロッキングを実装する集積回路においてデュアルモード発振器を実施するための新しい回路および方法が説明されたことを理解することができる。当業者は、開示された発明を組み込んだ多数の代替物および均等物が存在すると理解されることを理解するであろう。結果として、本発明は、前述の実施形態によって限定されるべきではなく、添付の特許請求の範囲によってのみ限定されるべきである。

Claims (15)

  1. 集積回路デバイスであって、
    基板と、
    複数の金属配線相互接続層と、
    前記複数の金属配線相互接続層のうちの少なくとも１つの金属層において形成されたインダクタと、
    前記複数の金属配線相互接続層と前記基板との間の下部金属層を備え、
    パターングランドシールドは、前記下部金属層に形成される、集積回路デバイス。
  2. 前記パターングランドシールドは、前記下部金属層と前記基板との間のコンタクト要素を用いて前記基板に結合される、請求項１に記載の集積回路デバイス。
  3. 前記コンタクト要素は、前記基板上に形成された拡散コンタクト要素を備える、請求項２に記載の集積回路デバイス。
  4. 前記パターングランドシールドの上方に延在し、前記インダクタを取り囲む分離壁をさらに備える、請求項１〜請求項３のいずれか１項に記載の集積回路デバイス。
  5. 前記パターングランドシールドは、Ｍ０層またはＭ１層のいずれかにおいて形成される、請求項１〜請求項４のいずれか１項に記載の集積回路デバイス。
  6. 前記分離壁は、前記インダクタのための電流帰路を備える、請求項４に記載の集積回路デバイス。
  7. 前記複数の金属配線相互接続層は、一方向金属層を備え、前記下部金属層は、一方向金属層を備える、請求項１〜請求項６のいずれか１項に記載の集積回路デバイス。
  8. 前記インダクタは、二方向金属層を備える複数の金属層において形成される、請求項１〜請求項７のいずれか１項に記載の集積回路デバイス。
  9. 集積回路デバイスであって、
    基板と、
    複数の金属配線相互接続層と、
    前記複数の金属配線相互接続層のうちの少なくとも１つの金属層において形成されたインダクタと、
    パターングランドシールドの上方に延在し、前記インダクタを取り囲む分離壁とを備え、
    前記パターングランドシールドは、前記複数の金属配線相互接続層のうちの下部層において形成され、前記下部層は、一方向金属層であり、前記下部層の上方の前記複数の金属配線相互接続層のうちの層のトレースを使用して前記分離壁に接続される、集積回路デバイス。
  10. 前記パターングランドシールドは、前記複数の金属配線相互接続層のうちの前記層の前記トレースを用いて前記基板に結合される、請求項９に記載の集積回路デバイス。
  11. 前記分離壁は、前記基板へと延在する、請求項１０に記載の集積回路デバイス。
  12. 前記インダクタは、前記複数の金属配線層のうちの上部金属層において形成される、請求項９〜請求項１１のいずれか１項に記載の集積回路デバイス。
  13. 集積回路デバイスの実装方法であって、
    複数の金属配線相互接続層を提供することと、
    前記複数の金属配線相互接続層のうちの少なくとも１つの金属層でインダクタを形成することと、
    前記複数の金属配線相互接続層と基板との間の下部金属層においてパターングランドシールドを形成することとを備える、方法。
  14. 前記パターングランドシールドを前記基板に前記下部金属層と前記基板との間のコンタクト要素を用いて結合することをさらに備える、請求項１３に記載の方法。
  15. 前記パターングランドシールドの上方に延在し、前記インダクタを取り囲む分離壁を提供することと、前記分離壁を用いて前記インダクタのための電流帰路を提供することとをさらに備える、請求項１３または請求項１４に記載の方法。
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