CN110291629A - 在集成电路中实施电感器和图案接地屏蔽的电路和方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 30
- 239000002184 metal Substances 0.000 claims abstract description 207
- 229910052751 metal Inorganic materials 0.000 claims abstract description 207
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 238000009792 diffusion process Methods 0.000 claims description 6
- 230000002457 bidirectional effect Effects 0.000 claims description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 3
- 239000010931 gold Substances 0.000 claims description 3
- 229910052737 gold Inorganic materials 0.000 claims description 3
- 238000001465 metallisation Methods 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000005611 electricity Effects 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000004040 coloring Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 230000009466 transformation Effects 0.000 description 2
- 238000000101 transmission high energy electron diffraction Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000000844 transformation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5225—Shielding layers formed together with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/645—Inductive arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/10—Inductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
- H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
- H03B5/1206—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device using multiple transistors for amplification
- H03B5/1212—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device using multiple transistors for amplification the amplifier comprising a pair of transistors, wherein an output terminal of each being connected to an input terminal of the other, e.g. a cross coupled pair
- H03B5/1215—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device using multiple transistors for amplification the amplifier comprising a pair of transistors, wherein an output terminal of each being connected to an input terminal of the other, e.g. a cross coupled pair the current source or degeneration circuit being in common to both transistors of the pair, e.g. a cross-coupled long-tailed pair
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B2201/00—Aspects of oscillators relating to varying the frequency of the oscillations
- H03B2201/02—Varying the frequency of the oscillations by electronic means
- H03B2201/0208—Varying the frequency of the oscillations by electronic means the means being an element with a variable capacitance, e.g. capacitance diode
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Manufacturing Cores, Coils, And Magnets (AREA)
- Coils Or Transformers For Communication (AREA)
Abstract
描述了一种集成电路设备。所述集成电路设备包括衬底(202)；多个金属布线互连层(710、712、716)；电感器(108)，所述电感器形成于所述多个金属布线互连层中的至少一个金属层中；以及底部金属层(702)，所述底部金属层在所述多个金属布线互连层与所述衬底之间；其中，图案接地屏蔽(302)形成于所述底部金属层中。还公开了一种在集成电路设备中实施电感器的方法。
Description
技术领域
本发明大体上涉及集成电路设备，且具体涉及在集成电路中实施电感器和图案接地屏蔽的电路和方法。
背景技术
电感器是许多电子设备的重要元件。电感器还可实施于集成电路中，诸如实施于集成电路的振荡器内。然而，随着集成电路的密度继续增大，噪声可能影响集成电路中的某些电路。电感器可为可受噪声影响的集成电路中的一个元件，且需要屏蔽以改善集成电路的质量因数或者Q因数。
大体上，与螺旋电感相关联的图案接地屏蔽(PGS)金属使得能够屏蔽和拾取衬底噪声以及增强螺旋电感的Q因数。理论上，如果PGS可对螺旋电感的H场透明且阻止螺旋电感的E场穿透至电损耗衬底中而不引入任何传导电流，那么可改善螺旋电感的Q因数。随着集成电路行业向7纳米(nm)晶体管通道长度尺寸和以下迈进，可能需要单向金属和金属掩膜着色，使PGS在集成电路设备中的实施复杂。
因此，需要在集成电路中实施电感器的电路和方法。
发明内容
描述了一种集成电路设备。该集成电路设备包括衬底；多个金属布线互连层；电感器，该电感器形成于多个金属布线互连层中的至少一个金属层中；以及底部金属层，该底部金属层在多个金属布线互连层与衬底之间。图案接地屏蔽形成于底部金属层中。
可选地，图案接地屏蔽可经过底部金属层与衬底之间的接触元件耦合至该衬底。
可选地，接触元件可包括形成于衬底上的扩散接触元件。
可选地，集成电路设备可进一步包括隔离壁，该隔离壁在图案接地屏蔽上方延伸且包围电感器。
可选地，图案接地屏蔽可形成于M0层或者M1层中。
可选地，隔离壁可包括电感器的电流返回路径。
可选地，多个金属布线互连层可包括单向金属层。
可选地，底部金属层可包括单向金属层。
可选地，电感器可形成于包括双向金属层的多个金属层中。
可选地，集成电路设备的晶体管可具有小于10纳米的栅极宽度，且底部金属层可具有金属迹线，这些金属迹线具有大约20纳米的迹线宽度。
另一集成电路设备包括衬底；多个金属布线互连层；电感器，该电感器形成于多个金属布线互连层中的至少一个金属层中；以及隔离壁，该隔离壁在图案接地屏蔽上方延伸且包围电感器；其中，该图案接地屏蔽形成于多个金属布线互连层的底部层中，且底部层是单向金属层且使用多个金属布线互连层中的在底部层上方的一层的迹线连接至隔离壁。
可选地，图案接地屏蔽可经过多个金属布线互连层的该层的迹线耦合至衬底。
可选地，隔离壁可延伸至衬底。
可选地，集成电路设备的晶体管可具有小于10纳米的栅极宽度，且底部金属层可具有金属迹线，这些金属迹线具有大约20纳米的迹线宽度。
可选地，电感器可形成于多个金属布线层中的上金属层中。
还描述了一种实施集成电路设备的方法。该方法包括：提供多个金属布线互连层；在该多个金属布线互连层中的至少一个金属层中形成电感器；以及在多个金属布线互连层与衬底之间的底部金属层中形成图案接地屏蔽。
可选地，方法可进一步包括将图案接地屏蔽经过底部金属层与衬底之间的接触元件耦合至该衬底。
可选地，方法可进一步包括：提供隔离壁，该隔离壁在图案接地屏蔽上方延伸且包围电感器；以及经过隔离壁提供该电感器的电流返回路径。
可选地，形成图案接地屏蔽可包括在M0层或者M1层中形成图案接地屏蔽。
可选地，集成电路设备的晶体管可具有小于10纳米的栅极宽度，且底部金属层可具有金属迹线，这些金属迹线具有大约20纳米的迹线宽度。
考虑以下的详细描述和权利要求，将认识到其它特征。
附图说明
图1是使用电感器实施振荡器的电路的框图；
图2是示出了金属互连布线层与衬底之间的底部金属层的集成电路设备的金属层的横截面图；
图3是图案接地屏蔽和隔离壁的俯视平面图；
图4是示出了在底部金属层上方实施的电感器的第一金属层的平面图；
图5是示出了在底部金属层上方实施的电感器的第二金属层的平面图；
图6是示出了在底部金属层上方实施的电感器的第三金属层的平面图；
图7是示出了在线7-7处截取的金属层的第一横截面图；
图8是示出了在线8-8处截取的金属层的第二横截面图；
图9是示出了在线9-9处截取的金属层的第三横截面图；
图10是示出了图案化接地屏蔽在金属互连布线层中的实施方式的横截面图；
图11是示出了用以使得能够形成隔离壁308的M0层上的连接过孔的俯视平面图；
图12是示出了隔离壁308的金属层M1的迹线的俯视平面图；
图13是示出了电连接与两个掩膜层相关联的迹线的顶部金属层的迹线的俯视平面图；
图14是示出了在底部金属层中实施图案化接地屏蔽的改良操作的图；以及
图15是示出了在集成电路中实施电感器的方法的流程图。
具体实施方式
尽管说明书包括限定出视为新颖的本发明的一个或多个实施方式的特征的权利要求，但据信，结合图式考虑描述将更好地理解电路和方法。尽管公开了各种电路和方法，但应当理解的是，电路和方法仅为可以各种形式体现的本发明性布置的示例。因此，本说明书内所公开的特定结构和功能细节将不解释为限制性的，而仅解释为权利要求的基础且解释为教导本领域的技术人员在几乎任何适当的详细结构中不同地采用本发明性布置的代表性基础。另外，本文中所使用的术语和词组不意欲为限制性的，而是提供电路和方法的可理解描述。
在有线通信中的LC槽和无线通信中的LC槽中都需要实施PGS。下文所阐述的系统和方法描述了允许更高自振频率(SRF)的使用MEOL(中段处理)层的PGS。这些电路和方法使得能够进行高速通信，且可与缩放工艺的单向金属化一起工作。即，缩放到7nm栅极宽度的晶体管还导致如下文所描述的诸如金属层M0-M4的互连金属的缩放。由于光刻限制，可能需要自对准双重图案化(SADP)或者甚至自对准四重图案化(SAQP)来实现所需的缩放金属节距。由于图案化挑战，设计可受禁止的节距或者优选定向或者具有极有限的节距组的单向设计影响。在具有用SADP实施的7nm晶体管的设备中，在制造期间可能需要单向金属，这使电感器的PGS的设计复杂。这些电路和方法可满足利用单向Mx金属层的7nm和亚7nm晶体管技术的需求。
与7nm晶体管技术相关联且为单向金属的金属迹线的实施使所使用的用以改善螺旋电感的Q因数的图案接地屏蔽的设计具有挑战性。这些电路和方法使用单向金属和掩膜着色实现PGS，以改善螺旋电感的Q因数。PGS可在与更高层级导电金属层连接在一起的PGS的边缘处利用P+扩散。利用比传统上在Hi-K工艺中使用的M1层低的M0层，以确保电感器的低寄生电容来实现更高自振频率(SRF)和高Q因数螺旋电感。PGS结构不仅维持在隔离壁处的噪声拾取和电气噪声屏蔽的功能，而且该结构还减少螺旋电感的E场穿透至电损耗衬底中且防止传导电流在PGS金属上流动，这将帮助改善螺旋电感的Q因数。螺旋电感的PGS利用在结合至P+扩散的螺旋电感下方的接地M0残桩，以及用作预定义电流返回路径的使用M1和更高层级金属的隔离壁。
首先转向图1，示出了使用电感器实施振荡器100的电路的框图。振荡器包括在第一节点112与第二节点114之间与第一电容器110并联耦合的第一电感器108。第一电容器110是可变电容器，诸如压控电容器，其使得能够对电容器进行可编程控制以选择与电容器相关联的电容。电感器108的第一节点116耦合至节点112，且电感器的第二节点118耦合至节点114，而电感器的中心抽头120耦合至参考电压，该参考电压在此处示例性地示出为VCC。电容器的第一节点122耦合至节点112，而电容器的第二节点124耦合至节点114。如下文将更详细地描述，跨第一节点112和第二节点114所生成的震荡信号可生成为输出。
第一对交叉耦合晶体管，包括第一晶体管126和第二晶体管128，也在第一节点112和第二节点114与节点129之间耦合。具体地，第一晶体管126的漏极130耦合至节点112，而栅极132耦合至节点114。第一晶体管的源极134耦合至节点129。第二晶体管的漏极136耦合至节点114，且栅极138耦合至节点112。源极140耦合至节点129。电流源146也耦合至节点129。尽管示例性地示出了图1的电路，但应理解的是，其它电路可用于实施振荡器，且下文更详细描述的电感器可实施于除振荡器外的电路中。应注意的是，晶体管126和128以及具有振荡器100的集成电路设备的其它晶体管可形成有具有小于10纳米(nm)的栅极宽度(诸如例如7nm的栅极宽度)的晶体管。
现转向图2，示出了集成电路设备的金属层的横截面图，该横截面图示出了金属互连布线层与硅衬底之间的底部金属层。更具体地，提供了例如可为硅衬底的衬底202，且该衬底容纳各种中段处理(MEOL)和后段处理(BEOL)金属层。指定为金属层M0 204(认为是MEOL层)层的第一金属层设置在多个金属布线互连层下方，该多个金属布线互连层在此处示出为金属层M1 206、金属层M2 208、金属层M3 210和金属层M4 212。作为BEOL层的金属层M1-M4包括金属布线互连层，且提供用于在集成电路设备内路由信号的迹线，且使得能够使用短或者长迹线在集成电路设备内以任何距离进行布线。相反，金属层M0包括使得能够诸如经过过孔216和接触元件220垂直连接至衬底的迹线214。然而，M0层中的迹线大体上是高电阻迹线且通常不适用于提供覆盖长距离的布线路径。金属层M0可与金属布线互连层M1-M4由不同材料制成或者可比金属布线互连层M1-M4薄，从而产生更大电阻。例如可为P+扩散接触的接触220也可设置到M0层的迹线214和过孔216下方的硅衬底且耦合至硅衬底。
M0层还可使能晶体管的元件。例如，金属层M0的迹线222可通过过孔224耦合至多晶硅层226和栅极228。如下文将更详细描述，PGS设置在金属层M0中。尽管经过示例示出了底部金属层上方的四个金属层，但应理解的是，在许多集成电路设备中可实施更多个金属层，诸如17个金属层。还应注意的是，金属布线互连层的迹线可具有不同尺寸，其中，较低金属层(诸如金属层M1-M4)可具有较小尺寸，且因此可实施为单向金属层。单向金属层可具有涉及可实施的图案的限制。例如，因为单向金属层中的迹线仅可在一个方向上延伸，所以在单向金属层中可能无法形成具有90度角的迹线，这将防止形成“L”或者“T”形。使得迹线能够具有90度角的金属层可视为双向金属层。以示例的方式，M0迹线宽度和节距(即，迹线之间的间隔)可类似于M2和M3层的迹线宽度和节距。与金属层M2和M3的相比，M1迹线宽度可更宽且其节距可略微更大。与M1迹线的相比，M4迹线宽度和其节距可甚至更宽。M0、M2和M3的迹线的最小宽度和节距可为大约20nm，而M1迹线可具有34nm的迹线宽度和大约23nm的节距。M4迹线可具有大约38nm的宽度和大约38nm的节距。
现转向图3，示出了图案接地屏蔽302的俯视平面图。具体地，此处示出了形状为八边形以匹配电感器的线圈部分的形状的图案接地屏蔽302。图案接地屏蔽使用单独掩膜层形成，此处示出形成单独迹线304和306。由不同掩膜形成的金属迹线的实施将参照图11-图13更详细地描述，其示出了由虚线框11指定的图案接地屏蔽的放大部分。隔离壁308从接地图案屏蔽302向上延伸，如下文图7-图10中将详细示出和描述，这些图示出了隔离壁308的迹线。隔离壁的第二部分310包括在每一侧上且与变压器芯柱相邻的隔离壁312，这些变压器芯柱将参照图4-图6示出和描述。
现转向图4-图6，具有使得能够实施双模式振荡器的电感器的不同金属层的平面图。变压器由外电感器L1和内电感器L0组成。内电感器L0放置在外电感器内部以减小面积。电感器L0由多层金属串联组成，以使得该电感器即使以其较小的尺寸也具有与L1相同的电感。不同于常规变压器芯柱(这些常规变压器芯柱在相对的方向上延伸，导致尺寸变大，或者总体上不对称的在同一侧上的芯柱)，L1和L0的芯柱在同一侧上终止且对称地设计以分别延伸到振荡器的中心的右侧和左侧，以使布局更适合常规LC VCO设计。
具体地，如图4中所示出，接触部分的与电感器L0相关联的变压器芯柱402和404以及与电感器L1相关联的变压器芯柱406和408耦合至线圈部分。变压器芯柱402包括电感器L0的第一端子，且变压器芯柱404包括电感器L0的第二端子。类似地，变压器芯柱406包括电感器L1的第一端子，且变压器芯柱408包括电感器L1的第二端子。如下文将更详细描述，变压器芯柱包括集成电路的金属层中的迹线，且在多个金属层中通过在相邻金属层之间延伸的过孔耦合在一起。因此，变压器芯柱形成穿过三个金属层的连续结构。变压器芯柱402延伸到第一线圈部分410，通往末端412。第二线圈部分416在第一线圈部分410内部，且从第一末端418延伸到第二末端422。第一线圈的部分424从末端426延伸到变压器芯柱404。
与变压器芯柱一样，不同金属层中的线圈的重叠部分通过沿线圈的部分的长度的过孔连接以提供更大线圈来增大电感。如下文将进一步详细描述，提供开口以使得能够在线圈的不同部分之间进行连接以产生图4-图6的线圈结构。过孔部分的位置以虚线示出，以指示其它金属层中的“交叉”能够产生开口的位置。例如，图4的底部金属上方的过孔能够连接到图5的金属层的迹线，其中，对应于区域428和430的过孔的部分能够穿过线圈部分410。将参照图7-图9更详细地描述开口和交叉。
外线圈部分还包括大量线圈部分，其中，线圈部分上方的过孔的区域允许在电感器的其它元件上方穿过。具体地，与电感器L1的外环相关联的线圈部分440从末端442延伸到末端446，其中，区域448耦合至图5的交叉元件，以允许跨过图4的电感器的另一元件。与电感器L1的外线圈相关联的线圈部分450从末端454延伸到末端456。也与外环相关联的线圈部分460从第一末端462延伸到第二末端466，而线圈部分470从末端472延伸到末端476，其中，区域478中的过孔用于允许跨过图4的金属层的元件。
抽头部分480耦合至电感器L1的中心抽头，而抽头部分482耦合至电感器L0的中心抽头。抽头部分482从第一末端484(具有区域486，其中，过孔用于允许在图5的金属层的元件下方穿过)延伸到第二末端487(具有区域488，其中，过孔用于允许在图5的金属层的元件下方穿过)。即，在区域448和474中的图4的金属层上方的过孔使得图5的金属层中的交叉元件能够跨过抽头部分482。
图5中所示出的电感器的中间层还包括电感器L0和L1两者的元件。具体地，变压器芯柱502延伸到第一线圈部分510，通往具有区域516的末端514，在区域526中，图5的金属层上方的过孔层中的过孔用于允许跨过另一元件。第二线圈部分518在第一线圈部分510内部，且从第一末端520(具有区域522，其中，图5的金属层上方的过孔层中的过孔用于允许跨过另一元件)延伸到第二末端524。电感器L0的线圈部分530从末端531延伸到变压器芯柱504。还提供了变压器芯柱506和508。区域532包括用以允许跨过图5的元件的过孔。
外线圈部分还包括大量线圈部分，包括与电感器L1的外环相关联的从末端542(具有耦合至交叉元件以允许跨过图5中的电感器的另一元件的区域544)延伸到末端546(具有耦合至交叉元件以允许跨过图5中的电感器的另一元件的区域548)的线圈部分542。与电感器L1的外线圈相关联的线圈部分550从末端552(具有耦合至交叉元件以允许跨过图5中的电感器的另一元件的区域554)延伸到末端556(具有耦合至交叉元件以允许跨过图5中的电感器的另一元件的区域558)。也与外环相关联的线圈部分560从第一末端562(具有耦合至交叉元件以允许跨过图5中的电感器的另一元件的区域564)延伸到第二末端566(具有耦合至交叉元件以允许跨过图5中的电感器的另一元件的区域568)。具有区域572的抽头部分570与抽头L1相关联，而抽头部分574(具有实现图6的交叉部分的过孔的区域576)和抽头部分578(具有实现图6的交叉部分的过孔的区域579)与电感器L0的抽头相关联。
最后，在图6中示出了顶层，与电感器L0相关联的变压器芯柱602和604以及变压器芯柱606和608通过过孔耦合至层5的对应变压器芯柱502和504以及层4的对应变压器芯柱402和404。与内线圈L0相关联的中心线圈部分610从第一末端612(具有对应于区域524的区域613)延伸到第二末端614(具有区域615，在该区域下方，过孔用于耦合至内线圈L0的部分)。在中心线圈部分610的中心中示出了中心抽头区域616(具有区域617，在该区域下方，过孔579用于耦合至内线圈L0的抽头部分578)。外线圈L1包括从末端622经由中心抽头区域626(具有区域628，在该区域下方，过孔用于耦合至外线圈L1的抽头570)延伸到变压器芯柱606的部分620。外线圈L1还包括从末端632延伸到变压器芯柱608的部分630。图6的抽头元件640耦合至内线圈L0的其它抽头，其中区域644下的末端642处的过孔耦合至内线圈L0的其它抽头元件。尽管示出了具有多个匝的电感器L0和L1中的每一个，但应理解的是，这些电感器可具有单个匝。另外，尽管示出了具有八边形形状的电感器的线圈，但这些线圈可具有其它形状，诸如正方形、六边形、圆形等。
现转向图7-图10，横截面图示出了隔离壁308的布置和不同金属层中的某些位置处的元件如何不连接到过孔，因此分别穿过这些元件下方和上方的金属层中的金属元件上方和下方的凹口。衬底202通过接触元件704耦合至金属层M0的图案接地屏蔽302，该接触元件可为例如扩散接触元件。壁308使用交替过孔和金属层从实施于作为M0金属层的金属层702中的图案接地屏蔽302向上延伸，这些金属层包括耦合至过孔708的金属层M1 706和用于形成电感器108的金属层之间的其它金属层。例如，在图7的集成电路设备中使用了17个金属层，其中，金属层M15到M17用于形成电感器108和壁308。如图7中所示出，使用通过过孔层714的过孔耦合至金属层712的金属层710来形成壁308。金属层716也通过过孔层718的过孔耦合至金属层712。
在线7-7处截取的图7的横截面图还示出了三个金属层(包括金属层710、712和716，对应于图4-图6中的连续金属层)中的元件如何不连接至元件上方或者下方的过孔，因此穿过开口。例如，过孔不耦合至金属层710的部分以允许在抽头部分482上方穿过。另外，在下一金属层712中，线圈部分530和550的部分不连接至过孔以产生线圈部分可穿过的凹口。例如，线圈部分550的部分不连接至过孔，且因此允许在线圈部分620的部分下方穿过。最后，线圈部分620的部分在将图6的中心抽头区域616连接至抽头元件640的金属层716上方的金属层中的迹线下方穿过。
以示例的方式在线8-8处截取的图8中示出了经由凹口延伸的内线圈的元件。例如，线圈部分410的部分不连接至过孔且在线圈部分530的部分下方延伸。类似地，线圈部分530的部分在中心线圈部分610下方延伸。以示例的方式提供了图7和图8的横截面以示出如何产生凹口和交叉元件以允许线圈的部分在不进行电气接触的情况下延伸穿过另一线圈。如图9中所示出，示出在线9-9处截取的穿过包括侧壁壁308的变压器芯柱的金属层的第三横截面图。
现转向图10，横截面图示出了图案接地屏蔽在金属互连布线层而非M0金属层中的实施。如图10中所示出，在金属层M1中实施图案接地屏蔽，而非在金属层M0中实施图案接地屏蔽。在单向金属迹线实施于具有尺寸为7nm或更小的迹线的集成电路设备中时，不可能进行所有必需连接，诸如通过直角迹线以形成“T”或者“L”图案的连接。因为金属层M1是金属层M0上方的单向金属层，所以图案接地屏蔽使用另一金属层(诸如如图10中所示出的金属层M2 1004)耦合至壁308。更具体地，图案接地屏蔽1008经过过孔1010和1012耦合至金属层M2的对应迹线1014和1016，这些迹线中的每一个耦合至壁隔离308。过孔层1002使得迹线1014和1016以及壁308能够如所示出耦合至衬底702。
现转向图11-图13，俯视平面图示出了与不同金属层相关联的用以使得能够形成隔离壁308的迹线和过孔。如图11中所示出，由不同掩膜层1104和1106形成的金属层M0的金属迹线上的过孔1102使得迹线能够耦合至金属层M1。由于迹线的窄尺寸，必须使用两个单独掩膜层以生成交替迹线，以白色或者阴影示出。如图12中所示出，针对每个掩膜层，迹线1202和1204使得能够耦合掩膜层的迹线。在上文示例中为金属层M17的顶部金属层使得能够使用迹线1302和1304将两个掩膜层的金属层耦合在一起，如图13中所示出。
现转向图14，图示出了包括在底部金属层中实施图案化接地屏蔽的改良操作。如通过实线所示出通过在金属层M0中实施PGS，由电感器提供的电感在典型频率使用范围内更线性，且提供更宽的频率使用范围。因为电感器线圈在更高金属中实施，所以线圈与M0的距离最大。因此，电感器具有更低寄生电容，从而允许更大操作范围。如果M1或更高用于PGS，那么寄生效应将更高且因此降低SRF。更高SRF对于支持线速率提高至关重要，这意味着电路需要在更高频率下操作，且可能受芯片上电感器的寄生电容限制。针对具有7nm晶体管的设备，在M0层中具有PGS的电感器布置的SRF将比在M1层中具有PGS的电感器高8-10％。例如，如果对于常规设备的电感器布置而言，电感器的SRF是36千兆赫(GHz)，则对于在M0层中具有PGS的电感器布置而言，该SRF将为大约39.6GHz。
现转向图15，一幅流程图示出了在集成电路中实施电感器的方法。具体地，在框1502处提供了多个金属布线互连层。金属布线层可为金属层M0上方的金属层中的任一个。在框1504处在多个金属布线互连层中的至少一个金属层中形成电感器。可如参照图4-图6所描述或者某一其它适合电感器来实施电感器。在框1506处在多个金属布线互连层与衬底之间的底部金属层中形成了图案接地屏蔽。例如，接地图案屏蔽可形成于M0金属层中。在框1508处图案接地屏蔽可经过底部金属层与衬底之间的接触元件耦合至衬底。
在框1510处提供了在图案接地屏蔽上方延伸且包围电感器并沿电感器的变压器芯柱延伸的隔离壁。在框1512处提供了延伸穿过隔离壁的一个或多个开口的电感器的变压器芯柱。在框1514处经过隔离壁提供了电感器的电流返回路径。可如所描述使用图1-图14的电路的任何元件或者使用一些其它适合电路来实施图15的方法的各种元件。
尽管描述了方法的特定元件，但应理解的是，可根据图1-图14的本公开实施方法的额外元件或者与这些元件有关的额外细节。
因此，可了解的是，已描述了在实施双边缘时钟的集成电路中实施双模式振荡器的新电路和方法。本领域的技术人员将了解的是，将知道存在并入本公开发明的众多替换和等同。因此，本发明不限于前述实施例，而仅限于以下权利要求。
Claims (15)
1.一种集成电路设备，包括：
衬底；
多个金属布线互连层；
电感器，形成于所述多个金属布线互连层中的至少一个金属层中；以及
底部金属层，在所述多个金属布线互连层与所述衬底之间；
其中，图案接地屏蔽形成于所述底部金属层中。
2.根据权利要求1所述的集成电路设备，其中，所述图案接地屏蔽经过所述底部金属层与所述衬底之间的接触元件耦合至所述衬底。
3.根据权利要求2所述的集成电路设备，其中，所述接触元件包括形成于所述衬底上的扩散接触元件。
4.根据权利要求1至3中任一项所述的集成电路设备，进一步包括隔离壁，所述隔离壁在所述图案接地屏蔽上方延伸且包围所述电感器。
5.根据权利要求1至4中任一项所述的集成电路设备，其中，所述图案接地屏蔽形成于M0层或者M1层中。
6.根据权利要求4所述的集成电路设备，其中，所述隔离壁包括所述电感器的电流返回路径。
7.根据权利要求1至6中任一项所述的集成电路设备，其中，所述多个金属布线互连层包括单向金属层，并且所述底部金属层包括单向金属层。
8.根据权利要求1至7中任一项所述的集成电路设备，其中，所述电感器形成于多个金属层中，所述多个金属层包括双向金属层。
9.一种集成电路设备，包括：
衬底；
多个金属布线互连层；
电感器，形成于所述多个金属布线互连层中的至少一个金属层中；以及
隔离壁，在图案接地屏蔽上方延伸且包围所述电感器；
其中，所述图案接地屏蔽形成于所述多个金属布线互连层的底部层中，且所述底部层为单向金属层并且使用所述多个金属布线互连层中的在所述底部层上方的一层的迹线连接至所述隔离壁。
10.根据权利要求9所述的集成电路设备，其中，所述图案接地屏蔽经过所述多个金属布线互连层中的所述层的所述迹线耦合至所述衬底。
11.根据权利要求10所述的集成电路设备，其中，所述隔离壁延伸至所述衬底。
12.根据权利要求9至11中任一项所述的集成电路设备，其中，所述电感器形成于所述多个金属布线层中的上部金属层中。
13.一种实施集成电路设备的方法，包括：
提供多个金属布线互连层；
在所述多个金属布线互连层中的至少一个金属层中形成电感器；以及
在所述多个金属布线互连层与衬底之间的底部金属层中形成图案接地屏蔽。
14.根据权利要求13所述的方法，进一步包括将所述图案接地屏蔽经过所述底部金属层与所述衬底之间的接触元件耦合至所述衬底。
15.根据权利要求13或14所述的方法，进一步包括提供隔离壁，所述隔离壁在所述图案接地屏蔽上方延伸且包围所述电感器，以及经过所述隔离壁提供所述电感器的电流返回路径。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/397,612 US10217703B2 (en) | 2017-01-03 | 2017-01-03 | Circuits for and methods of implementing an inductor and a pattern ground shield in an integrated circuit |
| US15/397,612 | 2017-01-03 | ||
| PCT/US2017/064022 WO2018128733A1 (en) | 2017-01-03 | 2017-11-30 | Circuits for and methods of implementing an inductor and a pattern ground shield in an integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110291629A true CN110291629A (zh) | 2019-09-27 |
| CN110291629B CN110291629B (zh) | 2023-09-22 |
Family
ID=60997521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201780086473.XA Active CN110291629B (zh) | 2017-01-03 | 2017-11-30 | 在集成电路中实施电感器和图案接地屏蔽的电路和方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US10217703B2 (zh) |
| EP (1) | EP3566247B1 (zh) |
| JP (1) | JP7346297B2 (zh) |
| KR (1) | KR102483040B1 (zh) |
| CN (1) | CN110291629B (zh) |
| WO (1) | WO2018128733A1 (zh) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109216316B (zh) * | 2017-07-03 | 2020-09-08 | 无锡华润上华科技有限公司 | 堆叠螺旋电感 |
| US10692963B2 (en) | 2018-01-30 | 2020-06-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Systems and methods for shielded inductive devices |
| US11043470B2 (en) | 2019-11-25 | 2021-06-22 | Xilinx, Inc. | Inductor design in active 3D stacking technology |
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| US11774682B2 (en) | 2020-06-09 | 2023-10-03 | Senko Advanced Components, Inc | Multiport assembly and associated components |
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2017
- 2017-01-03 US US15/397,612 patent/US10217703B2/en active Active
- 2017-11-30 WO PCT/US2017/064022 patent/WO2018128733A1/en unknown
- 2017-11-30 EP EP17830033.1A patent/EP3566247B1/en active Active
- 2017-11-30 JP JP2019536149A patent/JP7346297B2/ja active Active
- 2017-11-30 KR KR1020197022883A patent/KR102483040B1/ko active IP Right Grant
- 2017-11-30 CN CN201780086473.XA patent/CN110291629B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| US20180190584A1 (en) | 2018-07-05 |
| JP2020507204A (ja) | 2020-03-05 |
| JP7346297B2 (ja) | 2023-09-19 |
| US10217703B2 (en) | 2019-02-26 |
| EP3566247A1 (en) | 2019-11-13 |
| CN110291629B (zh) | 2023-09-22 |
| WO2018128733A1 (en) | 2018-07-12 |
| EP3566247B1 (en) | 2021-04-21 |
| KR20190099077A (ko) | 2019-08-23 |
| KR102483040B1 (ko) | 2022-12-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TG01 | Patent term adjustment |