KR20010041972A - 인덕턴스 장치 - Google Patents

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KR20010041972A
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츄슈-앙
레윈퍼토마스
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클라스 노린, 쿨트 헬스트룀
텔레폰악티에볼라겟엘엠에릭슨(펍)
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Abstract

본 발명은 제1 및 제2단자(20, 30)와 두 개의 도체(40, 50)를 포함하는 인덕턴스 수단(10)에 관한 것이다. 각 도체는, 제1단자에 공급되는 전류(i1)가 상기 도체(40, 50) 사이로 분리되도록 상기 단자(20, 30) 사이에 루프를 형성한다. 전류 각각(i2, i3)은 자기장(240, 250)을 발생시킨다. 상기 도체는, 도체 사이의 공간에서 도체 전류(i2, i3)에 의해 발생된 결합 자기장이 상기 공간에서의 도체 각각에 의해 발생된 자기장보다 크도록 배치된다.

Description

인덕턴스 장치{AN INDUCTANCE DEVICE}
회로 부품은 종종, 저항성(resistive) 부분과 반응성(reactive) 부분이 있는 임피던스(impedance)(Z)를 갖는 것으로 기재된다. 즉, 부품은 저항(resistance)(R)과 리액턴스(reactance)(X)를 갖는다. 리액턴스(X)는 부품의 유도성 및 저항성 임피던스를 제공하는 유도 성분을 포함할 수 있다.
N. M. Nguyen 및 R. G. Meyer의 논문 "SiIc-Compatible Inductors and LC Passive Filters"(1990년, IEEE Journal of Solid-State Circuits, Vol.25, No. 4)에는, 실리콘 기판상에 알루미늄(aluminium)으로 제작되는 사각형의 나선 인덕터(spiral inductor)가 개시되어 있다. 9,7 nH의 인덕턴스를 가진 상기 개시된 인덕터는 또한, 0,9 GHz에서 15,4 Ohm의 직렬 저항 및 4 미만의 최대 Q-값을 갖는다. 따라서, 상기 개시된 인덕터의 성능은 금속 저항에 의해 제한된다.
논문 "Microwave Inductors and Capacitors in Standard Multilevel Interconnect Silicon Technology"(1996년 1월, IEEE Transactions on Microwave Theory and Technique, Vol. 44, No 1)에는 실리콘 기판상의 나선 인덕터가 개시되어 있다. 상기 개시된 인덕터는 4번 감기며 더 두꺼운 금속 와이어를 갖는데, 상기 금속 와이어는 다수의 금속층을 어레이(array)를 통해 조밀하게 접속함으로써 표준 0.8 마이크로미터의 BiCMOS 실리콘 기술로 실현된다. 상기 개시된 나선 인덕터는, 어레이를 통해 상호 접속된 세 개의 금속층 및, 실리콘 기판에 제공되는 최하위 4개의 금속 레벨 중 가장 낮은 레벨에 언더패스(underpass)를 갖는다. 상기 논문에는 인덕터에 대해 4 GHz에서 추정된 Q-값이 9.3이라 보고되어 있다.
본 발명은 인덕턴스(inductance) 수단에 관한 것이다. 또한, 본 발명은 상기 인덕턴스 수단을 포함하는 집적 회로 칩(integrated circuit chip)에 관한 것이다.
도 1은 유도성 및 저항성 임피던스를 가진 선행 기술에 따른 인덕터에 대한 개략적인 등가 도면.
도 2는 본 발명의 실시예에 따른 인덕턴스 장치의 상부 평면도.
도 3은 도 2에 도시된 인덕턴스 장치에 대해 화살표(A) 방향으로 본 A-A를 지나는 단면의 측면도.
도 4는 자속선(magnetic flux line) 표시를 포함하는 도 2에 도시된 인덕턴스 장치의 상부 평면도.
도 5는 본 발명의 제2실시예에 따른 인덕턴스 장치의 상부 평면도.
도 6은 인덕턴스 장치의 제3실시예에 대한 개요도.
도 7은 제4실시예에 따라 제작될 때 도 2에 도시된 것과 유사한 인덕턴스 장치 단면의 측면도.
도 8은 인덕턴스 장치의 또 다른 실시예에 대한 개요도.
본 발명은 높은 Q-값을 갖는 것이 유리한 인덕터를 제공하는 문제에 관한 것이다. 특히, 본 발명은 높은 인덕턴스 값을 제공하는 한편 낮은 저항 손실을 가진 인덕턴스 장치를 제공하는 문제에 관한 것이다.
더욱이, 본 발명은 높은 주파수에서 유리한 성능 특성을 가진 집적 회로 인덕터를 제공하는 문제에 관한 것이다. 선행 기술에 따른 집적 회로 인덕터는 특히 낮은 Q-값에 있어 손해가 된다.
본 발명의 다른 목적은, 개선된 Q-값을 가진 300 MHz 이상의 주파수에서 동작하는 집적 회로 인덕터를 얻는 것이다.
본 발명 실시예에 따라, 상기 문제는 제1 및 제2단자와 두 개의 도체(conductor)를 포함하는 인덕턴스 수단을 제공함으로써 다루어진다. 도체 각각은 단자 사이에 루프를 형성하여, 제1단자에 공급되는 전류가 상기 도체들 간에 분리된다. 각 전류가 자기장을 발생시킨다. 도체는, 도체 사이의 공간에서 도체 전류에 의해 발생된 결합 자기장이 상기 공간에서 각각의 도체에 의해 발생된 자기장보다 더 크도록 배치된다.
이와 같은 설계는, 전기적인 관점으로 보아 두 개의 도체가 병렬 결합되므로 인덕턴스 장치에 대한 저항값을 감소시킨다는 장점이 있다.
상기 설계는 또한, 높은 인덕턴스 값을 제한다는 놀라눈 결과를 갖는 장점이 있다. 이것은 매우 놀라운 것인데, 왜냐하면 저항의 병렬 결합을 다루는 상기와 동일한 원리하에서 인덕터의 병렬 결합은 더욱 낮은 순수 인덕턴스를 일으키는 것으로 전자 공학 분야에 보편적으로 알려져있기 때문이다.
또한, 인덕턴스 장치는 양호도(quality factor)가 증가된다는 장점이 있다.
본 발명의 실시예에 따른 인덕턴스 장치에 의해 제공되는 또 다른 장점은, 인덕턴스 장치에 인접하게 놓여있는 그 밖의 회로 또는 부품 상의 전자 간섭을 감소 또는 제거한다는 점이다.
본 발명을 간단히 이해하기 위해, 본 발명은 예를 통해 첨부 도면을 참조하여 설명된다.
도 2는 본 발명의 제1실시예에 따른 인덕턴스 장치(10)의 상부 평면도이다.
인덕턴스 장치는 전기 신호를 수신하는 한 쌍의 단자(20 및 30)를 갖는다. 루프로 형성된 제1의 가늘고 긴(elongated) 도체(40)가 상기 단자 사이에 결합된다. 역시 루프로 형성되어 상기 단자 사이에 결합되어 있는 제2의 가늘고 긴 도체(50)는, 기하학적으로 상기 제1도체와 병렬로 배치된다. 도 2를 참조하면, 도체는, 제1단자(20)로 향하는 전류가 제1루프(40)를 통해 제1방향, 예컨대 시계방향으로 흐르고 제2루프(50)를 통해서는 상기 반대 방향, 예컨대 반시계 방향으로 흐르도록 단자(20, 30)에 결합된다. 도 2의 도체에 있는 화살표가 상기 전류의 방향을 나타낸다.
도 2에 도시된 실시예에 있어서, 제1도체 루프는 사실상 제1단자(60) 및 제2단자(70)를 가진 사각형 루프이다. 제1루프(40)는 사각형 루프로서, 외부 치수가 D1 ×D2인데, 여기서 D1=250 마이크로미터(micrometer)이고 D2=250 마이크로미터이다. 제1도체(40)는 네 개의 직선 레그(leg)를 갖는데, 제1레그(110)는 단자(60)에 접속되고, 제2레그(120)는 상기 제1레그를 제3레그(130)와 결합한다. 제3레그(130)는 상기 제1레그(110)로부터 D1-2 Ｗ의 거리를 두고 상기 제1레그(110)와 기하학적으로 평행하게 배열된다. 제1도체의 제4레그(140)는 상기 제3레그(130)를 단자(70)와 연결시킨다.
역시 사각형 모양인 제2루프(50)는, 사실상 제1도체(40)로부터 S=60 마이크로미터의 거리를 두고 상기 제1루프(40) 안쪽에 배치된다. 상기 제2의 사각형 루프(50)는 외부 치수가 D3 ×D4인데, 여기서 D3=110 마이크로미터이고 D4=110 마이크로미터이다. 상기 도체는 Ｗ=10 마이크로미터의 폭을 갖는다.
제2도체는 제1단자(80) 및 제2단자(90)를 갖는다. 도 2를 참조하면, 제1단자(80)는 상기 제1단자(60)로부터 제1도체를 따라 S의 거리를 두고 배치된다. 단자(80)에서, 도체(50)는 도체(40)의 제1레그(110)로부터터 사실상 수직 방향으로 갈라져, S의 거리를 두고 도체(50)의 제4레그(140)를 따라 진행한다. 따라서, 제2도체(50)는, 상기 제1도체(40)의 제1레그(110)에 수직방향인 제1레그(150)를 갖는다. 도체(50)의 제2레그(160)는 도체(40)의 제3레그(130)로부터 S의 거리를 두고 이것과 평행하게 진행한다. 도체(50)의 제3레그(170)는 도체(40)의 제2레그(120)와 평행하게 진행한다. 도체(50)의 제4레그(180)는, 단자(90)에서 레그(140)와 접속하기 전에 제1레그(150)를 교차하여 도체(40)의 제1레그(110)와 평행하게 진행한다.
도 3은 도 2에 도시된 인덕턴스 장치(10)를 화살표(A) 방향으로 본 A-A를 지나는 단면의 측면도이다. 상기 인덕턴스 장치(10)는 기판(200)에 놓인다.
제2도체(50)의 하부(210)는 기판(200)에 직접 놓인다. 도체 부분(210) 위에는, 상기 부분을 도체(50)의 제4레그(180)와 분리시키는 절연층(220)이 있다. 이와 같은 방식으로, 제1레그(150)는 도체(50)의 제4레그(180) 아래를 지난다.
제1절연층(215)은, 절연층(220)과 기판사이의 상기 기판 위에 놓여 도체 부분(210)의 위치를 제외한 기판을 덮는다. 절연층(220)의 개구(opening)(230)를 통해, 도체 부분(210)과 도체(50)의 나머지 부분 사이에 접속이 이루어진다.
도 3의 좌측에는, 제1도체(40)의 제1레그(110)가 도시되어 있으며, 도 3의 우측에는 도체(40)의 제3레그(130)가 도시되어 있다. 도체의 두께는 도 3에 나타나있는 바와 같이 T=1 마이크로미터이고, 상기 도체는 3,5*107S/m의 도전율 (conductivity)을 가진 알루미늄으로 제조된다.
상기 설명된 인덕턴스 장치에 대한 실시예는 1GHz에서 1.3 Ohm의 저항값을 제공하는데, 이것은 단일 루프 저항값의 약 반 정도에 해당한다. 이와 같은 저항값의 감소에 의해, 이하 설명되어 있는 바와 같이 인덕턴스 장치에 대한 Q-값을 증가시키는 결과를 가져온다.
도 4는 인덕턴스 장치의 상부 평면도로서 상기 장치의 기능을 나타낸다. 단자(20)로 피드되는 전류(i1)는 분기점(junction)(80)에서 도체(40 및 50)에 나뉘어져, 전류(i2)는 도체(40)로 흐르고 전류(i3)는 도체(50)로 흐른다.
전류(i2)는 자속선(240)에 의해 도시되어 있는 방향으로 도체 가까이에 자기장을 발생시킨다. 동일한 방식으로, 전류(i3)는 자속선(250)에 의해 도시되어 있는 방향으로 도체(50) 가까이에 자기장을 발생시킨다. 도 4에 나타나있는 바와 같이, 두 도체로부터의 자속은, 자속(240)이 자속(250)과 함께 동작하게 하는 방식으로 도체 사이의 공간에 겹쳐 놓인다. 따라서, 도체 사이 공간에서의 총 자속이 증가된다. 즉, 전류(i2)에 의해 발생된 자속과 전류(i3)에 의해 발생된 자속이 겹쳐 놓여, 상기 도체 사이 공간의 자속을 보강한다.
전류(i2)는 또한, 자속선(260)에 의해 도시되어 있는 바와 같이 도체(40)로부터 더 멀리까지 자기장을 발생시킨다. 자속선(270)은 도체(50)의 전류(i3)에 의해 발생된 자기장을 나타낸다. 도 4로부터, 도체(40)에서 떨어져있는 자기장이 도체(50)에서 떨어져있는 자기장에 반대로 된다는 것을 알 수 있다. 따라서, 떨어져있는 순수 자기장이 사실상 감소 또는 상쇄된다. 이는, 상기 인덕턴스 장치(10)를 포함하는 회로에 인접하게 놓여있는 다른 회로, 또는 다른 부품에 대한 전자기적인 간섭 효과를 줄이거나 제거시키는 장점이 있다.
전자기 이론에 의해, 전류로부터의 자기장 세기는 전류가 흐르는 도체로부터의 거리(r)에 따라 감소된다는 것을 알 수 있다. 도 4로부터, 도체들간의 거리(S)보다 훨씬 더 긴 거리에서 전류(i3)에 의해 발생된 자기장은, 전류(i2)의 진폭이 i3의 진폭과 일치할 때 전류(i2)에 의해 발생된 자기장의 값에 근접하게 되지만, 방향은 반대로 된다는 것을 직관적으로 알 수 있다. 따라서, 자기장이 서로 상쇄되어, 인덕턴스 장치(10)로부터 떨어져있는 순수 자기장은 0에 가까워진다. 이와 같은 결과의 원리가 도 4의 우측에 도시되어 있는데, 여기서 점(dot)을 가진 링(ring)은 지면에서 독자쪽으로 자속선이 향하는 것을 나타내고, X가 있는 링은 자속선이 지면으로 향하는 것을 나타낸다. 전류(i2)는 도체(40)로부터의 거리(r2)에서 자속(Φ2)을 발생시킨다. 전류(i3)는 도체(50)로부터의 거리(r3)에서 자속(Φ3)을 발생시킨다. r3-r2 〉〉 S이면, 자속(Φ2및 Φ3)이 사실상 서로 상쇄되는데, 왜냐하면 이들이 거의 같은 값이며 반대방향이기 때문이다.
회로의 양호도(Q)는 일반적으로, 회로의 리액턴스와 그것의 등가 직렬 저항의 비율로 정해진다. 인덕턴스 및 직렬 저항을 가진 회로에 있어서, 양호도는 다음과 같은 식으로 표현된다:
통상적인 인덕터와 비교하여 상기 인덕턴스 장치(10)는 소정의 인덕턴스에 대해 더 높은 Q 값을 제공한다. 상기 결과에 대한 한 가지 양상은, 도체(40 및 50)의 직렬 저항을 고려하여 도 4에 도시된 인덕턴스 장치 설계로부터 직관적으로 알 수 있다. 전기 저항 관점으로부터, 도체(40 및 50)는 두 개의 병렬 저항기(resistor)라 할 수 있다. 두 병렬 저항기의 순수 저항은 저항기 각각의 저항보다 낮다. 상기 양호도에 대한 정의를 인덕턴스 장치(10)에 적용하면, 저항이 감소하여 더 낮은 값의 분모(R)를 제공하므로 Q-값의 증가가 이루어진다. 따라서, 상기 인덕턴스 장치(10)는 소정의 인덕턴스에 대해 높은 Q 값을 제공한다.
인덕턴스 장치(10)에 의해 제공되는 인덕턴스 값(L)과 저항값(R) 및, 상응하는 Q-값은, 도 2 및 3을 참조하여 상기 기재된 구조에 대해 맥스웰 방정식 (Maxwell's equation)을 적용하여 계산될 수 있다. 맥스웰 방정식에 의해, 인덕턴스 값은 다음과 같이 얻어질 수 있다:
여기서,는 벡터 전위;
는 전류 밀도 벡터의 켤레 복소수(complex conjugate);
Vcoil은 전도 코일의 용량; 및
I는 코일로의 입력 전류이다.
인덕턴스 장치(10)의 저항(R)은 다음 식으로 얻어진다:
여기서, σ는 도체의 도전율이다.
수학식 (2) 및 (3)을 식 (1)에 이용하면, 상기 인덕턴스 장치(10)에 대한 Q-값이 얻어진다.
초기 단계에서 인덕턴스 장치(10)의 기능을 입증하기 위해, 발명가들은, 영국 Vector Fields Ltd의 해석 모듈(ELECTRATM및 OPERA-3dTM)과 같이 당업자들에게 잘 알려져있는 소프트웨어 툴(tool)을 이용하여 컴퓨터 상에서 숫자적인 3차원 전자기장 시뮬레이션을 수행하였다.
본 발명에 따른 수동 인덕턴스 장치(10)는 집적 회로에 구비되기에 적합하다. 도 2 및 3을 참조하여 상기 기재된 실시예에 따르면, 인덕턴스 장치(10)는 통상적인 실리콘 CMOS 제조 기술을 이용하여 생산될 수 있다. 인덕턴스 장치(10)의 제작 과정은 통상적인 나선형 인덕터를 제작하는 것과 사실상 동일하다. 임의의 변경 및 추가의 동작 회로 없이 통상적인 제작 기술이 이용될 수 있다는 사실은, 통합 버전의 인덕턴스 장치(10) 제작이 저렴한 비용으로 이루어질 수 있음을 의미한다.
도 5는 본 발명의 제2실시예에 따른 인덕턴스 장치의 상부 평면도이다. 전류(i1)는 제1단자(20)로 피드되고, 분기점(280)에서 상기 전류는 제2전류(i2)와 제3전류(i3)로 나뉘어진다. 분기점(280)으로부터, 제2전류(i2)는 안쪽의 도체 루프(290)에서 흐르고, 제3전류(i3)는 바깥쪽 루프(300)에서 흐른다. 도체 부분(310)은 분기점(320)에서 단자(30)를 안쪽 루프와 연결시킨다. 단자(30)와 분기점(320) 사이에서, 도체(310)는 330에서 도체(300) 위를 지난다. 바깥쪽 루프 도체(300)는 교차점(cross over)(340)을 지나 분기점(320)에 연결된다.
도 6은 인덕턴스 장치의 제3실시예에 대한 개요도이다. 도 6에 도시된 인덕턴스 장치(350)는, 상기 도 4를 참조하여 설명된 바와 같은 인덕턴스 장치의 중간에 포함되는 또 다른 두 개의 도체 루프(360 및 370)를 포함한다. 이와 같은 방식으로 네 개의 루프가 형성되는데, 한 루프가 다른 루프 내에 포함되고, 단자(20)로 들어오는 전류(i1)는 네 개의 전류(i2,i3,i4및 i5)로 나뉘어진다. 상기 도체 루프(40, 50, 360 및 370)는, 도체 전류에 의해 발생된 자기장이 두 개의 인접한 도체 사이의 공간에서 동시 발생하도록 결합된다. 즉, 두 개의 인접한 평면 도체에 의해 발생되며 도체 평면에 수직 방향인 자속이 보강된다.
도 6은, 제1단자(20)로 피드되는 전류(i1)가 분기점(380)에서 전류(i2)와 전류(i3')로 나뉘어진다는 것을 나타낸다. 전류(i3')는 분기점(390)에서 전류(i3)와 전류(i1')로 나뉘어진다. 상기 전류(i1')는 안쪽의 두 루프를 피드한다.
본 발명의 제4실시예에 따르면, 각 도체 루프의 직렬 저항이 감소된다. 이는, 어레이를 통해 다수의 금속층을 연결하여 표준 실리콘 기술로 구현되는 더 두꺼운 금속 와이어를 제공함으로써 이루어진다. 어레이를 이용한 상기 다수의 금속층은 "Microwave Inductors and Capacitors in Standard Multilevel Interconnect Silicon Technology"(1996년 1월, IEEE Transactions on Microwave Theory and Technique, Vol. 44, No 1) 논문에 기재되어 있으므로, 상기 논문의 내용이 참조로 포함된다. 이와 같은 방식으로, 도 2의 평면도에 도시된 바와 같은 기하학적 구조를 가진 인덕턴스 장치가 얻어질 수 있다. 도 7은, 제4실시예에 따라 제작될 때 도 2에 도시된 것과 유사한 인덕턴스 장치에 대해 화살표(A) 방향으로 본 A-A를 지나는 단면의 측면도이다.
도 7의 실시예는 단일 마이크로파 집적 회로(monolithic microwave integrated circuit)를 제공하는데, 여기서 루프는 BiCMOS 기술을 이용하여 제작된다. 도 7에 나타나있는 바와 같이, 실리콘 기판은 M1, M2, M3 및, M4라 하는 네 개의 전도층을 갖는다. 기판(400)은 산화물(410)을 가진 p-실리콘 기판이다. 더 두꺼운 도체를 얻기 위해, 도시되어 있는 바와 같이 상기 층(M1, M2, M3 및, M4)을 연결하기 위한 바이어스(vias)(420)가 제공된다. 따라서, 도 2 및 3에 도시되어 있는 바와 같은 기하학적 구조를 가진 인덕턴스 장치는 다수의 전도층으로 얻어질 수 있으므로, 직렬 저항이 더욱 감소되어 Q-값이 더 증가하게 된다.
도 8은 인덕턴스 장치의 또 다른 실시예에 대한 개요도이다. 인덕턴스 장치는 단자(20)와 단자(30) 및, 상기 단자를 각각 전기 접속하는 두 개의 도체 루프(450 및 460)를 포함한다. 제1루프(450)는, 단자(20)에서 시작하여 소정의 제1길이의 제1부분(470), 180도 회전하는 부분(480), 상기 제1부분(470)과 평행하게 진행하는 제2부분(490), 90도 회전하는 부분(500) 및, 제2단자(30)에 접속되는 도체 분기점(520)에 연결되기 전의 언더패스(510)를 가진 가늘고 긴 도체이다. 제2루프(460)는, 단자(30)에서 시작하여 소정의 제2길이의 제1부분(530), 상기 제1루프에서 떨어져있는 180도 회전하는 부분(540), 상기 제1부분(530)과 평행하게 진행하는 제2부분(550), 90도 회전하는 부분(560) 및, 분기점(580)에서 상기 제1루프(450)의 제1부분(470)에 연결되기 전의 언더패스(570)를 가진 가늘고 긴 도체이다. 제2길이는 제1길이와 사실상 일치하는 것이 바람직하다. 인덕턴스 장치의 기학학적 구조는, 단자(20)로 들어온 전류가 양쪽 루프에서 반시계 방향으로 진행하도록 되어 있다. 게다가, 상기 기하학적 구조는, 루프 길이의 대부분에 걸쳐 한 도체 스트레치(stretch)(470)에서 전류의 방향은 인접한 도체 스트레치(490, 530)의 전류 방향과 반대 방향으로 평행하도록 되어 있다. 따라서, 각각의 도체 전류에 의해 발생된 자기장은 인접한 도체의 전류에 의해 발생된 자기장과 결합하여, 도체 사이의 공간에서 결합된 자기장은 상기 공간에서의 도체 각각에 의해 발생된 자기장 보다 크다.
상기에는 두 개의 루프와 네 개의 루프가 각각 설명되어 있지만, 본 발명은 상기 루프 수로 제한되지 않는다는 것을 알아두어야 한다. 예컨대, 도 6의 가장 안쪽 루프를 제거함으로써, 세 개의 루프를 가진 인덕턴스 장치가 제공된다. 선택적으로, 추가 개수의 루프가 루프(40) 주위에 또는 루프(370) 내부에 배열될 수 있다. 따라서, 본 발명 범위는 다수 루프의 인덕턴스 장치를 포함한다.
상기 도면에 도시되어 있는 사각형 루프는 단지 예일 뿐이다. 또한, 6각형(hexagonal) 이나 원형 도체 루프와 같은 다른 기하학적 구조를 가진 루프를 제공하는 것 역시 본 발명의 범위 내에 있다.
상기 기재된 인덕턴스 장치는 또한, 예컨대 후막(thick film) 회로 및 박막(thin film) 회로 상의 도체를 이용하여 특허청구범위의 범위 내에서 다른 방식으로 제작될 수 있다.

Claims (15)

  1. 인덕턴스 수단(10)으로서,
    제1 및 제2단자(20, 30), 및
    두 개 이상의 도체(40, 50)를 포함하고, 상기 각 도체는 상기 단자(20, 30) 사이에 루프를 형성하여 제1단자에 공급되는 전류(i1)가 상기 도체(40, 50) 사이로 분리되며, 전류 각각(i2, i3)이 자기장(240, 250)을 발생시키는데,
    상기 도체는, 상기 도체 사이의 전류(i2, i3)에 의해 발생된 결합 자기장이 상기 공간에서의 도체 각각에 의해 발생되는 자기장보다 더 크게 되도록 배치되는 것을 특징으로 하는 인덕턴스 수단.
  2. 제1항에 있어서, 상기 도체(40, 50)는 가늘고 긴 평면 도체인 것을 특징으로 하는 인덕턴스 수단.
  3. 제1항 또는 2항에 있어서, 상기 도체(40, 50)는 사실상 서로 나란히 놓이는 것을 특징으로 하는 인덕턴스 수단.
  4. 제1항 내지 3항 중 어느 한 항에 있어서, 하나 이상의 도체(50; 290)가 한 번 이상 교차점(210; 330, 340)에 배열되는 것을 특징으로 하는 인덕턴스 수단.
  5. 제4항에 있어서, 상기 교차하는 도체(50)는 꼬인(twisted) 루프를 형성하도록 배열되는 것을 특징으로 하는 인덕턴스 수단.
  6. 제1항 내지 5항 중 어느 한 항에 있어서, 상기 인접한 도체의 전류가 반대 방향으로 흐르는 것을 특징으로 하는 인덕턴스 수단.
  7. 제1항 내지 6항 중 어느 한 항에 있어서, 두 개 보다 많은 도체 루프(40, 50, 360, 370)를 포함하는 것을 특징으로 하는 인덕턴스 수단.
  8. 제7항에 있어서, 상기 도체(40, 50, 360, 370)는, 도체 전류에 의해 발생된 자기장이 인접한 두 도체 사이의 공간에 겹쳐있어, 상기 겹쳐진 자기장이 개별적인 각 도체 전류 각각에 의해 발생된 자기장보다 크게 하는 방식으로 결합되는 것을 특징으로 하는 인덕턴스 수단.
  9. 제1항 내지 8항 중 어느 한 항에 있어서, 상기 제1 및 제2단자(20, 30)가 상호 인접하게 놓이는 것을 특징으로 하는 인덕턴스 수단.
  10. 인덕턴스 수단(10)으로서,
    제1 및 제2단자(20, 30),
    상기 단자(20, 30) 사이에 루프를 형성하는 제1의 가늘고 긴 평면 도체(40), 및
    상기 단자(20, 30)에 결합된 제2의 평면 도체(50)를 포함하는데,
    상기 제2평면 도체(50)가 언더패스(210; 330, 340)를 포함하여, 상기 제2평면 도체(50)가 꼬인 루프를 형성하는 것을 특징으로 하는 인덕턴스 수단.
  11. 인덕턴스 수단(10)으로서,
    제1 및 제2단자(20, 30),
    상기 단자(20, 30) 사이에 루프를 형성하는 제1의 가늘고 긴 평면 도체(40), 및
    상기 단자(20, 30)에 결합된 제2평면 도체(50)를 포함하는데,
    상기 제2평면 도체(50)는 한 번 이상 자체적으로 교차점(210; 330, 340)에 배열되는 것을 특징으로 하는 인덕턴스 수단.
  12. 인덕턴스 수단(10)으로서,
    제1 및 제2단자(20, 30), 및
    상기 단자(20, 30) 사이에 각각 루프를 형성하는 두 개의 도체(40, 50)를 포함하는데,
    상기 도체는, 상기 제1단자에 공급되는 전류(i1)가 두 도체(40, 50) 사이에 나뉘어져 제1전류 루프 방향이 제2전류 루프 방향에 반대가 되도록 상기 단자에 결합되는 것을 특징으로 하는 인덕턴스 수단.
  13. 제1항 내지 12항 중 어느 한 항에 따른 인덕턴스 수단(10)을 포함하는 마이크로-전자 회로.
  14. 제1항 내지 12항 중 어느 한 항에 따른 인덕턴스 수단(10)을 포함하는 집적 회로 기판.
  15. 제14항에 있어서, 복수의 전도층(M1, M2, M3, M4)을 포함하는데, 하나 이상의 루프 도체(40)는 자신의 길이 부분을 따라 두 개 이상의 전도층(M2, M3, M4)을 이용하며, 상기 층은 복수의 결선(connections)(420)에 의해 접속되는 것을 특징으로 하는 집적 회로 기판.
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