KR100310794B1 - 반도체집적회로에집적가능한유도성구조체및집적회로 - Google Patents
반도체집적회로에집적가능한유도성구조체및집적회로 Download PDFInfo
- Publication number
- KR100310794B1 KR100310794B1 KR1019950051038A KR19950051038A KR100310794B1 KR 100310794 B1 KR100310794 B1 KR 100310794B1 KR 1019950051038 A KR1019950051038 A KR 1019950051038A KR 19950051038 A KR19950051038 A KR 19950051038A KR 100310794 B1 KR100310794 B1 KR 100310794B1
- Authority
- KR
- South Korea
- Prior art keywords
- conductor
- conductive
- parallel
- length
- elements
- Prior art date
Links
- 239000004020 conductor Substances 0.000 claims abstract description 61
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims description 20
- 230000001939 inductive effect Effects 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 13
- 239000003989 dielectric material Substances 0.000 claims 1
- 239000011810 insulating material Substances 0.000 claims 1
- 230000001965 increasing effect Effects 0.000 abstract description 25
- 229910052751 metal Inorganic materials 0.000 abstract description 3
- 239000002184 metal Substances 0.000 abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 230000007423 decrease Effects 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000005056 compaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F17/00—Fixed inductances of the signal type
- H01F17/0006—Printed inductances
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F17/00—Fixed inductances of the signal type
- H01F17/0006—Printed inductances
- H01F2017/0086—Printed inductances on semiconductor substrate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Coils Or Transformers For Communication (AREA)
- Semiconductor Integrated Circuits (AREA)
- Waveguide Connection Structure (AREA)
Abstract
본 발명은 반도체에서 사용되도록 제조된 인덕터(inductor)에 관한 것이다. 인덕터는 인덕터 도처의 컨덕턴스(conductance)를 효과적으로 증가시키는 멀티레벨의 멀티 소자 도체 금속 구조로 구성되며, 이에 따라 인덕터의 Q가 증가된다. 또한, 본 발명은 소정의 전도성 소자 사이에 자기 인덕턴스를 증가시키는 방법으로 멀티레벨의 멀티 소자 도체를 통해 흐르는 전류를 라우팅(routing)하여 인덕터의 전체 인덕턴스가 증가되도록 하는 인턱터 구조를 제공한다.
Description
본 발명은 고주파 회로에서 사용하는 인덕터(inductors)에 관한 것으로, 특히 반도체 집적 회로(semiconductor integrated circuotru)내에 집적되는 고주파 인덕터에 관한 것이다.
1960년 부터 실리콘(Si) 기판상에 고주파용 대용량 인덕터(large value inductor)가 제조되어 왔지만 이러한 인덕터는 비효율적이었다. 유도성 구조체(inductive structure) 및 양호도(low quality factors: Q)가 낮게 제한된 인덕터에서 발생하는 자기 공진(self-resonance)은 고주파에서 사용되며, 이는 R. M. Warner Ed에 의해 기술되고McGraw Hill사에 의해 1965년에 간행된 "Integrated Circuits; Design Principles and Fabrication"이란 명칭의 문헌에 개시되어 있다. 알루미늄/실리콘으로 형성된 인덕터의 직렬 저항의 고유 특성(series resistance inherent)은 주파수가 증가함에 따라 양호도는 감소된다.
전형적으로, 대용량 인덕터는 여러 반도체 기판상에 다수의 나선형으로 감겨진 알루미늄(Al) 또는 금(Au)로 제조된다. 인덕턴스가 증가되면 기생 저항(parasitic resistance)(및 캐패시턴스)은 증가되지만 인덕터의 자기 공진 주파수는 감소하게 된다. 예를 들면, GaAs 또는 절연 사파이어 기판(insulating sapphire substrate)상에 금으로 제조된 25nH 나선형 인덕터는 약 3GHz에서 자기 공진하는 것으로 검출되었다. 이와 달리, Si 기판상에 알루미늄으로 형성된 10nH 정도로 작은 나선형의 인덕터는 약 2GHz에서 자기 공진하고 CaAS 및 절연 사파이어 기판상에 형성된 인덕터보다 Q가 감소하는 것으로 검출되었다. 이들 내용은 Chang 등에 의해 1993년 5월 "Large Suspended Inductors on Silicon And Their Use In A. 2μm CMOS RF Amplifier"이란 명칭으로 간행된IEEE Electron Device Letters Vol. 14, No. 5, pgs. 246-248에 개시되어 있다.
실리콘 프로세스에 의해 형성되는 인덕터에서는, 특히 멀티레벨(multilevel)설계시 컬럼(column) III-V 반도체상에 알루미늄 도전층의 두께(약 0.5μm)가 금(Au) 도전층의 두께(약 6μm)보다 두껍게 형성되어야 한다. Al 도체의 깊이가 얕으면 두꺼운 도전 경로보다 자체적으로 더 높은 저항을 갖게 된다. 그렇지만, Si 기판상에 배치되는 Al 층은 Al 층의 얕은 깊이를 보상하기 위해 그 폭(W)이 증가될 수 있다. 폭이 증가하게 되면 컨덕턴스가 증가하므로 인덕터의 Q가 향상된다. 그러나, 향상된 Q와 증가된 W의 관계는 선형적이지 않다. 고주파에서는 전류가 도체의 전체 횡단 영역(즉 증가된 폭의 모든 영역)을 통과하지 못하므로 전류 밀집(current crowding)이 야기된다. 제 1 도의 그래프에 도시된 바와 같이, 도전 경로 폭의 증가에 따라 향상되는 Q는 폭(W)이 15μm를 초과할 때 감소한다. 전류의밀집은 도체 폭의 증가에 따른 Q의 변화에 상당한 역할을 담당하며, 폭이 15μm을 초과하는 경우에 특히 그러하다.
제 2 도에는 실리콘 기판(22)상에 알루미늄 도체(24)로 형성된 전형적인 나선형 인덕터(L20)의 부분이 도시되어 있다. W 및 L은 제각기 도체의 폭 및 길이를 나타낸다. 외부 도전 경로(outer conductive path)는 내부 도전 경로(inner conductive path)보다 길기 때문에, 외부 경로의 실효 저항(effective resistance)은 내부 경로보다 크다. 그 결과, 최소 저항 경로를 선택하는 전류는 내부 경로를 따라 흐르게 되므로, 전류 밀집(current crowding)이 야기될 수 있다.
전류 밀집은 주파수가 증가함에 따라 증가하는 것으로 나타났다. 특히, 도체(24)의 외부 길이 Lo는 다음과 같다.
여기서, N은 나선형으로 감겨진 코일의 수를 나타낸다. 내부 길이 Li는 다음과 같다:
L 및/또는 W가 증가하면 Lo/Li도 따라 증가한다. 소정의 비 또는 이를 초과하는 경우에 전류 밀집이 발생되고 실효 저항이 증가되며, 이로 인해 전체 양호도 Q가 저하된다.
예를 들면, N = 1 이고, W〉〉S, Lo/Li= (4L-W)/(4L-8W) 이라고 가정하자. 유효 전류 밀집의 임계치가 Lo/Li〉 1.5로 정의되면, 유효 밀집은 W〉L/5.5의 조건일 때 발생된다. 유사하게, N = 2에서 정의된 전류 밀집 임계치는 W〉L/7의 조건일 때 발생되며, N = 3인 경우 전류 밀집의 임계치는 W〉L/8의 조건일 때 발생된다. 전류 밀집에 대한 임계치의 기준은 간단한 수학적 계산에 의해 더 많이 감겨진 코일에서 쉽게 도출될 수 있다. N이 증가함에 따라 내부 도체 코일의 외부 길이/내부 길이의 비도 따라 증가한다.
본 발명은 반도체에서 사용하기 위해 제조된 인덕터를 제공하는 것으로서, 이 인덕터는 종래의 인덕터 제조 기법으로 구현될 수 없는 자기 인덕턴스(self-inductance) 및 개선된 Q를 제공한다. 따라서, 본 발명의 인덕터는 종래의 방법에 의해 인덕터가 집적 회로상에 형성되어 공진하는 주파수 영역에서는 용이하게 공진하지 못하므로 보다 높은 고주파 응용에서 사용될 수 있다.
하나의 형태로, 본 발명의 인덕터는 멀티레벨의 멀티 소자를 구비한 도전성 금속 구조(multi-element conductive metalization structure)를 제공하며, 이 구조는 주파수가 증가함에 따라 전체 도전 구조를 통과하는 컨덕턴스를 보유하고 있다. 이를 달성하기 위해, 인덕터를 구성하는 다중 병렬의 전류 소자(multiple, parallel current elements)간의 거리는 실질적으로 동일하며, 이에 따라 각 소자의 저항도 동일하게 된다. 따라서, 동일 거리, 동일 거리 소자의 조합으로 형성된 도전 경로는 종래 기술에 따라 형성된 인덕터내의 전류 밀집 고유 특성에 의해 야기된 문제점을 해소할 수 있다. 따라서, 멀티 소자 구조는 인덕터를 통과하는 전체 실효 컨덕턴스를 향상시키고, Q도 자체적으로 향상시킨다.
또한, 본 발명은 인덕터의 전체 인덕턴스를 증가시키는 방법으로 멀티 레벨, 멀티 소자 도체를 통과하는 전류의 흐름에 대해 경로를 지정(routing)하는 구조를 제공한다. 각각의 전도성 소자로부터 도출되어 증가된 자기 인덕턴스의 축적된 결과(cumulative effect)를 이용하면 인덕턴스가 전체적으로 증가된다. 인덕터의 도전 경로를 구성하는 각 전도성 소자의 자기 인덕턴스는 본 발명에 의해 제공된 고유의 레이아웃(layout)에 의해 증가된다. 전술한 바와 같이 인덕턴스를 증가시키고 저항을 줄이는 구조체 방안(structural scheme)을 조합함으로써, 인덕턴스가 크고 Q가 높은 본 발명에 따른 인덕터가 제공될 수 있다. 따라서, 본 발명에 따라 형성된 인덕터는 고주파에서 동작하는 반도체 집적 회로내에서 구현하는데 이상적이다.
본 발명의 고주파(HF) 반도체 회로용 인덕터는 다수의 병렬 전도성 소자가 종래의 인덕터의 단일 소자의 도전성 경로대신 기판(예를 들면 실리콘)상에 배열되는 구조를 제공한다. 본 명세서에서, 고주파는 약 100MHz에서 약 10GHz까지의 범위를 갖는다. 멀티 소자의 구조는 인덕터를 구성하는 전류 운반 소자의 저항들을 합산한 전체 저항값이 진형적인 인덕터를 구성하는 동일 치수의 도전성 경로의 저항값보다 적게 배열된다. 또한, 본 발명의 인덕터를 구성하는 구조는 전도성 소자들간의 자기 인덕턴스를 증가시킴으로써 구현될 수 있으며, 일로 인해 인덕터의 전체 인덕턴스가 증가된다. 실리콘 기판상에 알루미늄(Al)으로 형성된 인덕터에 대한 Q의 값을 이전에 획득하지 못하는 것은 저항이 감소되고 인덕턴스가 증가했기 때문이다. 본 명세서에서 고주파로 동작하는 것으로 정의된 유도성 구조에서, 이전에 획득하지 못한 Q 값은 15와 같이 높을 수 있다.
제 3 내지 5 도를 참조하면, 본 발명의 원리가 개시되어 있다. 제 3A도에는 인덕터(L100)를 사용하는 본 발명 구조의 일부가 도시되어 있다. 인덕터는 절연 기판(S)상에 배열된 제 1 금속 레벨의 길이(l1)로서 인식되는 부분과 가변 "A" 소자로 형성되는 도전 경로를 포함한다. (사이드 l1과 함께) 제 2도체 또는 도전 경로를 형성하는 제 2 금속 레벨 "B"은 경로 A로부터 X 거리로 기판(S)상의 제 1 도전 경로 A 반대쪽에 배치된다. 각각의 도전 경로 A 및 B는 제각기 A1, A2,......A10, 및 B1, B2,......B10로 구별되는 서로 다른 10개의 실질적인 병렬 전도성 소자로서 구성된다. 각 소자의 폭은 약 6μm이다. 절연 간격은 도전 경로(A 및 B)를 구성하는 10개의 병렬 소자를 제각기 전기적으로 분리함므로써 약 1μm로 이격된다. 각 도전 경로(A 및 B)의 전체 유효 폭은 약 70μm이다. 도전 경로 소자로 형성된 "A" 및 "B"는 사이드 l1의 이들 각 길이의 단부의 코너로부터 도면에서 l2로 도시된 인덕터의 사이드를 따라 확장하여 나선형으로 형성되도록 한다.
각각의 도전 경로(A 및 B)를 형성하는 전도성 소자의 전체 길이는 A10〉A9〉.... .A1및 B10〉B9〉..... B1에 따라 관련된다. 제 2 도를 참조하여 전술한 바와 같이, 도전 경로(A 및 B)의 10개의 소자가 제각기 병렬로 전기적으로 접속되면, 전류는 가장 깊은(최단) 도전 경로 소자 즉, 주파수가 증가함에 따라 최소의전류 저항을 갖는 소자에 밀집하게 된다. 그러면, 전류 밀집은 주파수 증가 함수와 같이 가장 깊은 소자내에서 발생하며, 이로 인해 최단 길이의 소자내에서 기생 저항이 증가된다.
제 3A 및 3B 도에는 모든 전도성 소자의 길이를 실질적으로 동일하게 하여 전도성 소자가 짧을 수록 전류가 밀집되어 저항이 증가되는 것을 해결하는 구조가 도시되어 있다. 순차적인 전도성 소자에 대응하는 A 및 B의 길이는 동일하고, 즉, A3=B3, A6=B6등과 같고, 내부 소자(A1)와 외부 소자(B10)의 접속 길이, A2와 B9의 접속 길이,...... A10와 B1의 접속 길이는 새로 형성된 10개의 A-B의 전도성 소자의 각각의 길이와 실직적으로 동일한 것으로 가정한다. 이러한 본 발명의 구조를 설정하는 접속은 제 3B 도에 도시되어 있다. 각각의 도전 경로(A 및 B)는 제각기 10개의 순차적인 전도성 소자를 포함하며, 제 3B 도에 도시된 전도성 소자는 역으로 순차적으로 접속된다. 동일한 소자 길이는 각 경로를 구성하는 각각의 소자에서 실질적으로 동일한 저항을 제공한다. 이론적으로, 10개의 새롭게 형성된 A-B 경로가 병렬로 접속되면, 전류는 실질적으로 10개의 동일 길이, 동일 저항 소자중 어느 하나의 소자에 동일하게 흐를 것이다. 도체의 폭을 통과하는 실질적으로 동일한 전류의 분포(즉, 새롭게 형성된 10개의 전도성 소자의 병렬 조합)는 어느 하나의 전도성 소자에서 전류 밀집을 최소화하여 저항이 감소되도록 하며, 이에 따라 Q가 향상된다.
제 3A, 도 및 제 3B 도의 구조는 인덕터로 일컬어지지만, 동일 길이, 동일 도전 경로를 정의하여 형성된 본 발명의 구조는 유도성 구조체로 한정되지 않는다.도시된 구조체는 레지스터와 같은 임의의 도전 구조체를 형성하는데 사용될 수 있으며, 전류 경로를 형성하는 동일 길이, 동일 저항 전도성 소자에 의해 도전성이 향상되는 특성을 갖는다. 또한, 전술한 구조는 10개의 소자로 도시되어 있지만, 소자의 수는 10개로 한정되지 않으며, 이러한 구조는 동작하는 회로의 요구에 따라 임의의 N개로 정의될 수 있다.
제 4A 도 및 4B 도는 전술한 제 3A, 3B 도에 도시된 본 발명의 하나의 유형을 나타낸 배치도이다. 제 4A 도는 A1에서 A10까지의 제 1 층의 배치도를 나타내며, 여기서 "A" 레벨 전도성 소자의 제 1 단부의 병렬 상호접속은 접속 구조(CON1)로 도시된다.
제 2 층(제 4B 도)의 소자(B1-B10)가 역순으로 순차적으로 접속된 나선형 구조의 중심에는 10개의 접속 와이어의 그룹(A', A2'.... A10')이 나타난다. 나선형 구조의 출력은 제 4B 도에 병렬 접속(CON2)으로서 도시되며, "B" 레벨의 모든 소자의 병렬 접속을 형성한다.
전술한 전류 도전성의 향상과 더불어, 본 발명의 멀티 소자 유도성 구조체는 전체 인덕턴스가 증가되도록 배열될 수 있다. 이렇게 행하면, 멀티 소자 유도성 구조체는 상기 인덕터를 형성하는 인접 소자의 제각기 분리된 전도성 소자내에 도출된 상호 또는 자기 인덕턴스(mutual or self-inductances)의 총합을 사용할 수 있도록 배열될 수 있다. 사용되는 상호 또는 자기 인덕턴스에 의한 방안 혹은 배열은 "라인 혼합(line mixing)"으로 일컬어질 수 있다. 라인 혼합은 본질적으로 인접한전도성 소자 사이의 기생 인덕턴스를 사용한다. 거리(d) 만큼 떨어진 길이 1의 두 도체간의 상호 인덕턴스는 다음과 같다:
5l[ln(I/d+G)+H+d/I],
여기서, G = [l+(I/d)2]1/2, H = [l+(d/I)2]1/2
따라서, 이들 식으로부터, 거리(d)가 작아질 수록 전도성 소자는 더욱 근접하게 되고, 근접한 소자의 전류 흐름의 결과로서 각 소자에서 발생된 인덕턴스는 더욱 증가하게 된다.
제 5A 도에는 절연 기판상에 형성된 10개의 병렬 전도성 소자(E1, E2, ...E10)가 10개의 병렬 전도성 소자(F1, F2,......F10)와 혼합되는 유도성 구조체가 도시되어 있다. 10개의 "F" 소자는 기판상의 소자(E1, E2,......E10) 사이에 삽입된다. 그 결과, 10개의 병렬 전도성 소자 쌍(E1, F1, E2, F2,......E10, F10)이 형성된다. 각 쌍의 소자(예를 들면, E1, F1)간의 이격 거리는 약 7μm이다. 또한, 제 5A 도에는 제 1 레벨의 반대편 절연 기판상에 배치되는 병렬 전도성 소자의 제 2 레벨이 도시되어 있으며, "G1, H1,..... G5, H5, G6, H6,...... G10, H10"와 같이 배열된다. 전도성 소자간의 접속은 다음과 같다. 상위 레벨의 소자(E1)의 후단부(back end)는 하위 레벨의 소자(G10)의 후단부와 접속되고, E2의 후단부는 G9와 접속되고, E3은 G8와 접속되는 것과 같이 순차적 역순으로 접속된다. 소자(E1- E10)는 제각기전단부(front end)에서 전기적으로 병렬로 접속된다. 그러면, 전도성 소자(G1- G10) 각각의 전단부는 전단부 소자(F1- F10)와 제각기 전기적으로 접속된다. 그후, 소자(F1- F10)의 후단부는 소자(H1- H10)와 역순으로 전기적으로 접속된다. 10개로 형성된 소자 경로의 일예는 E1-G10에서 F10-H1까지 확장한다. 따라서, E1-F1, G10-H10, E2-F2, 및 G9-H9과 같이 인접하게 되면, 도전 경로 소자를 통해 흐르는 전류로부터 발생된 상호 인덕턴스는 전체 인덕턴스에 부가된다. 제 5A 도의 인덕터는 제 3A 도 및 제 3B 도에 도시된 구조의 개선된 컨덕턴스 전체를 나타내며, 인접한 전도성 소자 사이의 상호 인덕턴스가 발생되어 전체 인덕턴스가 증가하게 된다.
제 5B 도에는, 제 5A 도를 참조하며 전술한 바와 같이, 증가된 인덕턴스 및 증가된 컨덕턴스를 나타내는 유도 구조를 개략적으로 도시한 배치도가 도시되어 있다. 도면에서 CON3으로 도시된 부분은 소자(E1- E10)의 전단부가 제각기 병렬로 접속됨을 나타낸다. CON4 부분에서, 소자(E1- E10)의 상부층은 제 2 층 소자(G1- G10)의 후단부와 순차적 역순으로 접속된다. CON5 부분에서, 소자(G1- G10)의 전단부는 소자(F1- F10)의 후단부와 순차적으로 접속된다. 그후, CON3에서 소자(F1- F10)의 후단부는 소자(H1- H10)의 후단부와 순차적 역순으로 접속된다.
10개의 동일 저항, 4개의 EGFH 전도성 소자의 전술한 구조는 전류 밀집의 사소한 효과에 의해 증가되는 컨덕턴스 및 더 높은 양호도 Q를 위해 인덕터내에 증가된 전체 인덕턴스 모두를 제공한다. 그러나, 전술한 구조는 단지 본 발명의 구현가능한 것들중 하나를 예시한 것에 불과하다. 전도성 소자의 상호접속을 변경하면, 소자간의 거리가 변경되며, 이로 인해 상호 인덕턴스가 변경된다. 예를 들면, 전술한 양방향 소자는 E1, F1,...... E5, F5, F6, E6,..... F10, E10과 같은 상위 레벨 및 G1, H1, ... G5, H5, H6, G6, ......H10, G10과 같이 하위 레벨상에 배치될 수 있으며, 본 기술 분야에 통상적인 지식을 가진 자에 의해 다른 조합으로 구현될 수도 있다.
이상 본 발명이 바람직한 실시예에 따라 구체적으로 기술되었지만, 본 발명은 전술한 실시예로 한정되지 않으며, 본 발명의 정신 및 영역을 벗어나지 않은 범위내에서 여러가지로 변경될 수 있다.
제 1 도는 종래 기술의 Al로 형성된 실리콘 인덕터에 대한 도체 폭(W) 대 양호도(Q)의 그래프를 도시한 도면
제 2 도는 통상적인 제조 기법으로 형성된 나선형 인덕터의 일부를 도시한 평면도
제 3A 도는 본 발명의 고주파 회로용 인덕터의 일실시예를 도시한 투시도
제 3B 도는 제 3A도의 유도성 구조체를 도시한 측면도
제 4A 및 4B 도는 제 3A 및 3B 도의 유도성 구조체의 실시예의 양 레벨의 상호접속을 도시한 배치도
제 5A 도는 본 발명의 고주파 회로용 인덕터의 또다른 실시예를 구성하는 소자의 측면도
제 5B 도는 제 5A 도의 인덕터의 일실시예의 유형의 배치도
도면의 주요 부분에 대한 부호의 설명
22: 실리콘 기판
24: 알루미늄 도체
A1, A2, ...A10, 및 B1, B2, B10: 전도성 소자
A1, A2'... A10': 접속 와이어
E1, E2, E10및 F1, F2,......F10: 전도성 소자
G1, G2,......G10, 및 H1, H2,....H10: 전도성 소자
Claims (13)
- 반도체 집적 회로(a semiconductor integrated circuit)에 집적가능한(integrable) 유도성 구조체(an inductive structure)에 있어서,(a) 절연 기판(a dielectric substrate)과;(b) 제 1 및 제 2 단부(first and second ends)를 구비하고, 상기 기판상에 하나의 패턴(a pattern)으로서 순차적인 순서로 배치되는, 실질적으로 병렬의 전기적으로 절연된 N개의 전도성 소자의 시퀀스(a sequence of N substantia parallel, electrically isolated conductive elements)를 포함하는 폭 W 및 길이 L의 제 1 전도체(a first electrical conductor)와;(c) 제 1 및 제 2 단부를 구비하고, 상기 기판상에 순차적인 순서로 배치되고, 상기 제 1 전도체의 상기 소자와 병렬로 구성되는 실질적으로 병렬의 전기적으로 절연된 N개의 전도성 소자의 시퀀스를 포함하는 폭 W 및 길이 L의 제 2전도체로서, 상기 제 1 전도체의 상기 소자의 상기 제 2 단부는 상기 제 2 전도체의 순차적으로 대응하는 인접한 소자의 제 1 단부와 접속되어 N개의 별개의 도전 경로 소자(a sequence of N distinct conductive path element)를 형성하는, 상기 제 2 전도체를 포함하는반도체 집적 회로에 집적가능한 유도성 구조체.
- 반도체 집적 회로에 집적 가능한 구조체에 있어서,(a) 상반된 제 1 및 제 2 평편한 표면을 갖는 기판과;(b) 제 1 및 제 2 단부를 구비하고 상기 제 1 표면상에 하나의 패턴으로서 순차적인 순서로 배치되고, 실질적으로 병렬의 전기적으로 절연된 N개의 전도성 소자의 시퀀스를 포함하는 폭 W 및 길이 L의 제 1 전도체와;(c) 제 1 및 제 2 단부를 구비하고 상기 제 2 표면상에 하나의 패턴으로서 순차적인 순서로 배치되는 실질적으로 병렬의 전기적으로 절연된 N개의 전도성 소자의 시퀀스를 포함하는 폭 W 및 길이 L의 제 2 전도체로서, 상기 제 1 전도체의 상기 제 2 단부는 상기 제 2 전도체의 상기 제 1 단부에 순차적인 역순서로 전기적으로 접속되어 실질적으로 동일한 길이의 N개의 전도성 소자의 시퀀스를 형성하는, 상기 제 2 전도체를 포함하는반도체 집적 회로에 집적가능한 구조체.
- 제 2항에 있어서,상기 제 1 전도체의 상기 제 1 단부가 전기적으로 접속되고, 상기 제 2 전도체의 상기 제 2 단부가 전기적으로 접속되는 것에 의해, 10개의 병렬로 제각기 접속되는 동일 길이를 갖는 소자(ten separate, parallel, connected, equilength elements)로 형성된 단일 도전 경로가 정의(define)되는반도체 집적 회로에 집적가능한 구조체.
- 제2항에 있어서,(a) 상기 제 1 단부와 제 2 단부 사이에 연장하고 폭 W 및 길이 L를 갖는 실질적으로 병렬의 전기적으로 절연된 N개의 전도성 소자의 시퀀스를 포함하는 제 3 전도체로서, 상기 제 3 전도체의 각각의 연속적인 소자(consecutive element)는 상기 제 1 표면상에서 상기 제 1 전도체의 각각의 연속적인 소자와 병렬로 배치되는, 상기 제 3 전도체와;(b) 상기 제 1 단부와 제 2 단부 사이에 연장하고 폭 W 및 길이 L를 갖는 실질적으로 병렬의 전기적으로 절연된 N개의 전도성 소자의 시퀀스를 포함하는 제 4 전도체로서, 상기 제 4 전도체의 각각의 연속적인 소자는 상기 제 2 표면상에서 상기 제 2 전도체의 각각의 연속적인 소자와 병렬로 배치되며, 상기 제 3 전도체의 상기 전도성 소자의 제 2 단부는 상기 제 4 전도체의 상기 전도성 소자의 상기 제 1 단부에 순차적인 역순서로 전기적으로 접속되고, 상기 제 2 전도체의 상기 전도성 소자의 제 2 단부는 상기 제 3 전도체의 상기 전도성 소자의 제 1 단부에 순차적으로 전기적으로 접속되는 것에 의해, 실질적으로 동일한 길이의 동일한 저항을 갖는 N개의 전도성 소자가 형성되는, 상기 제 4 전도체를 더 포함하는반도체 집적 회로에 집적가능한 구조체.
- 제 4항에 있어서,상기 제 1 전도체의 상기 전도성 소자의 상기 제 1 단부는 전기적으로 접속되고, 상기 제 4 전도체의 상기 전도성 소자의 상기 제 2 단부도 전기적으로 접속되는 반도체 집적 회로에 집적가능한 구조체.
- 제 2항에 있어서,상기 각 소자 사이에는 폭 W'의 비전도성 영역(a non-conductive region)이 W〉W'의 조건으로 배치되는 반도체 집적 회로에 집적가능한 구조체.
- 제 6항에 있어서,상기 N은 10이고, 상기 W는 약 6μm이며, W'는 약 1μm인 반도체 집적 회로에 집적가능한 구조체.
- 제 2항에 있어서,상기 전도체들은 나선형(spiral) 구조인 반도체 집적 회로에 집적가능한 구조체.
- 제1항에 있어서,상기 기판은 절연 물질(a dielectric material)을 포함하는 반도체 집적 회로에 집적가능한 구조체.
- 유도성 구조체를 포함하고 고주파 응용에서 사용하기 위한 집적 회로에 있어서, 상기 유도성 구조체는:(a) 제 1 및 제 2 단부를 구비하고 제 1 평면 패턴(a first planar pattern)을 형성하도록 순차적으로 배치되는 실질적으로 병렬의 전기적으로 절연된 N개의 전도성 소자의 시퀀스를 포함하는 폭 W 및 길이 L를 갖는 제 1 전도체와;(b) 제 1 및 제 2 단부를 구비하고 제 2 평면 패턴(a second planar pattern)을 형성하도록 순차적으로 배치되는 실질적으로 병렬의 전기적으로 절연된 N개의 전도성 소자의 시퀀스를 포함하는 폭 W 및 길이 L를 갖는 제 2 전도체로서, 상기 제 1 평면 패턴은 절연 물질층에 의해 상기 제 2 평면으로부터 분리되는, 상기 제 2 전도체를 포함하되;상기 제 1 전도체의 상기 제 2 단부가 상기 제 2 전도체의 상기 제 1 단부에 순차적인 역순서로 전기적으로 접속되는 것에 의해, 실질적으로 동일한 길이의 N개의 전도성 소자의 조합(a combination)이 형성되는집적 회로.
- 제 10 항에 있어서,상기 유도성 구조체는,(a) 제 1 및 제 2 단부를 구비하고 실질적으로 병렬의 전기적으로 절연된 N개의 전도성 소자의 시퀀스를 포함하는 폭 W 및 길이 L의 제 3 전도체로서, 상기 제 3 전도체의 각각의 순차적인 전도성 소자는 상기 제 1 전도체의 각각의 순차적인 소자와 병렬로 배치되는, 상기 제 3 전도체와;(b) 제 1및 제 2 단부를 구비하고 실질적으로 병렬의 전기적으로 절연되는 N개의 전도성 소자의 시퀀스를 포함하는 폭 W 및 길이 L의 제 4 전도체로서, 상기제 4 전도체의 각각의 순차적인 전도성 소자는 상기 제 2 전도체의 각각의 순차적인 소자와 병렬로 배치되고, 상기 제 3 전도체의 상기 전도성 소자의 제 2 단부는 상기 제 4 전도체의 상기 전도성 소자의 제 1단부에 순차적인 역순서로 전기적으로 접속되고, 상기 제 2 전도체의 상기 소자의 상기 제 2 단부는 상기 제 3 전도체의 상기 소자의 상기 제 1 단부에 순차적으로 전기적으로 접속되는 것에 의해, 실질적으로 동일 길이의 동일 저항을 갖는 N개의 전도성 소자의 시퀀스가 형성되는, 상기 제 4 전도체를 포함하는 집적 회로.
- 제11항에 있어서,상기 제 1 전도체의 상기 전도성 소자의 상기 제 1 단부가 전기적으로 접속되고, 상기 제 4 전도체의 전도성 소자의 상기 제 2 단부가 전기적으로 접속되는 것에 의해, 10개로 제각기 병렬로 접속되고 실질적으로 동일한 저항이 동일한 길이를 갖는 소자로 구성된 단일 도전 경로가 정의되는집적 회로.
- 제 10 항에 있어서,상기 고주파의 동작 영역은 약 100MHz 에서 약 10GHz 까지의 범위를 갖는 영역으로 확장하는 집적 회로.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/359,309 | 1994-12-19 | ||
| US08/359,309 US5559360A (en) | 1994-12-19 | 1994-12-19 | Inductor for high frequency circuits |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100310794B1 true KR100310794B1 (ko) | 2003-05-09 |
Family
ID=23413269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950051038A KR100310794B1 (ko) | 1994-12-19 | 1995-12-16 | 반도체집적회로에집적가능한유도성구조체및집적회로 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5559360A (ko) |
| JP (1) | JP3819061B2 (ko) |
| KR (1) | KR100310794B1 (ko) |
Families Citing this family (46)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3725599B2 (ja) * | 1995-09-07 | 2005-12-14 | 株式会社東芝 | 平面型磁気素子 |
| US6549112B1 (en) * | 1996-08-29 | 2003-04-15 | Raytheon Company | Embedded vertical solenoid inductors for RF high power application |
| US5831331A (en) * | 1996-11-22 | 1998-11-03 | Philips Electronics North America Corporation | Self-shielding inductor for multi-layer semiconductor integrated circuits |
| EP0862218B1 (en) * | 1997-02-28 | 2007-02-28 | Telefonaktiebolaget LM Ericsson (publ) | An improved-q inductor with multiple metalization levels |
| FI971180A (fi) * | 1997-03-20 | 1998-12-23 | Micronas Oy | Stripe-line-kela |
| US6160303A (en) * | 1997-08-29 | 2000-12-12 | Texas Instruments Incorporated | Monolithic inductor with guard rings |
| US5909050A (en) * | 1997-09-15 | 1999-06-01 | Microchip Technology Incorporated | Combination inductive coil and integrated circuit semiconductor chip in a single lead frame package and method therefor |
| US5952893A (en) * | 1998-03-06 | 1999-09-14 | International Business Machines Corporation | Integrated circuit inductors for use with electronic oscillators |
| US6169008B1 (en) * | 1998-05-16 | 2001-01-02 | Winbond Electronics Corp. | High Q inductor and its forming method |
| US6201287B1 (en) * | 1998-10-26 | 2001-03-13 | Micron Technology, Inc. | Monolithic inductance-enhancing integrated circuits, complementary metal oxide semiconductor (CMOS) inductance-enhancing integrated circuits, inductor assemblies, and inductance-multiplying methods |
| US6249191B1 (en) | 1998-11-23 | 2001-06-19 | Micron Technology, Inc. | Monolithic integrated circuit oscillators, complementary metal oxide semiconductor (CMOS) voltage-controlled oscillators, integrated circuit oscillators, oscillator-forming methods, and oscillation methods |
| US6429504B1 (en) * | 2000-05-16 | 2002-08-06 | Tyco Electronics Corporation | Multilayer spiral inductor and integrated circuits incorporating the same |
| US6455915B1 (en) | 2000-05-30 | 2002-09-24 | Programmable Silicon Solutions | Integrated inductive circuits |
| US6917095B1 (en) | 2000-05-30 | 2005-07-12 | Altera Corporation | Integrated radio frequency circuits |
| US6714113B1 (en) | 2000-11-14 | 2004-03-30 | International Business Machines Corporation | Inductor for integrated circuits |
| US20020158305A1 (en) * | 2001-01-05 | 2002-10-31 | Sidharth Dalmia | Organic substrate having integrated passive components |
| US6534843B2 (en) | 2001-02-10 | 2003-03-18 | International Business Machines Corporation | High Q inductor with faraday shield and dielectric well buried in substrate |
| US6639298B2 (en) | 2001-06-28 | 2003-10-28 | Agere Systems Inc. | Multi-layer inductor formed in a semiconductor substrate |
| US6667536B2 (en) | 2001-06-28 | 2003-12-23 | Agere Systems Inc. | Thin film multi-layer high Q transformer formed in a semiconductor substrate |
| US7310039B1 (en) | 2001-11-30 | 2007-12-18 | Silicon Laboratories Inc. | Surface inductor |
| US6750750B2 (en) * | 2001-12-28 | 2004-06-15 | Chartered Semiconductor Manufacturing Ltd. | Via/line inductor on semiconductor material |
| DE10220653A1 (de) * | 2002-05-08 | 2003-11-27 | Infineon Technologies Ag | Integrierte Leiterbahnanordnung |
| US7260890B2 (en) * | 2002-06-26 | 2007-08-28 | Georgia Tech Research Corporation | Methods for fabricating three-dimensional all organic interconnect structures |
| US6900708B2 (en) * | 2002-06-26 | 2005-05-31 | Georgia Tech Research Corporation | Integrated passive devices fabricated utilizing multi-layer, organic laminates |
| US6987307B2 (en) * | 2002-06-26 | 2006-01-17 | Georgia Tech Research Corporation | Stand-alone organic-based passive devices |
| US7141883B2 (en) * | 2002-10-15 | 2006-11-28 | Silicon Laboratories Inc. | Integrated circuit package configuration incorporating shielded circuit element structure |
| US7489914B2 (en) * | 2003-03-28 | 2009-02-10 | Georgia Tech Research Corporation | Multi-band RF transceiver with passive reuse in organic substrates |
| US7202648B2 (en) * | 2003-05-05 | 2007-04-10 | Intel Corporation | Fully integrated DC-to-DC regulator utilizing on-chip inductors with high frequency magnetic materials |
| US6936764B2 (en) * | 2003-08-12 | 2005-08-30 | International Business Machines Corporation | Three dimensional dynamically shielded high-Q BEOL metallization |
| US7375411B2 (en) * | 2004-06-03 | 2008-05-20 | Silicon Laboratories Inc. | Method and structure for forming relatively dense conductive layers |
| US8345433B2 (en) * | 2004-07-08 | 2013-01-01 | Avx Corporation | Heterogeneous organic laminate stack ups for high frequency applications |
| US7564954B2 (en) * | 2005-02-07 | 2009-07-21 | Adomo, Inc. | Form-based user interface for controlling messaging |
| US7932801B2 (en) * | 2005-05-03 | 2011-04-26 | Koninklijke Philips Electronics N.V. | Winding arrangement for planar transformer and inductor |
| US7501924B2 (en) * | 2005-09-30 | 2009-03-10 | Silicon Laboratories Inc. | Self-shielding inductor |
| US20070246805A1 (en) * | 2006-04-25 | 2007-10-25 | Ligang Zhang | Multi-die inductor |
| US7439840B2 (en) | 2006-06-27 | 2008-10-21 | Jacket Micro Devices, Inc. | Methods and apparatuses for high-performing multi-layer inductors |
| US7808434B2 (en) * | 2006-08-09 | 2010-10-05 | Avx Corporation | Systems and methods for integrated antennae structures in multilayer organic-based printed circuit devices |
| US7504705B2 (en) * | 2006-09-29 | 2009-03-17 | International Business Machines Corporation | Striped on-chip inductor |
| US7989895B2 (en) * | 2006-11-15 | 2011-08-02 | Avx Corporation | Integration using package stacking with multi-layer organic substrates |
| CN102087909A (zh) * | 2009-12-08 | 2011-06-08 | 上海华虹Nec电子有限公司 | 内外径电流补偿的多路径叠层电感 |
| CN102097198A (zh) * | 2010-11-29 | 2011-06-15 | 番禺得意精密电子工业有限公司 | 组合式电感器 |
| US9225392B2 (en) * | 2011-03-09 | 2015-12-29 | Qualcomm Incorporated | Flat power coil for wireless charging applications |
| US8648664B2 (en) | 2011-09-30 | 2014-02-11 | Silicon Laboratories Inc. | Mutual inductance circuits |
| US9865392B2 (en) * | 2014-06-13 | 2018-01-09 | Globalfoundries Inc. | Solenoidal series stacked multipath inductor |
| US9570233B2 (en) * | 2014-06-13 | 2017-02-14 | Globalfoundries Inc. | High-Q multipath parallel stacked inductor |
| US9548158B2 (en) * | 2014-12-02 | 2017-01-17 | Globalfoundries Inc. | 3D multipath inductor |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4979016A (en) * | 1988-05-16 | 1990-12-18 | Dallas Semiconductor Corporation | Split lead package |
| US5027255A (en) * | 1988-10-22 | 1991-06-25 | Westinghouse Electric Co. | High performance, high current miniaturized low voltage power supply |
| US5039964A (en) * | 1989-02-16 | 1991-08-13 | Takeshi Ikeda | Inductance and capacitance noise filter |
| MY105486A (en) * | 1989-12-15 | 1994-10-31 | Tdk Corp | A multilayer hybrid circuit. |
| IL94340A (en) * | 1990-05-09 | 1994-05-30 | Vishay Israel Ltd | Selectable high precision resistor and technique for production thereof |
| JPH0583017A (ja) * | 1991-09-24 | 1993-04-02 | Mitsubishi Electric Corp | マイクロ波集積回路装置 |
| US5243319A (en) * | 1991-10-30 | 1993-09-07 | Analog Devices, Inc. | Trimmable resistor network providing wide-range trims |
| JP3141562B2 (ja) * | 1992-05-27 | 2001-03-05 | 富士電機株式会社 | 薄膜トランス装置 |
-
1994
- 1994-12-19 US US08/359,309 patent/US5559360A/en not_active Expired - Lifetime
-
1995
- 1995-12-16 KR KR1019950051038A patent/KR100310794B1/ko not_active IP Right Cessation
- 1995-12-18 JP JP32776295A patent/JP3819061B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3819061B2 (ja) | 2006-09-06 |
| JPH08241962A (ja) | 1996-09-17 |
| US5559360A (en) | 1996-09-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100310794B1 (ko) | 반도체집적회로에집적가능한유도성구조체및집적회로 | |
| CN100382208C (zh) | 电感元件 | |
| EP1396875B1 (en) | 3-D spiral stacked inductor on semiconductor material | |
| CN100375283C (zh) | 半导体装置 | |
| US6124624A (en) | Q inductor with multiple metallization levels | |
| JP4202914B2 (ja) | 平面誘導性部品および平面変成器 | |
| US5610433A (en) | Multi-turn, multi-level IC inductor with crossovers | |
| US7570144B2 (en) | Integrated transformer and method of fabrication thereof | |
| US6882240B2 (en) | Integrated segmented and interdigitated broadside- and edge-coupled transmission lines | |
| CN1294757A (zh) | 一种电感器件 | |
| KR100232334B1 (ko) | 유도성 구조체 및 집적회로 | |
| KR20030057303A (ko) | 반도체 물질 상의 비아/라인 인덕터 | |
| US6714113B1 (en) | Inductor for integrated circuits | |
| US20070217122A1 (en) | Capacitor | |
| US8327523B2 (en) | High density planarized inductor and method of making the same | |
| US6650220B2 (en) | Parallel spiral stacked inductor on semiconductor material | |
| US20070096340A1 (en) | Electronic assembly having graded wire bonding | |
| US7053460B2 (en) | Multi-level RF passive device | |
| KR100695989B1 (ko) | 반도체소자의 플럭스 캐패시터 | |
| JP2000357774A (ja) | 複数本導線線路、インダクタ素子及びモノリシックマイクロ波集積回路 | |
| US20060202338A1 (en) | Integrated interconnect arrangement | |
| US20040089949A1 (en) | Semiconductor device with an improved transmission line | |
| JPH10125859A (ja) | 螺旋型インダクタ | |
| JPH0562010U (ja) | スパイラルインダクター |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120907 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20130906 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20140901 Year of fee payment: 14 |
|
| EXPY | Expiration of term |