KR100637078B1

KR100637078B1 - 절단형 병렬 적층 인덕터

Info

Publication number: KR100637078B1
Application number: KR1020050012259A
Authority: KR
Inventors: 김성남; 이성수; 이재섭
Original assignee: 삼성전자주식회사
Priority date: 2005-02-15
Filing date: 2005-02-15
Publication date: 2006-10-23
Also published as: US7515027B2; KR20060091811A; US20060192645A1

Abstract

절단형 병렬 적층 인덕터가 개시된다. 본 발명에 따른 절단형 병렬 적층 인덕터는 기판, 기판 위에 형성된 산화막, 산화막 내부에 형성된 나선형태의 복수의 금속층 및 복수의 금속층을 병렬로 접합시키기 위해 복수의 금속층의 소정 영역에 형성된 복수의 비아(via)를 포함하며, 복수의 금속층의 소정 영역에 나선형태의 공동이 형성되는 것을 특징으로 한다. 본 발명에 의하면, 복수의 금속층 중앙에 공동을 형성시킴으로써 외부로부터 인덕터에 전류가 인가되는 경우 전류 공핍 영역이 종래보다 감소하게 된다. 이로 인해, 표피효과로 인한 손실이 감소하여, 인덕터의 충실도(Q factor)가 향상되는 장점이 있다.

인덕터, 표피효과, 고주파, Q 팩터, 트랜시버

Description

절단형 병렬 적층 인덕터{The shredded parallel stacked inductor}

도 1은 본 발명에 따른 절단형 병렬 적층 인덕터의 전체 단면도,

도 2는 도 1의 금속층의 구조를 상세하게 도시한 도면,

도 3은 도 2의 A-A' 선을 절단하여 도시한 단면도,

도 4는 도 2의 비아(via)의 접합 위치를 도시한 도면,

도 5는 본 발명에 따른 절단형 병렬 적층 인덕터의 성능(performance)을 간접적으로 비교하기 위한 제1 시뮬레이션 결과를 도시한 도면,

도 6은 본 발명에 따른 절단형 병렬 적층 인덕터의 성능(performance)을 간접적으로 비교하기 위한 제2 시뮬레이션 결과를 도시한 도면, 그리고

도 7은 본 발명에 따른 절단형 병렬 적층 인덕터의 성능(performance)을 간접적으로 비교하기 위한 제3 시뮬레이션 결과를 도시한 도면이다.

* 도면의 주요 부분에 대한 간단한 설명 *

10: 기판 20: 산화막

30: 제1 금속층 40: 제2 금속층

50: 공동 60: 비아(via)

100: 인덕터

본 발명은 인덕터에 관한 것으로, 보다 상세하게는 인덕터의 금속층에 발생하는 표피효과로 인한 손실을 줄여서 더욱 높은 충실도(Quality factor)를 갖도록 한 절단형 병렬 적층 인덕터에 관한 것이다.

일반적으로 송수신기(tranceiver)는 통신기기 간의 송수신되는 신호를 송신 및 수신하는 기기로서, CDMA, GSM, WLAN, UWB 등 다양한 분야에 이용된다. 이러한 송수신기는 전압제어 발진기, LNA, 믹서, 전력 증폭기, LC 필터 등의 구성 부분을 포함하여 구성된다.

송수신기의 각 구성 부분에는 인덕터가 사용되며, 최근에는 높은 Q 팩터를 갖는 인덕터에 대한 요구가 증대되고 있다. 예를 들면, 전압제어 발진기의 위상 잡음을 줄이기 위한 설계의 핵심은 높은 Q 팩터를 갖는 인덕터의 채용이다. 또한, 전압제어 증폭기, 전력 증폭기 및 믹서 등을 통합하기 위해서 높은 Q 팩터를 갖는 인덕터가 필수적이다.

이와 같은 Q 팩터는 표피효과와 밀접한 관계를 갖고 있는데, 일반적으로 높은 Q 팩터를 갖는 인덕터를 구현하기 위해서는 인덕터에 발생하는 표피효과로 인한 손실을 최대한 줄여야 한다.

표피효과란 금속과 같은 도체에 고주파 전류를 인가시 전류가 도체의 표면 부근만을 흐르는 현상을 말한다. 이와 같은 표피효과가 발생하는 이유는 도체를 흐르는 전류의 방향이 급속히 변화하기 때문에 도체 내부에 유도기전력이 발생하여, 도체의 중심부에 전류를 흐르기 어렵게 하기 때문이다. 표피효과 발생시 전류가 도체 내부로 침투할 수 있는 두께를 표피두께라고 하며, 다음과 같은 수학식으로 표현된다.

수학식 1에서, δ는 표피두께, f는 주파수, μ₀는 진공에서의 투자율, σ는 도체의 전도도를 의미한다. 여기서, π와 μ₀는 고정된 값이다.

수학식 1을 참조하면, 도체의 전도도가 높아지고, 도체에 인가되는 전류의 주파수가 높을수록 표피두께가 감소한다. 한편, 최근에는 가진 인덕터를 구현하기 위해, 인덕터를 구성하는 금속층이 알루미늄에서 구리로 대체되고 있는데, 구리는 알루미늄보다 전도도가 56% 정도 더 높은 특성을 갖는다. 또한, 인덕터에 인가되는 전류의 주파수가 갈수록 높아지는 추세이다.

이와 같이, 금속층이 높은 전도율을 가질수록, 인덕터에 인가되는 전류의 주파수가 높아질수록 표피효과(skin effect)로 인한 손실이 증가하게 되며, 이로 인해 인덕터의 Q 팩터가 감소하게 된다.

따라서, 본 발명의 목적은 인덕터에 전류 인가시 발생되는 표피효과를 최대한 줄이고, 금속층의 DC 저항을 줄임으로써 인덕터의 충실도(Q factor)를 보다 향 상시킬 수 있는 절단형 병렬 적층 인덕터를 제공하기 위함이다.

상기 목적을 달성하기 위한 본 발명에 따른 절단형 병렬 적층 인덕터는 기판; 상기 기판 위에 형성된 산화막; 상기 산화막 내부에 형성된 나선형태의 복수의 금속층; 및 상기 복수의 금속층을 병렬로 접합시키기 위해 상기 복수의 금속층의 소정 영역에 형성된 복수의 비아(via);를 포함하며, 상기 복수의 금속층의 소정 영역에 나선형태의 공동이 형성된 것이 바람직하다.

여기서, 상기 복수의 비아(via)의 형성위치는, 상기 금속층의 시작 부분, 끝 부분 및 모서리 부분을 포함하는 것이 바람직하다.

여기서, 상기 공동은, 상기 복수의 금속층의 시작 부분과 끝 부분을 제외한 상기 복수의 금속층 중앙 부분에 형성되는 것이 바람직하다.

여기서, 상기 공동의 형성으로 인하여, 외부로부터 전류 인가시, 상기 금속층의 전류 공핍 영역이 감소되는 것이 바람직하다.

여기서, 상기 절단형 병렬 적층 인덕터는 상기 비아(via)에 의해 병렬로 적층된 구조를 갖는 것이 바람직하다.

여기서, 상기 복수의 금속층의 장변의 길이는 대략 10μm 정도이며, 상기 복수의 금속층의 단변의 길이는 대략 3μm 정도인 것이 바람직하다.

이하에서는 첨부된 예시도면을 참조하여 본 발명에 대해 설명한다.

도 1은 본 발명에 따른 절단형 병렬 적층 인덕터의 전체 단면도이다. 도 1을 참조하면, 본 절단형 병렬 적층 인덕터(100)는 CMOS 공정에 의해 실리콘 기판(10) 위에 형성된 산화막(20) 내에 복수의 금속층인 제1 금속층(30) 및 제2 금속층(40)이 나선형으로 형성된다. 또한, 도 1에 도시되지는 않았으나, 제1 금속층(30)과 제2 금속층(40)은 소정 영역은 비아(도 4 참조)에 의해 접합되는 구조를 갖는다.

도 2는 도 1의 금속층의 구조를 상세하게 도시한 도면이며, 도 3은 도 2의 A-A' 선을 절단하여 도시한 단면도이다. 도 2 및 도 3을 참조하여 본 발명에 따른 절단형 병렬 적층 인덕터의 구조 및 동작원리에 대해 상세히 설명한다.

먼저, 도 2를 참조하면, 제1, 제2 금속층(30, 40)은 나선형 도체의 중앙에 공동(50)이 형성된 구조이다. 공동(50)은 나선형으로 형성된 도체 즉, 복수의 금속층(30,40)의 중앙에 소정 간격으로 형성되며, 복수의 금속층(30, 40)의 배열 구조와 동일한 나선 형태를 형성한다. 이 때, 복수의 금속층(30, 40)의 시작 부분과 끝 부분에는 공동(50)이 형성되지 않는다. 본 실시예에서 제1 금속층(30) 및 제2 금속층(40)의 장변의 폭은 대략 10μm, 단변의 폭은 대략 3μm인 정도인 것이 바람직하다.

본 명세서 상에서는 설명의 편의를 위하여 공동을 기준으로 내부에 위치하는 제1 금속층 부분을 제1 내부 금속층(30a)으로 정의하고, 공동을 기준으로 외부에 위치하는 제1 금속층 부분을 제1 외부 금속층(30b)으로 정의한다. 이와 마찬가지로, 공동을 기준으로 내부에 위치하는 제2 금속층 부분을 제2 내부 금속층(40a), 공동을 기준으로 외부에 위치하는 제2 금속층 부분을 제2 외부 금속층(40b)이라 한다. 외부로부터 제1, 제2 금속층(30, 40)에 전류가 인가되는 경우, 도 2에 도시된 화살표 방향을 따라 전류가 이동한다. 또한, 각 금속층(30, 40)은 비아(via)(60)에 의해 평행하게 접합된다.

도 3을 참조하면, 외부로부터 복수의 제1, 제2 금속층(30, 40)에 전류가 인가되면, 표피효과가 발생하여 소정 표피두께 만큼만 전류가 흐르게 되고, 복수의 금속층(30, 40) 내부에는 전류가 흐르지 않는 전류 공핍 영역(current depletion layer)(70)이 생성된다. 이러한 전류 공핍 영역(70)이 커질수록 전류가 흐르는 면적이 줄어들게 된다.

본 발명에 따른 절단형 병렬 적층 인덕터(100)에서 전류가 인가되는 복수의 금속층(30, 40)은 나선형 도체의 중앙에 공동(50)이 형성된 구조이다. 공동(50)은 나선형으로 형성된 복수의 금속층(30, 40)의 중앙 부분에 소정 간격으로 형성되며, 금속층(30, 40) 배열 구조와 동일한 나선 형태를 형성한다. 이와 같은 공동 (50)이 형성됨으로 인하여, 전류 공핍 영역(70)의 크기가 종래보다 작아지게 된다.

따라서, 전류가 통과하는 표면적이 증가하게 되고, 결국 표피효과로 인한 손실을 줄일 수 있으며, 이로 인해 인덕터(100)의 충실도(Q facter)가 향상되게 된다.

한편, 도체의 저항은 도체의 길이 및 단면적에 관계되어 있다. 이를 수학식으로 나타내면 다음과 같다.

수학식 2에서, A는 전류가 통과하는 도체의 단면적, l은 도체의 길이, R은 도체의 저항을 의미한다. 본 절단형 병렬 적층 인덕터(100)는 복수의 제1, 제2 금속층(30, 40)이 병렬로 접합되는 구조를 가지므로, 전류가 통과하는 단면적이 커진다. 따라서, 저항이 작아지므로, 제1, 제2 금속층(30, 40)에 흐르는 전류의 손실이 줄어들게 된다.

도 4은 도 2의 비아(via)의 접합 위치를 도시한 도면이다. 도 4를 참조하면, 비아(60)는 복수의 금속층(30, 40)의 전영역에 위치되는 것이 아니라, 일부 영역에만 위치되어, 제1 금속층(30)과 제2 금속층(40)를 접합시킨다. 본 발명의 바람직한 실시예에서는 복수의 금속층(30, 40)의 시작 부분과 끝 부분, 좌측 모서리 부분 및 우측 모서리 부분의 4곳에 비아(60)가 형성된다. 비아(60)의 접합 위치가 복수의 금속층(30, 40) 전 영역에 위치하게 되면, 금속층의 표피효과가 증가하여 인덕터(100)의 충실도가 악화되기 때문이다.

한편, 비아(60)의 접합 위치는 도 4에 도시된 영역에 반드시 한정되는 것은 아니다. 즉, 비아(60)의 접합 위치는 충실도(Q factor)와 관련되어 있으므로, 실험적으로 충실도가 증가할 수 있는 영역에 설치되는 것이 바람직하다.

도 5는 본 발명에 따른 절단형 병렬 적층 인덕터의 성능(performance)을 간접적으로 비교하기 위한 제1 시뮬레이션 결과를 도시한 도면이다. 도 5를 참조하면, ①은 일반적인 인덕터에서의 Q값을 도시한 곡선이며, ②는 금속층 중앙에 공동을 형성시켜 구현된 절단형 인덕터에서의 Q값을 도시한 곡선, ③은 공동을 형성시키지 않고, 복수의 금속층을 비아(via)로 접합시킨 구조를 갖는 인덕터에서의 Q값을 도시한 곡선이다. 이 때, 비아는 금속층의 시작 부분, 끝 부분 및 4곳의 모서리 부분에 위치된다.

시뮬레이션 결과를 살펴보면, 일반적인 인덕터의 경우, 최대 Q값은 대략 9.1 정도인데 반하여, 절단형 인덕터의 경우 최대 Q값이 대략 11.2 정도로 일반적인 인덕터의 경우보다 약 23% 정도 Q값이 향상되었음을 알 수 있다. 한편, 복수의 금속층을 비아(via)로 접합시킨 구조를 갖는 인덕터의 경우 최대 Q값은 대략 9.2 정도로 Q값이 거의 향상되지 않았음을 알 수 있다.

도 6은 본 발명에 따른 절단형 병렬 적층 인덕터의 성능(performance)을 간접적으로 비교하기 위한 제2 시뮬레이션 결과를 도시한 도면이다. 도 6을 참조하면, ①은 일반적인 인덕터에서의 Q값을 도시한 곡선이며, ②는 복수의 금속층을 비아(via)로 접합시킨 구조를 갖는 인덕터에서의 Q값을 도시한 곡선으로, 이 때, 비아는 금속층의 시작 부분과 끝 부분의 2곳에만 위치된다. ③은 비아(via)가 복수의 금속층의 시작 부분과 끝 부분 및 4곳의 모서리 부분에 설치된 인덕터에서의 Q값을 도시한 곡선이다.

시뮬레이션 결과를 참조하면, ②의 경우, 최대 Q값은 대략 8.5 정도로 일반적인 인덕터의 경우보다 오히여 최대 Q값이 떨어졌음을 알 수 있다. 한편, ③의 경우, 최대 Q값은 대략 9.2 정도로 일반적인 인덕터의 경우와 거의 동일함을 알 수 있다.

도 7은 본 발명에 따른 절단형 병렬 적층 인덕터의 성능(performance)을 간접적으로 비교하기 위한 제3 시뮬레이션 결과를 도시한 도면이다. 도 7을 참조하면, ①은 일반적인 인덕터에서의 Q값을 도시한 곡선이며, ②는 금속층에 하나의 공 동을 형성시켜, 두 부분으로 절단된 구조의 금속층을 갖는 인덕터에서의 Q값을 도시한 곡선이다. 이 때, 금속층에 형성된 공동의 폭은 2μm로 설정되었다. ③은 금속층에 두 개의 공동을 형성시켜, 세 부분으로 절단된 구조의 금속층을 갖는 인덕터에서의 Q값을 도시한 곡선이다. 이 때, 금속층에 형성된 두 개의 공동의 폭은 각각 0.5μm로 설정되었다.

시뮬레이션 결과를 참조하면, 일반적인 인덕터인 ①의 경우, 최대 Q값은 대략 9.1 정도이며, ②의 경우, 최대 Q값은 대략 11.1 정도로 일반적인 인덕터의 최대 Q값에 비하여 23% 정도 상승되었음을 알 수 있다. 또한, ③의 경우, 최대 Q값은 대력 11.7 정도로 일반적인 인덕터의 최대 Q값에 비하여 29% 정도 상승되었음을 알 수 있다.

이상에서 설명한 바와 같이, 본 발명에 의하면, 복수의 금속층 중앙에 공동을 형성시킴으로써 외부로부터 인덕터에 전류가 인가되는 경우 전류 공핍 영역이 종래보다 감소하게 된다. 이로 인해, 표피효과로 인한 손실이 감소하여, 인덕터의 충실도(Q factor)가 향상되는 장점이 있다.

또한, 본 발명에 의하면, 비아를 이용하여 복수의 금속층을 병렬로 접합시켜, 금속층의 저항을 줄임으로써, 인덕터의 충실도가 향상되는 장점이 있다.

이상에서는 본 발명의 바람직한 실시예에 대해서 도시하고 설명하였으나, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위에 있게 된다.

Claims

기판;

상기 기판 위에 형성된 산화막;

상기 산화막 내부에 형성된 나선형태의 복수의 금속층; 및

상기 복수의 금속층을 병렬로 접합시키기 위해 상기 복수의 금속층의 소정 영역에 형성된 복수의 비아(via);를 포함하며,

상기 복수의 금속층의 소정 영역에 나선형태의 공동이 형성된 것을 특징으로 하는 절단형 병렬 적층 인덕터.
제1항에 있어서, 상기 복수의 비아(via)의 형성위치는,

상기 금속층의 시작 부분, 끝 부분 및 모서리 부분을 포함하는 것을 특징으로 하는 절단형 병렬 적층 인덕터.
제1항에 있어서, 상기 공동은,

상기 복수의 금속층의 시작 부분과 끝 부분을 제외한 상기 복수의 금속층 중앙 부분에 형성되는 것을 특징으로 하는 절단형 병렬 적층 인덕터.
제1항에 있어서, 상기 금속층은 상기 공동의 형성으로 인하여 외부로부터 전류인가시, 전류 공핍 영역이 감소되는 것을 특징으로 하는 절단형 병렬 적층 인덕터.
제1항에 있어서, 상기 절단형 병렬 적층 인덕터는

상기 비아(via)에 의해 병렬로 적층된 구조를 갖는 것을 특징으로 하는 절단형 병렬 적층 인덕터.
제1항에 있어서,

상기 복수의 금속층의 장변의 길이는 대략 10μm 정도이며, 상기 복수의 금속층의 단변의 길이는 대략 3μm 정도인 것을 특징으로 하는 절단형 병렬 적층 인덕터.