KR101079347B1 - 다층의 유기 적층물을 이용하여 제조되는 집적 수동디바이스 - Google Patents

다층의 유기 적층물을 이용하여 제조되는 집적 수동디바이스 Download PDF

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Abstract

본 발명은, 유기체 물질로 만들어진 다층 보드에서 집적될 수 있는 유기체 디바이스를 포함한다. 수동 디바이스들이 표면 마운트 디바이스(SMD) 또는 볼 그리드 어래이(BGA)에서 회로 보드 상에 일체로 제조될 수 있다. 대안적으로는, 수동 디바이스는 독립형 SMD 또는 BGA/칩 스케일 팩키지(CSP) 형태로 조립하여 다층 보드, 세라믹 캐리어 또는 실리콘 플랫폼상에 집적화 수동 디바이스의 형태로 올릴 수 있다. 수동 디바이스는 SMD 형태에서는 두 측면을, 그리고 BAG/CSP 형태에서는 4 측면을 차폐하는 측면을 포함하고 있다. 상기 차폐 측면은 외장형 또는 매립형일 수 있다.

Description

다층의 유기 적층물을 이용하여 제조되는 집적 수동 디바이스{INTEGRATED PASSIVE DEVICES FABRICATED UTILIZING MULTI-LAYER, ORGANIC LAMINATES}
본 발명은 일반적으로 집적 수동 디바이스의 제조에 관한 것으로, 특히 유기 적층물을 이용하여 제조되는 수동 필터에 대한 토폴로지(topologies)에 관한 것이다.
무선 주파수(RF) 필터는 일반적으로 대역 외 에너지를 제거하고 화상-대역 신호의 거부를 수행하는데 이용된다. 중심 주파수가 대부분의 RF 표준에 대해 멀티-기가헤르츠 범위를 향해 스케일링되기 때문에, 대부분의 아키텍처의 RF 필터의 설계에 있어 문제점이 발생한다. 캐리어 주파수가 더 높아지고, 필터에 대해 부하된 Q(캐리어 주파수 ÷ 3dB 대역폭)가 더 높아짐에 따라, 필터 디바이스를 구성하는 인덕터, 캐패시터 및 공진기 등의 소자에 대한 무부하 품질 팩터에 대해 더 큰 요구가 발생한다.
동축 공동(coaxial cavity) 또는 모노블록(monoblock)형 필터는 그 고성능으로 인해 산업 응용, 특히 휴대용 통신 장비 분야에서 아주 보편적으로 이용되고 있다. 동축 라인 등의, 라운딩되는 전송 라인부로, 또는 샤프 코너를 회피함으로써 그와 같은 장치에서 저손실이 달성된다. 그러나, 세라믹 동축 공동 또는 모노블록 필터에는 여러 단점이 존재한다. 예를 들어, 이들 필터용 몰드(mold)는 비용이 비싸며 각각의 새로운 설계는 보통 새로운 몰드를 필요로 한다. 또한, 동축형 세라믹 필터를 제조할 때, 서로 다른 동축 공진기가 별도로 소결되고 코팅되며, 수동으로 접속 와이어를 납땜함으로써 서로 접속된다. 또한, 그와 같은 필터는 전형적으로 소정의 마운팅 지지부에 기계적으로 신뢰성있는 방식으로 고정되고, 이에 의해 제조 프로세스가 더 어려워지고 비용이 증가한다. 마지막으로, 크기의 감소는 특정의 고유전율 세라믹을 이용함으로써 달성되고, 그로인해 매체에서의 유효 파장을 감소시킨다.
저온 동시소성 세라믹 모듈(low temperature co-fired ceramic module: LTCC)에 기초한 다층 세라믹(MLC) 기술을 이용하여 제조되는 다층 평판 필터 및 다층 LTCC 기반 필터는 세라믹 공동 필터의 1/40의 용적을 가질 수 있다. 그와 같은 장치는 셀룰러 응용과 달리, 좁은 대역폭 및 큰 롤-오프(roll-off)를 요구하지 않는 데이터 통신 장비 및 디지털 무선 전화용으로 개발된다. 이들 필터는 고주파수 손실을 낮추도록 대략 100㎛의 금속 두께를 달성하기 위해 세라믹 기술에서 이용되는 비전형적인 금속화 기술을 이용할 수 있다. 상기 기술 상의 다른 근본적인 제한으로 인하여, MLC 및 LTCC 필터는 공동 필터만큼 우수하게 동작하지 않는다. 예를 들어, 하나의 제한은 세라믹 소자를 구성하는 유전성 시트의 두께를 선택하는 유연성(예를 들어, 4mm < 두께 < 8mm)이 결여된 것이다. 또한, 다층 세라믹 필터는 상기 다층 세라믹 필터를 제조하는데 사용되는 비전형적인 공정으로 인하여 비용이 더 비싼 단점을 갖는다. 고비용의 일 예는 유기 적층물 공정(예를 들어, <230℃)에 비해 더 높은 고유의 공정 온도(예를 들어, >800℃)이다. 또한, LTCC에 대한 8"x8" 및 MLC 기술에 대한 6"x6"의 공칭 최대값에 비해 18"x12" 패널의 배치 공정을 처리 할 수 있는 유기 적층물 공정을 이용할 때 스케일의 경제측면에서 레버리지 효과를 얻을 수 있다.
세라믹의 문제점 및 비용 측면에서의 유기 적층물 공정의 장점을 실현하는 동안, 유기 기판에 제조된 필터는 일반적으로 공동 필터 또는 다층 세라믹 필터의 성능을 제공하지 못한다. 유기 필터에 의해 실현되는 대역폭은 충분히 작지 않고 훨씬 큰 대역폭 응용에 대해 삽입 손실이 너무 높다. 예를 들어, Son, M.H., Kim, Y.J., Lee, S.S. "Low-Cost Realization of ISM Band Pass Filters Using Integrated Combline Structures", 2000 Asia-Pacific Microwave Conference, pp. 1294-1297. [2] G. Hong and M. Lancaster, Microstrip Filters for RF/Microwave Applications Design, Wiley, June 2001을 참조하라.
따라서, 고주파수, 저손실이며 저비용의 비교적 소형의 풋프린트(footprint)를 갖는 대역통과 필터에 대한 요구가 산업분야에 존재한다.
본 발명은 유기 공정에 적합한 토폴로지를 통합하며 더 낮은 비용, 더 낮은 온도 및 더 높은 성능의 유기 공정을 이용하여 필터링을 수행하는 접적 수동 디바이스를 포함한다. 이들 필터는 소형 또는 유사한 풋프린트에서 동등하거나 더 우수한 성능을 갖는 공동 필터, MLC 및 LTCC 필터의 규격을 충족시킬 수 있다. 특히, 본 발명은 다층 보드에 직접 집적되거나, 또는 표면 실장 부품(surface mount device: SMD)이나 볼 그리드 어레이(BGA)/ 칩 스케일 패키지(CSP) 디바이스로서 패키징될 수 있는 디바이스를 제조하는 방법 및 토폴로지를 포함한다.
본 발명의 일 실시예에 따르면, 휴대용 전화, 셀 폰, 무선 인프라구조, WLAN 등에 사용되는 소형의 박형 평면형 협대역 대역통과 필터는, 제 1 유기 유전기판 상에 또는 접속을 통해 배선되는 다수의 유전기판 상에 서로 근접하여, 그리고 서로 직접 자기적으로 결합되도록 근접하여 형성되는 복수의 엔드 단락 하이브리드 CPW/스트립라인/마이크로스트립 미앤더(microstrip meander)/스트레이트 인덕터 또는 전송 라인 공진기를 포함한다.
인덕터가 원하는 기생 용량을 제공하지 못하는 상황에서, 각 인덕터는 공진기를 함께 형성하는 션트 병렬 플레이트(shunted parallel plate)(즉, 2개 이상의 플레이트) 개방 마이크로스트립 스터브 캐패시터를 분리하도록 접속될 수 있다. 인덕터 사이의 자기적 결합이 원하는 결합을 제공하지 않는 상황에서, 공진기는 일련의 병렬 플레이트/인터디지털(inter-digital) 캐패시터 및/또는 인덕터를 더 이용하여 전기적으로 결합될 수 있다. 상기 공진기는 또한, 자기적으로 그리고 용량적으로 결합될 수 있다. 또한, 병렬 플레이트/인터디지털 캐패시터, 인덕터 또는 전송 라인은 임피던스 정합 목적을 위해 상기 디바이스의 입력 및 출력 단자의 2개의 공진기의 양측에 사용될 수 있다.
본 발명의 일 측면에 따르면, 정전 용량을 달성하기 위해 사용되는 유전 재료는 적층물 또는 박막에서 액정 폴리머(LCP) 또는 폴리페닐 에테르(PPE) 등의 실질적으로 임의의 저비용, 고성능의 유기물이다. 유기 적층물의 유전율, 손실 및 두께는 그와 같은 응용에 필요한 캐패시턴스 및 밀도의 범위를 달성해야 한다. 예를 들어, 유전율은 대략 2 내지 100 사이에 있어야 하고, 손실은 대략 0.01 미만이어야 하며, 두께는 대략 10 미크론 내지 1000 미크론 사이에 있어야 한다. 본 발명은 적당한 상대적 유전율(예를 들어, 대략 2 내지 100)을 갖는 박형 유기 유전체(예를 들어, 대략 50 미크론 이하의 두께)를 삽입함으로써 캐패시턴스의 범위를 제공할 수 있다. 이용가능한 캐패시턴스 범위는 피코패럿에서 펨토패럿(femptoparad) 사이이다.
유전체가 캐패시터를 집적하기 위해서 너무 손실성이 크면, 개별 캐패시터가 상기 유전체의 손실을 보상하기 위해 사용될 수 있다. 이것은 다층 세라믹, LTCC 또는 공동 필터를 이용하는 것에 비해 비용면에서 효율적인 해결법일 수 있다. 그러나, 그 성능은 개별 캐패시터의 성능에 의존할 수 있다.
본 발명은 그라운드/션트 요소를 용이하게 부가하게 하는 공면 도파관(CPW)형 토폴로지를 더 포함한다. CPW 토폴로지를 이용함으로써, 과전류에 대한 부가의 경로를 제공하여 전류 집중 영역으로부터 전류를 낮추게 되고, 그로인해 디바이스의 자기적 그리고 전기적 결합을 줄일 수 있다. 또한, CPW 토폴로지는 대역통과 필터, 저역통과 필터 및 고역통과 필터에서 요구되는 것보다 훨씬 많은 인덕터 및 캐패시터를 필요로 하는 듀플렉서 및 디플렉서(diplexer) 등의 소자를 가능하게 하는 신호 전달 요소에 근접한 기준 전압을 허용한다.
본 발명의 일 양상에 따르면, 본 발명에 따른 모든 유기 필터는 유기 기술을 이용하기 때문에 다층 보드에 집적될 수 있다. 보드는 전형적으로 SMD 또는 BGA/CSP 구성에서 보드 상에 설치되는 디바이스의 캐리어로서 이용된다. 그러나, 원한다면 유기 재료를 이용하는 본 발명에 따른 필터는 다층 보드 상에 설치가능한 독립형 SMD 또는 BGA/CSP 형태로 구성될 수 있다.
필터의 설계는 간섭 및 방사로부터 차폐를 제공하도록 하나 이상의 측면 상에 금속을 갖는 하나 이상의 두꺼운 유기 코어를 삽입함으로써 독립 형태 또는 집적 디바이스로서의 디바이스의 최종 패키징이 행해지도록 하여 달성된다.
본 발명에 따르면, 여기에 설명된 토폴로지 및 레이아웃을 갖는 임의의 적절한 저비용, 고성능의 유기물(예를 들어, LCP 및 PPE)을 이용하는 다층 필터는 동일한 형태 팩터를 갖는 다층 세라믹 필터의 성능을 달성할 수 있을 뿐 아니라, 약 1/10 용적의 공동 필터 소자 및 약 1/2 용적의 모노블록 필터의 성능을 에뮬레이트할 수 있다. 그와 같은 필터 설계는 2개의 층으로 달성될 수 있지만, 본 발명의 공정 및 설계는 더 높은 집적도를 갖는 훨씬 더 컴팩트한 디바이스를 형성하도록 집적되는 다층(>2층) 캐패시터 및 인덕터를 허용한다.
예를 들어, 박형 적층 기판의 2개 측면 상에 2개의 금속층을 이용하는 본 발명에 따라 구성되고 양측 상에 차폐되는 2개의 폴(pole) 필터는 3x3 mm의 풋프린트 및 1.5mm의 높이를 갖고 1.8mm의 높이를 갖는 4x5mm 모노블록 필터의 성능을 에뮬레이트한다. 12"x12" 기판 상에, 필터 간 간격을 포함하여 대략 6500개의 소자를 제조할 수 있으며, 이는 비용면에서 효율적임을 나타낸다. 본 발명에 따른 필터는 세라믹 필터 또는 몰딩 공동 필터에서의 다층에 비해, CPW형 토폴로지 때문에 2개의 패터닝된 금속층만을 필요로 한다. 이는 또한, 세라믹 필터나 몰딩 공동 필터에 비해 설계 시간, 공정 시간 및 제조 비용을 감소시킨다.
본 발명은 필터 및 공진기 요소의 문맥에서 개시되었지만, 본 발명의 교시에 의해, 디플렉서, 듀플렉서, 발룬, 파워 콤바이너, 대역-스톱/대역 제거 필터 및 파워 분배기, 저역-통과 필터 및 고역-통과 필터 등의 다른 집적 수동 디바이스(IPD)에 용이하게 적용될 수 있다. 이들 서로 다른 소자 전부는 여기에 개시된 대역통과 필터와 약간만 다른 토폴로지의 인덕터, 캐패시터 및/또는 전송 라인을 포함한다.
본 발명의 다른 시스템, 방법, 특징 및 장점은 다음의 도면 및 상세한 설명을 숙고한 후에 당업자에게 명백해질 것이다. 그와 같은 모든 부가의 시스템, 방법, 특징 및 장점은 본 명세서 내에 포함되고, 본 발명의 범위내에 포함되며 첨부한 청구범위에 의해 보호되는 것이다.
본 발명은 일반적인 용어를 사용하여 설명되고, 첨부되는 도면을 참조하여 설명되며, 상기 도면이 반드시 일정 비율로 도시되지는 않았다.
도 1a는 도 2, 3 및 4에 도시된 유전체 필터의 동작을 설명하는 제 1 등가 회로도이다.
도 1b는 전송 라인 또는 인덕터 공진기 요소를 이용하여 도 1a의 유전체 필터의 동작을 설명하는 제 2 등가 회로도이다.
도 2a ~ 도 2c는 본 발명의 일 실시예에 따른 제 1 유기 유전체 필터의 여러 도면을 도시한다.
도 3a ~ 도 3c는 본 발명의 일 실시예에 따른 제 2 유기 유전체 필터의 여러 도면을 도시한다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 제 3 유기 유전체 필터의 여러 도면을 도시한다.
도 5는 본 발명의 일 실시에 따른 유기 대역통과 필터의 상면도로부터의 X-레이이다.
도 6은 도 5의 유기 대역통과 필터의 측면 사시도로부터의 X-레이이다.
도 7은 도 5의 유기 대역통과 필터에 대한 하드웨어 상관관계 모델의 도식적 표면이다.
도 8은 본 발명의 일 실시에 따른 BGA형 유기 필터의 상면도로부터의 사진이다.
도 9는 도 8의 BGA형 유기 필터에 대한 측정 및 모델링된 데이터의 도식적 표현이다.
도 10은 본 발명의 일 실시예에 따른 SMD 캐패시터를 포함하는 유기 유전체 필터의 상면도로부터의 사진이다.
도 11은 도 10의 유기 유전체 필터의 하드웨어 상관관계 모델의 도식적 표현이다.
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본 발명은 첨부한 도면을 참조하여 이하에 더 자세히 설명되지만, 본 발명의 모든 실시예가 도시되지는 않는다. 또한, 본 발명은 여러 다른 형태로 구현될 수 있으며 여기에 설명된 실시예에 제한되는 것으로 해석되어서는 안된다. 오히려, 이들 실시예는 상기 개시가 적용가능한 법적 요건을 만족시키도록 제공된다. 유사 참조 숫자는 전체를 통해 유사 요소를 지칭한다.
본 발명에 따른 필터의 동작은 도 1a의 대역통과 필터(10)를 참조하여 이하에 설명된다. 그러나, 당업자에 의해 이해되는 바와 같이, 본 발명의 교시는 다른 집적 수동 디바이스에 용이하게 적용한다. 따라서, 본 발명의 범위는 대역통과 필터에 제한되지 않으며, 디플렉서, 듀플렉서, 멀티플렉서, 발룬, 파워 콤바이너, 대역-스톱/대역 제거 필터 및 파워 분배기, 저역-통과 필터 및 고역-통과 필터 등의 다른 디바이스를 포함한다.
도 1a를 참조하면, 본 발명에 따른 유전체 대역통과 필터(10)의 등가 회로도가 도시되어 있다. 도 1a에서, 인덕터(12, 14)는 공진기(20, 22)를 각각 형성하기 위해, 각각의 대응하는 캐패시터(16, 18)와 협력한다. 인덕터(12, 14)는 도 2 ~ 도 4를 참조하여 이하에 논의되는 스트립라인 또는 CPW/스트립라인 또는 CPW/마이크로스트립 인덕터에 대응한다. 캐패시터(16, 18)는 각각, 인덕터(12 및 14)와 동일한 층 상에 형성되거나, 개별 캐패시터를 이용함으로써 형성되는 캐패시터에 대응한다. 캐패시터(24)는 공진기 간 결합을 위해 형성되는 캐패시터에 대응한다. 도 1a에서, 캐패시터(26, 28)는 각각, 입력 및 출력에서의 원하는 임피던스에 대한 정합을 제공한다. 또한, M은 인덕터(12 및 14) 사이의 자기적 결합이다. 인덕터(12 및 14)의 인덕턴스는 또한, 공진기의 동등한 인덕턴스 성분을 나타낼 수 있고, 캐패시터(16 및 18)의 캐패시턴스는 공진기의 캐패시턴스 성분을 나타낼 수 있다. 도 1a에 도시된 회로 토폴로지는 2개의 폴 필터의 일 실시예를 도시하는 한편, 인덕터(12, 14)와 캐패시터(24) 사이의 상호 인덕턴스에 의해 추가의 폴이 이루어질 수 있다. 또한, 노드의 캐패시터 결합, 노드의 인덕터 결합, 션트-입력 기하, 입력 기하 또는 메시 캐패시터 결합 등의 토폴로지를 이용하는, 제 1 순서, 제 2 순서 내지 제 n 순서 버터워스, 체비체브(chebychev), 타원, 블링크오프(blinkoff), 대칭, 비대칭, 노치(notch) 부가 필터와 같은 응답을 에뮬레이트하는 전송 특성을 달성하도록 여러 구성으로 더 많은 인덕터 및 캐패시터를 부가함으로써 필요한 결합 요소가 공진기에 부가될 수 있다.
필터의 정지대역(stopband) 특성은 듀플렉서 설계에서 전송 및 수신 경로 사이의 격리를 결정하는데 있어서 중요한 인자이다. 기술분야에 알려진 바와 같이, 정지대역 거부가 이전에 언급된 공진기의 수를 증가시킴으로써, 또는 전송 제로를 부가함으로써 강화될 수 있다.
도 1b는 전송 라인 또는 인덕터 공진기 요소를 이용하는 유전체 필터의 대안적인 등가 회로도(10)이며, 여기서 인덕터(112)는 원하는 중심 주파수에서 공진한다. 권선수, 컨덕터의 길이, 외부 및 내부 직경 등의 회로(110)의 물리적 파라미터는 원하는 주파수에서 인덕터(112)를 공진시키도록 변경될 수 있다. 이에 의해, 공진기의 캐패시터에 대한 필요성이 제거됨으로써, 필터링 기능을 달성하는데 필요한 소자의 수가 감소된다. 그러나, 단점은 캐패시턴스를 증가시키기 위해 금속배선의 길이가 증가하는 것과, 증가된 인덕턴스가 회로의 손실을 증가시킬 수 있다는 것이다. 인덕터 요소가 너무 커지거나 너무 손실이 커지면, 도 1a에 도시된 바와 같은 대안적인 회로 설계를 이용하는 것이 바람직할 수 있다. 주목할 사항으로서, 도 1a 및 도 1b의 회로에서, 소자 사이의 결합은 자기적 결합, 전기적 결합 또는 그들의 조합에 의해 달성될 수 있다.
도 1a의 등가 회로도에 따른 유전체 필터의 예시적인 물리적 레이아웃은 도 2 ~ 도 4에 도시되어 있다. 도 2 ~ 도 4의 유전체 필터는 도 1a에 도시된 등가 회로도에 따라 상호 인덕턴스와 캐패시터(24)에 의해 얻어지는 부가의 폴 및 2개의 폴 구조를 갖는다.
도 2a ~ 도 2c를 참조하면, 본 발명에 따라 도 1a의 회로에 의해 예시된 필터의 표면 실장 부품(SMD) 실시예가 도시되어 있다. 구체적으로, 유기 대역통과 필터(200)는 인덕터(212 및 214)를 포함하며, 상기 인덕터(212 및 214)는 유기 유전층(236)(이는 LCP 또는 PPE 등의 박형 적층물일 수 있지만, 이에 제한되지는 않음) 상에 서로 근접하여 형성된 미앤더링 인덕터이며, 바람직하게는 쇼트 하이브리드 CPW-스트립라인(여기서 미앤더링 인덕터(212 및 214)를 형성하는 라인은 동일 평면 그라운드, 즉 매립 차폐(230)에 접속됨)이나, 또는 도금 스루홀(plated through holes)(232) 및/또는 외부 차폐 전극(234)에 접속되는 추가의 그라운드(248 및 250) 및 동일 평면 매립 차폐(230)가 존재하는 스트립라인 중 어느 하나로 구성된다.
이들 인덕터는 서로 매우 근접하기 때문에, 도 1a에 M으로 표현되는 이들 필터 사이의 자기적 결합은, 필터의 통과 대역폭을 증가시킬 수 있고, 그로인해 그 성능을 저하시킬 수 있다. 그러나, 2개의 접속차단 금속 플레이트(하나의 플레이트는 패터닝 도전층(238)을 이용하여 형성되고 다른 플레이트는 패터닝된 도전층(240)을 이용하여 형성됨)를 이용하여 형성되며 캐패시터 플레이트(224a, 224b)로서 도시되는 공진기 간 병렬 플레이트 결합 캐패시터(224)(동일 평면 매립 차폐(230)를 갖거나 갖지 않음)가 제공된다. 캐패시터 플레이트(224a, 224b)는, 공진기 간 결합 캐패시터 전극의 각 플레이트가 개별 공진기에 접속되어, 자기적 결합의 영향을 보상하도록 하며 매우 컴팩트한 필터를 형성하게 하도록 제 1 유기 유전층(236)을 삽입한다. 중심 캐패시턴스는 특정 대역폭을 달성하기 위해 펨토패럿만큼 작거나 피코패럿만큼 클 수 있다. 캐패시턴스가 작을수록 대역폭을 감소시킬 수 있다. 또한, 동등한 상호 인덕턴스와 병렬인 캐패시터(224)는 더 낮은 대역 또는 더 높은 대역에서 폴을 제공한다.
도전층(240)에 의해 형성되는 바닥 플레이트는 비아를 랜딩(landing)하고 캡쳐링(capturing)하기 위한 패드(246)를 갖는 비아(244) 등의, 유기 유전층(236)의 하나 이상의 마이크로비아를 이용하여 인덕터(212)에 접속한다. 제 1 및 제 2 차폐 전극(248, 250)은 상기 유기 코어층(252, 254) 상에 각각 형성되고, 여기서 상기 코어층(252 및 254)은 그 사이에 유기 유전층(236)을 삽입하도록 배치된다. 인덕터(212) 및 캐패시터(216)에 의해 형성되는 제 1 공진기(260) 및 인덕터(214) 및 캐패시터(218)에 의해 형성되는 제 2 공진기(262)는 병렬 플레이트 캐패시터(224)를 통해 서로 전기적으로 결합되고, 그에 의해 공진기 간 결합은 상기 자기적 결합과 전기적 결합을 조합하여 이루어진다.
본 발명에 따른 유전체 필터에서, 인덕터가 원하는 길이로 필요한 캐패시턴스를 제공하지 않는 경우에, 인덕터(212, 214)는 유전체가 삽입된 동일한 제 1 유 기 유전층(236)을 이용하여, 캐패시터(224)와 유사한 방식으로 캐패시터(216 및 218) 각각의 개별 그라운드/션트 병렬 플레이트(216a 및 218a) 각각에 접속될 수 있어, 함께 공진기 쌍(260, 262)을 형성할 수 있다.
미앤더 인덕터(212, 214) 중 하나에 의해 얻어지는 동등한 인덕턴스 L 및 캐패시터(216, 218) 중 하나로 인한 동등한 캐패시턴스 C는 대략 다음의 식 (1)에 의해 정의되는 필터의 중심 주파수인, 주파수 Fo에서 공진한다.
Figure 112005054829478-pct00001
캐패시터 플레이트(216a 및 218a)는 유기 유전층(236)의 반대 표면 위에, 대응하는 그라운드 플레이트(217)를 갖는다. 공통 플레이트를 갖는 것은 상기 캐패시터들 간의 결합을 일으키는바, 이러한 결합은 각각의 캐패시터(216 및 218)의 기생 인덕턱스 간의 상호 인덕턴스로서 디자인 동안 포함되어 고려되어야만 한다. 이러한 결합은 또 다른 폴(pole)들을 달성하는데 사용될 수 있다. 그러나, 만약 결합이 합성 단계(synthesis stage) 동안에 통과대역(passband)에서 문제를 일으킨다면, 플레이트(217)를 개별 플레이트들로 분할함으로써, 또는 플레이트(217)를 인덕터(212 및 214)측 상의 매립 차폐(in-built shielding)(230)에 연결시키는, 패드(274) 상의 수개의 비아를 추가함으로써, 과다 전류가 싱크(sink)하게 하여 소자들 사이의 결합을 줄일 수 있다.
게다가, 병렬 플레이트/인터디지털(interdigital) 캐패시터(226 및 228)는 임피던스 정합 목적을 위해 디바이스의 입력 및 출력 단자에서 제 1 및 최종 공진기 소자(260 및 262) 어느 쪽에서도 사용될 수 있다. 대안적으로, 필요하다면, 인덕터 또는 전송라인 또는 캐패시터, 인덕터 및 전송라인의 조합이 사용될 수 있다. 캐패시터(226 및 228)는 정합 목적으로 사용된다면, 필요한 공칭 캐패시턴스의 관점에서 중앙 캐패시턴스는 캐패시터(224)의 캐패시턴스이다. 즉, 캐패시터(226) 및 캐패시터(228)의 캐패시턴스는 캐패시터(224)에 비례한다.
도 2a 내지 도 2c에 도시된 본 발명의 실시예에 따른 유전체 필터는 적층 구조의 서로 다른 측면에 각각 형성된 적어도 두 개의 외부 차폐 전극(234)을 포함할 수 있으며, 상기 적층 구조는 차폐 전극(248 및 250)에 연결된 적어도 유기 유전층(252, 236, 및 254)을 포함한다. 이는 CPW 토폴로지에서 차폐 목적을 위해 필요하거나 필요하지 않을 수 있으며, 여기서 네 개의 모서리에 도금 스루홀(plated through hole)(232)의 사용은 충분하다. 도금 스루홀(232)를 사용하는 것은 외부 차폐 전극(234)에 대해 필요한 추가의 공간을 줄이고 또한 필요한 공정 비용을 절약할 수 있다. 그러나, 스트립라인 및 마이크로스트립 필터 토폴로지에서, 도금 스루홀(232) 및 외부 차폐 전극(234)은 함께 각각의 면을 따라 임의의 포인트에서 짧아진 인덕터/공진기 및 캐패시터에 대한 결합을 제공한다. 대안적으로, 제 1 유전층의 동일 평면상에 매립 차폐(230)를 구비한 CPW 토폴로지는 내부적으로 차폐를 제공하고, 공진기/인덕터 및 캐패시터에 그라운드 결합을 제공한다. 그러나, 일반적으로, 더 많은 노이즈가 존재하는 환경에서는 외부 그라운드 전극을 또한 갖는 것이 바람직하다.
유전체 필터(200)는 또한 외부 입력 단자 전극(264) 및 외부 출력 단자 전극(266), 그리고 일 면상의 상기 외부 입력과 출력 단자 전극들(264 및 266) 사이에 형성된 외부 그라운드 전극(차폐 전극(248 및 250), 스루홀(232), 또는 측면 차폐 전극(234)과 같은 것)을 포함하며, 상기 전극들(264 및 266)은 적어도 유전층(252, 236, 및 254)을 포함하는 적층 바디(laminated body)의 일 면상에 형성된다.
각각 유전체 코어층(252 및 254) 위에 형성된 차폐 전극(248 및 250)은 입력 및 출력 단자 전극(264 및 266)의 랜딩 단자(landing terminals)를 위한 공간을 남기도록 패턴되거나 바람직하게 그러한 형태이다. 본 발명을 설명할 목적으로, 차폐 전극(248 및 250)은 도 2b 및 2c에는 도시되지만, 도 2a에는 도시되지 않는다.
제 1 유기 유전층(236)은 PPE, N6000, 에폭시 기반 N4000-13, 또는 다른 적당한 저손실 유전체와 같은 단일 측면 구리 LCP 적층물(single side copper LCP laminate)과 같은 것을 포함할 수 있다.
보호층(270 및 272)이 각각 차폐 전극들(248 및 250) 위에 유전체 코어층(252 및 254)의 맞은편에 형성되어,구조물을 산화와 같은 환경 영향으로부터 보호하고, 그리고 또한 입출력 단자(264 및 266)과 도금 스루홀(232)에 의해 형성된 그라운드 패드로의 납땜을 위한 패턴을 생성한다. 보호층(270 및 272)은 납땜 마스크를 포함하고, 또는 보다 엄격한 애플리케이션에서 내성(tolerances)이 더 큰 프리프레그(prepreg)나 LCP와 같은 다른 물질이 바람직할 수 있다. 본 발명의 설명 목적으로, 보호층(270 및 272)은 도 2a 및 도 2b에 도시되지만, 도 2c에는 도시되지 않는다.
도 2a 내지 도 2c에 도시된 바와 같이, 본 발명에 따른 유전체 필터에서, 비아(244)를 사용하는 디바이스들 사이의 결합을 만드는 초기 스텝은 LCP층(또는 다른 적당한 유기 유전체)과 구리층을 통해 스루홀(지름이 사용되는 유전체의 두께와 같이 작은)을 드릴링(drilling) 함으로써 수행된다. 그 다음, LCP 구리 적층물의 양면은 무전해 도금(electroless) 또는 진공 증착된 구리와 같은 것에 의해 금속화된다. 그 다음, 구리가 적층물의 양면 상에 전기 도금되어 유기 유전층(236) 위에 금속화된 패턴(238 및 240)을 형성한다. 그 다음, 구리는 프린트되고 식각되어 키 필터 소자(key filter component)를 정의한다.
도 2a 내지 도 2c에 도시된 실시예에 따른 유전체 필터에서, 유전체 코어층(252 및 254)은 (고전력 애플리케이션들을 위한) 알루미늄, 구리, 몰리브넘(Molybenum) 금속과 제 1 기판보다 일반적으로 큰 두께를 갖는 적층 LCP 또는 적당한 유전체일 수 있으며, 이것은 필터의 양면 상에 소정의 두께를 가져 소자들을 캡슐화(encapsulate)한다. 모든 금속들은 디바이스의 상부 및 하부에서 바람직하게 전기도금되고 식각되고 패턴되어 신호 입력 및 출력을 위한 공간을 남긴다.
도 2a 내지 도 2c에 도시된 실시예에 따른 유전체 필터에서, 측벽 그라운드 차폐 전극(232 및 234)은, 필요하다면, 단일 또는 복수의 결합 드릴링 및 도금 스루홀에 의해, 또는 소우 커팅 디바이스(saw cutting device)를 사용하여 그 다음 스루홀에서 비아 무전해 도금 또는 스퍼터 시딩 구리(sputter seeded copper)를 결합함으로써 제조될 수 있다. 구리는 스루홀 및 표면 상에 전기도금될 수 있다. 그 다음, 구리는 프린트되고 식각되어 SMD 결합을 형성한다. 두 개 층에 대한 공정 흐름에 SMD 디바이스의 패키징을 더한 것이 이하에 더욱 상세하게 설명된다.
본 발명에 따른 유기 통과대역 필터(300)의 BGA/CSP 실시예가 도 3a 내지 도 3c에 도시된다. 본질적으로, 도 2a 내지 도 2c 및 도 3a 내지 도 3c에 도시된 필터의 모드 내부 구조는 동일하지만, 패키징만이 서로 다르며 이에 따라서 패키징하는 수단이 다르다. 예를 들면, 도 3a 내지 도 3c에서 얇은 적층층(예컨대, 유기 유전층(336))이 두 개의 두꺼운 코어들 사이에 패키지되지 않고, 일면상의 하나의 코어층(354)과 반대측 기판(336) 위에 제 1 보호층(370)과 함께 패키지된다. 더 두꺼운 코어(354)의 반대측이 금속화되어 차폐 전극(350)을 형성하고, 제 2 보호층(372)이 차폐 전극(350) 위에 배치된다. 보호층은 납땜 마스크나, 다른 애플리케이션들에 대해서는 더 큰 내구력을 가진 프리프레그나 LCP와 같은 다른 물질을 포함한다.
필터(300)의 이러한 패키지는 오로지 차폐 전극(350)만을 구비한 마이크로스트립 또는 CPW/마이크로스트립 필터를 표현한다. 디바이스 입력/출력 및 그라운드 단자를 결합하기 위해 스루홀을 사용하는 대신, 납땜 볼(solder ball)(380)이 사용된다. 측벽 그라운드 차폐 전극(334)이 필요한 경우에 매립 차폐 전극(330)과 차폐 전극(350)을 납땜 볼(380)에 결합하는데 사용된다.
대안적으로, 이는 도금 스루홀에 의해 수행될 수 있다. 도 2에서 전술한 바와 같이, 도금 스루홀(232)과 측벽 차폐 전극(234) 모두를 갖는 것은 일반적으로 불필요하고, 일반적으로 상기 양자는 서로 대안적으로 사용될 수 있다. 본 발명의 설명목적으로, 측벽 그라운드 차폐 전극(side wall grounded shield electrodes)(334)이 도 3a 내지 도 3c에 도시된다. 납땜 볼(382)은 입력 및 출력 단자를 통과대역 필터에 결합한다. 납땜 볼과 패키징이 이하에 제공된 방법론을 사용하여 구성된다. 보호층(370)(내부 적층에 대해서 수동 층 마스크, 납땜 마스크, 본드플라이 층(bondply layer) 또는 저온 서모셋(thermoset), 서모폴리머 물질 화합물로 잘 알려짐)은 기술분야에 공지된 바와 같이, 납땜 볼에 대한 개방부를 제공하는데 사용된다.
본 발명에 따른 필터 디바이스(400)의 실시예가 도 4a 내지 도 4b에서 도시되며, 이는 독립적인 캐패시터(402)와 금속 케이스나 캡(404)에 의해 형성된 외부 차폐를 이용한다. 본질적으로, 도 2a 내지 도 2c 및 도 3a 내지 도 3c의 모든 내부 구조는, 패키징이 도 4a 내지 도 4b의 실시예에서 서로 다르다는 것을 제외하고는 유사하며, 이것에 의해 패키징하는 수단이 제공된다. 예를 들면, 도 4a 내지 도 4c에서, 유기 유전층(436)(예컨대, 얇은 적층 기판)은 두 개의 두꺼운 코어들 사이에 패키지되지 않고, 단지 일면 상에 하나의 코어층(454)만을 구비하며, 여기서 차폐 전극(450)은 코어층(454)의 반대면 상에서 금속화된다. 유기 유전층(436)의 다른 면상에는 적당한 높이의 금속캡(404)이 있고, 이는 제 2 그라운드 기준을 제공한다. 유기 유전층(436)은 패턴된 도전층(438 및 440)에 의해 반대 표면상에서 금속화되고, 상기 도전층들은 도 2 및 3의 실시예에 대해서 전술한 바와 같이, 층(436) 내의 최소한 마이크로비아에 의해 전기적으로 결합된다. 기판(436)의 양면 상에 두꺼운 코어를 사용하는 대신, 이 실시예는 일면 상에 코어층과 다른 면 상에 유전체로서 공기를 사용한다. 이는 자체로 스트립라인이나 CPW/스트립라인 디바이스를 나타낸다. 스루홀이 오로지 코어 금속을 내부 금속 구조에 결합하는데 반하여 금속 캡(404)은 납땜 결합을 이용하여 관련 단자들에 결합된다. 금속 캡(404)은 입력 및 출력 단자을 위해 필요한 곳에 개방부를 가질 수 있다. 실시예는 독립적인 캐패시터를 사용하는 것에 한정되지 않음을 인식하는 것은 중요하다. 도 4a 내지 도 4b에 도시된 캐패시터는 또한 전술한 바와 같이, 필요하다면 기판에 또한 내장될 수 있다.
다음은 본 발명의 다양한 실시예들의 예이며, 여기서 각 설명적인 실시예는 본 발명의 수 개의 양상을 개시한다.
Ⅱ. 독립형 필터(Stand Alone Filters)를 제조하는 예시적인 방법
본 발명의 실시예에 따라 표면 실장 부품(SMD)으로 구성된, 도 2a 내지 도 2c에 도시된 필터와 같은 LCP 기반 IPD를 제조하는 예시적인 공정이 이제 설명된다. 우선, 스텝 1에서, 시작 물질이 선택되고, 이는 바람직하게 덮이지 않거나, LCP의 한면 또는 양면 위에 구리 호일(foil)로 덮일 수 있는 증강되거나 증강되지 않은 LCP 적층이다. 대안적인 물질은 PPE, PTEE 합성물, 하이드로카본 세라믹 합성물, BT 수지 합성물(예컨대, 스피드보드(Speedboard) C), 및 서모셋(예를 들어, Hitachi MCL-LX-67F)과 같은 다른 저 손실 유기 적층을 포함한다. 그 다음, 스텝 2에서 관통 비아(through vias)는 LCP 또는 다른 적층 및 구리층을 통해 드릴링된다. 이러한 마이크로비아는 기계적인 드릴링, 레이저 드릴링 또는 기술분야의 당업자에게 공지된 다른 적당한 방법으로 드릴링될 수 있다.
스텝 3 및 4는 관통 비아 및 적층의 금속화를 포함한다. 덮이지 않거나 또는 구리로 덮인 LCP 혹은 다른 적층들, LCP 또른 다른 적층의 양면들 그리고 비아들을 구비하여 시작하는 부가적인, 반 부가적인, 또는 공제된 공정은 무전해 도금, 진공 증착된 구리 또는 다른 증착 방법을 사용하여 시딩되어 연속적인 구리막을 형성한다. 디바이스에 대해서 목적 금속 두께를 달성하기 위해, 단일 스텝에서 전해질 도금이 수행되어 적층의 양면 상에 그리고 비아들 내에 구리가 형성된다. 스텝 5에서, 필터 소자에 대한 회로 정의는 공제적, 반부가적 혹은 완전 부가적 프로세스를 사용하여 수행될 수 있으며, 이 경우 구리가 패널 및 패턴 전기도금되고, 이후 프린트 및 식각 단계가 수행되어 필터 회로가 정의된다.
제조된 디바이스 회로는, 스텝 6에서, 스텝 1과 함께 앞서 설명된 바와 같은 LCP 또는 대안적인 적층 물질, 및/또는 (고전력 애플리케이션들을 위한) Al, Cu, Mo 금속의 진공 혹은 비진공 적층을 사용하여, 필터의 양면에 패키징되어 소자들을 캡슐화할 수 있을 정도의 충분한 두께가 제공된다. 스텝 7에서, 필요하다면, 내부 및 외부 금속 층들은 기계적으로 또는 레이저로, 포토, 혹은 플라즈마 공정으로 드릴링될 수 있는 도금 스루홀을 사용하여 결합되어, 신호 및 그라운드 결합 및 SMD 단자를 제공한다. 스루홀 없는 디바이스의 두 개의 에지들은 기계적인 드릴/라우트/밀, 레이저 커팅, 또는 소우 공정(SAWING process)을 사용하여 슬롯(slot)되어 후속 금속화 동안에 디바이스의 부가적인 차폐를 제공할 수 있다. 스텝 8에서 드릴링된 스루홀들 및 차폐 스롯(slot)들은 무전해 도금 또는 스퍼터/진공 증착된 구리로 시딩되어, 스텝 3과 관련하여 기술된 것과 실질적으로 동일한 방법으로 버스 층을 제공한다.
스텝 9, 10 및 11에서, 외부 층들의 최종 금속 두께는 스루홀, 차폐 슬롯, 및 상부 및 하부 표면들에서 전기 도금된 구리에 의해 달성된다. 공제된, 반부가적인, 또는 부가적인 공정들은 스텝(4 및 5)과 관련하여 전술된 바와 같이, 구리의 프린트 및 식각 공정을 가지고 외부층 그라운드 회로와 결합을 위한 SMD 단자를 정의하는데 사용될 것이다. 그 다음, 디바이스는 SMD 어셈블리에 대해 적당한 단자 금속을 부가하고 납땜 공정을 함으로써 마무리된다. 이러한 디바이스 단자상의 마무리용 금속들은 무전해질 Ni-Au, 이머전(immersion) 주석, 이머전 은, 전기도금된 Ni-Au, 납땜(HASL), 또는 유기 마무리 물질(OSP)과 같은 공통 도금된 금속 또는 합금이며, 이러한 선택은 필요한 애플리케이션에 따라 다르다.
그 다음, 완전히 제조된 웨이퍼는 개별 필터 소자로 싱귤레이트(singulate)된다. 싱귤레이션은 고속 다이싱 소우(dicing saw) 또는 펀칭이나 라우팅/밀링과 같은 대안적인 방법을 사용하여 수행된다. 이러한 제조 공정의 장점은 싱귤레이션 전에 혹은 후에 소자들의 완전한 전기적 테스트가 가능하다는 것이다.
본 발명의 실시예에 따라서 볼 그리드 어레이(BGA)나 칩 스케일 패키지(CSP)로 구성된, 도 3a 내지 도 3c에 도시된 필터와 같은 LCP 기반 IPD를 위한 다른 예시적인 공정이 이제 설명된다. 우선, 스텝 1에서, 시작 물질이 선택되고, 이는 바람직하게 덮이지 않거나, LCP의 한면 또는 양면 위에 구리 포일(foil)로 덮일 수 있는 증강되거나 증강되지 않은 LCP 적층이다.
대안적인 물질은 PPE, PTEE 합성물, 하이드로카본 세라믹 합성물, BT 수지 합성물(예컨대, 스피드보드(Speedboard) C), 및 서모셋(예를 들어, Hitachi MCL-LX-67F)과 같은 다른 저 손실 유기 적층을 포함한다. 그 다음, 스텝 2에서 관통 비아는 LCP 또는 다른 적층 및 구리층을 통해 드릴링된다. 이러한 마이크로비아는 기계적인 드릴링, 레이저 드릴링 또는 기술분야의 당업자에게 공지된 다른 적당한 방법으로 드릴링될 수 있다.
스텝 3 및 4는 관통 비아 및 적층의 금속화를 포함한다. 덮이지 않거나 또는 구리로 덮인 LCP 혹은 다른 적층들, LCP 또는 다른 적층의 양면들 그리고 비아들을 구비하여 시작하는 부가적인, 반 부가적인, 또는 공제된 공정은 무전해 도금, 진공 증착된 구리 또는 다른 공통 증착 방법을 사용하여 시딩되어 연속적인 구리막을 형성한다. 디바이스에 대해서 목적 금속 두께를 달성하기 위해, 단일 스텝에서 전해질 도금이 수행되어 적층의 양면 상에 그리고 비아들 내에 구리가 형성된다. 스텝 5에서, 필터 소자에 대한 회로 정의는 공제적, 반부가적 혹은 완전 부가적 프로세스를 사용하여 수행될 수 있으며, 이 경우 구리가 패널 및 패턴 전기도금되고, 이후 프린트 및 식각 단계가 수행되어 필터 회로가 정의된다.
제조된 디바이스 회로는, 스텝 6에서, 스텝 1과 함께 앞서 설명된 바와 같은 LCP 또는 대안적인 적층 물질, 및/또는 (고전력 애플리케이션들을 위한) Al, Cu, Mo 금속의 진공 혹은 비진공 적층을 사용하여, 필터의 양면에 소정의 두께로 패키징되어 소자들을 캡슐화한다.
단계들 7, 8 및 9에서, 필터 소자의 다른 면 위에, 커버 코팅 물질, 액체 포토 이메져블(liquid photo imageable)(LPI), 또는 드라이 막 납땜 마스크가 스핀 코팅, 커튼 또는 롤러 코팅, 드라이 막 적층, 스프레이 코팅과 같은 표준 공정 및 다른 것들을 사용하여 증착된다. 이러한 층은 후속 재흐름 동안에 단자들과 소자 어셈블리 사이에 납땜 흐름에 대한 장벽으로서 기능한다. 소자 단자들은 보드 레벨 배선을 위해 BGA 패드를 개방시키는 커버 코팅/납땜 마스크 물질에서의 개방 윈도우에 의해 한정된다. 이는 포토리소그래피나 레이저 제거와 같은 공정에 의해 수행된다. 그 다음, 디바이스는 SMD 어셈블리에 대해 적당한 단자 금속을 부가하고 납땜 공정을 함으로써 마무리된다. 이러한 디바이스 단자상의 마무리용 금속들은 무전해질 Ni-Au, 이머전(immersion) 주석, 이머전 은, 전기도금된 Ni-Au, 납땜(HASL), 또는 유기 마무리 물질(OSP)과 같은 공통 도금된 금속 또는 합금이며, 이러한 선택은 필요한 애플리케이션에 따라 다르고, 그리고 디바이스-대-모듈/PWB 배선을 위해 사용되는 납땜 또는 다른 합금과의 호환성에 따라 다르다.
스텝 10, 11 및 12에서, 배선은 스텝(8)에서 한정된 방식으로 Pb/Sn 납땜, 또는 다른 납을 포함하지 않는 납땜 및 금속 합금을 사용하여 윈도우에서 형성된다. 납땜 페이스트(paste) 및 리플로우(reflow)의 스크린 혹은 스텐실(stencil) 프린팅과 같은 공정 또는 도금 공정이 배선을 위한 범프(bump)를 형성하는데 사용될 수 있다. 필터 소자의 BGA/CSP 포맷은 싱귤레이션 전에 넓은 영역의 보드에서 소자들의 테스트를 가능하게 한다. 상기 테스트는, 예를 들면, 프로빙(probing) 기술이나 테스트 소켓(socket) 또는 픽스처(fixture)를 사용하여 수행된다.
그 다음, 완전히 제조된 웨이퍼는 개별 필터 소자로 싱귤레이트(singulate)된다. 싱귤레이션은 고속 다이싱 소우(dicing saw) 또는 펀칭이나 라우팅/밀링과 같은 대안적인 방법을 사용하여 수행된다. 이러한 제조 공정의 장점은 싱귤레이션 전에 혹은 후에 소자들의 완전한 전기적 테스트가 가능하다는 것이다.
Ⅲ. 실제 디바이스(Actual Device)
예 Ⅰ
본 발명의 실시예에 따른 유기 통과대역 필터(500)의 X-레이 포토그래프가 도 7 및 도 8에 제공된다. 필터(500)는 제 1 유기 유전층에서 서로 밀접하게 형성된 쇼트된(shorted) 하이브리드 CPW-스트립라인 미앤더 전송 라인 인덕터(512 및 514)를 포함하며, 상기 제 1 유기 유전층은 50㎛ 두께의 LCP 층이며, 상기 인덕터(512 및 514)는 직접 자기적으로 서로 결합되어 있다. 각 인덕터는 동일한 유전체 시트를 사이에 끼우고 있음으로써 분리된 병렬 플레이트 캐패시터(516 및 518)에 연결된다. 공진기 간 병렬 플레이트 결합 캐패시터(524)는 동일한 유기 유전체 시트를 사이에 끼우고 있는 분리된 두 개의 금속 플레이트들을 사용하여 형성되고, 공진기 간 결합 캐패시터 전극의 각 플레이트는 개별의 인덕터에 연결된다. 게다가, 제 2 유기 유전층과 제 3 유기 유전층은 제 1 유기 유전층을 사이에 끼우고 있으며, 30-40mm의 두께를 갖는 고주파수 하이드로카본 물질을 포함하며, 이들 두 유전층은 상기 제 1 유전체 시트를 그들 사이에 끼우도록 배치된다.
대역 통과 필터(500)는, 차폐 전극들 중 가장 바깥의 차폐 전극 위에 제공되어 이 가장 바깥의 차폐 전극을 보호하는 부가적인 유전층(이 경우에 있어서는 납땜 마스크)을 더 포함한다. 인덕터(512, 514)는 원하는 길이의 요구되는 캐패시턴스를 제공하지 않기 때문에, 이들 각각은 삽입된 유전층과 동일한 제 1 유기층을 이용하여 개별적인 그라운드/션트된 병렬 플레이트에 연결된 다음, 나타낸 바와 같이 공진기 쌍(560, 562)을 함께 형성한다. 나타낸 디바이스에서, 병렬 플레이트 캐패시터(526, 528)는 임피던스 정합 목적을 위해 그 디바이스의 입력 단자 및 출력 단자에서 첫 번째 공진기 요소 및 마지막 공진기 요소의 어느 한측에서 이용된다. 보다 큰 밀도가 요구되는 경우에는, 제 1 유전층 등의 복수의 얇은 층들을 이용하여 멀티(>2) 플레이트 캐패시터를 형성할 수 있다.
대역통과 필터(500)는 2개의 외부 그라운드 차폐 전극(534)을 더 포함하는 바, 이들은 각각 1 내지 3 또는 그 이상의 유전층을 포함하는 적층된 바디의 서로 다른 측면에 형성되고, 상기 차폐 전극들에 연결된다. 부가적으로, 이들은 단축된 인덕터/공진기 및 캐패시터에 대한 연결을 제공한다. 또한, 이러한 외부 전극들의 존재에 의해, 기준(reference)이, 동일한 제 1 유전층 상에 있는 CPW/스트립라인 토폴로지를 형성하는 바, 이는 내부적으로 차폐를 제공하고, 또한 공진기/인덕터 및 캐패시터에 대한 그라운드 접속성을 제공한다.
대역 통과 필터는 외부 입력 단자 전극(564) 및 외부 출력 단자 전극(566)을 더 포함하는 바, 이들은 1 내지 3 또는 그 이상의 유전 시트를 포함하는 적층된 바디의 한 측면에 형성된다. 외부 측벽 차폐 전극(534)(도 5)은 적층된 바디의 측면의 상기 외부 입력 단자 전극과 외부 출력 단자 전극 사이에 제공되고, 외부 그라운드 차폐 전극(548)은 적층된 바디의 대향하는 상면 및 하면에 제공되어 측벽 차폐 전극(534)에 전기적으로 연결된다.
상면 및 하면 위에서의 외부 그라운드 차폐 전극(548)의 패터닝은, 도 5 및 6에 나타낸 바와 같이 신호 입출력을 위한 공간을 남기기 위해 요구된다.
유기 대역 통과 필터(500)에서, 디바이스들 간에 연결을 형성하는 제 1 단계는 LCP 및 구리를 통한 비아 사이즈의 3배 크기의 패드를 이용하여 2 밀(mil) 정도의 스루홀을 뚫음으로써 이루어진다. 이후, LCP 구리 적층물의 양면이 무전해로 금속화된다. 이후, 적층물의 양면 위의 구리가 전기 도금되고, 구리층은 프린트 및 식각되어 필터 구성 요소를 정의한다.
제 2, 3 유기 유전층은 로저스 코포레이션(Rogers Corporation)으로부터의 Rogers 4350으로서, 일반적으로 제 1 유기 유전층 보다 큰 두께(이를 테면, 약 35 밀)를 갖고, 필터의 양면에는 구성 요소들을 캡슐화하기 위한 소정 두께의 (고전력 애플리케이션들을 위한) 구리 금속을 갖는다. 모든 금속은 전기 도금물로서, 디바이스의 상면 및 하면에서 식각 및 패터닝되어 신호 입력 및 출력을 위한 공간을 남긴다.
측벽 그라운드된 차폐 전극(534)은, 단일의 또는 복수의 연결되고, 뚫리고, 도금된 스루홀 및 관통홀 내의 이후 연결된 비아 무전해 또는 스퍼터 시드(seeded) 구리에 의해 얻어질 수 있다. 관통홀 내의 그리고 표면 위의 구리를 전기 도금한다. 구리를 프린트 및 식각하여, SMD 연결을 형성한다. 구리 전극은 과잉 산화를 막기 위한 무전해 NiAu 플레이트가 될 수 있다.
도 7은 도 5 및 6의 유기 대역 통과 필터(500)에 대한 하드웨어 상관 관계를 모델링한 것을 나타낸다. 필터는, SOLT 교정(calibration)을 수행한 후 HP 8720ES 벡터 네트워크 분석기를 이용하여 측정되었다. 제조된 필터에 대한 측정 데이터와 시뮬레이션된 데이터가 나타나 있다. 도 7로부터 명백한 바와 같이, 측정 데이터와 시뮬레이션된 데이터 간에는 우수한 상관 관계가 있다. 유기 대역 통과 필터(500)는 제 1 유기 유전층에 대한 LCP를 이용하여 제조되었으며, 3㎓에서는 1.88dB 및 200㎒에서는 1dB 대역폭의 삽입 손실 만을 나타낸다. 이러한 필터는, 들어오는 신호의 캐리어 주파수가 약 14㎓이고 몇 개의 하위 주파수 신호들로 다운 컨버트되어야 하는 고정 무선형 수신기에서 이용하기 위한 IF 주파수에 대해 적절하다.
유기 대역 통과 필터(500)는, 단지 2개의 금속화 레벨이 있고 임베디드된 모든 패시브(passive)가 유기 기판 내에 있는 CPW/스트립라인 토폴로지를 이용함으로써, 도 7로부터 알 수 있는 바와 같이, 비 표준화된 멀티층 (>5) 세라믹 공정 보다 성능이 우수해진다.
필터(500)의 캐패시터들의 Q가 LCP를 이용하여 3㎓에서 200으로 높게 측정되는 동안, 인덕터의 Q가 3㎓에서 약 100의 요구되는 레벨로 유지되는 것은 전혀 중요하지 않다. 이는 인덕터를 위한 설계를 최적화하지 않으면서 LCP 등의 물질을 이용하는 것의 장점을 이해하기 위해 수행되었다. 하지만, 200을 넘는 Qs 또한 유기 기판 상의 인덕터에 대해 얻을 수 있다. 나타낸 필터 회로에 대한 재시뮬레이션(하지만, 인덕터에 대한 Qs는 200이다)은, 시뮬레이션될 때 1.15dB의 삽입 손실을 나타내었다. 대안적으로, 주파수 및 대역폭에서의 1.15dB의 손실을 갖는 필터는 보다 부피가 크고 보다 비싼 세라믹 공동 및 모노블럭 필터를 이용함으로써 달성될 수 있다.
예 Ⅱ
도 8은 본 발명의 일 실시예에 따른 다른 유기 대역 통과 필터(600)를 나타낸다. 이 필터(600)는, LCP층인 제 1 유기 유전층 위에 서로 가깝게 형성되고 서로 자기적으로 직접 결합되는 단축된 하이브리드 CPW-마이크로스트립의 미앤더 인덕터(612, 614)를 포함한다. "단축된"이라는 용어는 큰 금속 영역에 연결된 각 인덕터의 한쪽 단부를 말하는 것으로서 이 경우에는 (동일 평면 그라운드 링이라고도 불리는) 매립 차폐(in-built shield)(630)의 기능을 한다. 또한, 필터(600)는, 공진기 간(inter-resonator) 결합 캐패시터 전극의 각 플레이트가 개별적인 공진기에 연결되는 방식으로 제 1 유기 유전층을 삽입시키는 2개의 분리된 금속 플레이트를 이용하여 형성되는 매립 차폐(630)를 갖는 공진기 간 병렬 플레이트 결합 캐패시터 전극(624)을 갖는다. 또한, 필터(600)는 로저스 코포레이션으로부터의 로저스 4350인 제 2 유기 유전층 위에 각각 형성되는 제 1 차폐 전극을 포함하는 바, 이는 상기 설명한 회로 위에 배치되어 필터의 한면을 샌드위치시키고 실질적으로 완전히 차폐한다.
상기 필터는 또한, 가장 바깥쪽 차폐 전극을 보호하기 위해 차폐 전극의 바깥쪽에 제공되는 제 3 유기 유전 시트를 필요에 따라 포함할 수 있다. 이러한 필터에 있어서, 인덕터(612, 614)는 원하는 길이의 요구되는 캐패시턴스를 제공하지 않기 때문에, 이들 각각은 그 사이에 삽입된 유전층과 동일한 제 1 유기층을 이용하여 개별적인 그라운드/션트된 병렬 플레이트(2개의 플레이트)에 연결된 다음, 이후 공진기 쌍을 함께 형성한다. 또한, 병렬 플레이트/인터디지털 캐패시터(626, 628)는 임피던스 정합 목적을 위해 디바이스의 입력 단자 및 출력 단자에서 제 1 공진기 요소 및 마지막 공진기 요소의 어느 한측에서 이용된다. 보다 큰 밀도가 요구되는 경우에는, 제 1 유전층 등의 복수의 얇은 층들을 이용하여 멀티 (>2) 플레이트 캐패시터를 형성할 수 있다. 또한, 제 1 유전층으로서 이용되는 보다 높은 용융 온도 LCP와 비교하여 보다 낮은 용융 온도 LCP 등의 다른 유전층이 (제 2 기판의 동일측이 아닌) 제 1 기판의 다른 측에 적층되며, 이후 납땜 범프 개구부가 형성되는바, 여기에서는 디바이스를 기판 상의 대응하는 단자에 연결하기 위한 입력 출력 연결 및 그라운드가 필요하다.
기준이, 동일한 제 1 유전층 위에 있는 CPW 토폴로지는 내부적으로 차폐를 제공하고, 공진기/인덕터 및 캐패시터에 대한 그라운드 접속성을 제공한다. 하지만, 보다 노이즈가 많은 환경에서는, 예 Ⅰ의 것들과 같은 외부 전극들이 부가되어 차폐를 부가할 수 있다.
제 2 대역 통과 필터에 있어서, 제 3 기판 내의 개구부들은 CPW 그라운드에 연결되는 그라운드 접속을 가능하게 하고, 그리고 서로 혹은 그라운드에 연결되지 않는 두 개의 다른 개구부들은 입력 및 출력 단자에 대해 사용된다.
디바이스들 간에 연결을 형성하기 위한 제 1 단계는, LCP 및 구리의 제 1 유기 유전층을 통해 (이용되는 유전층의 두께 만큼 직경이 작은) 스루홀을 뚫음으로써 이루어진다. 이후, LCP 구리 적층물의 양면이 무전해 구리에 의해 금속화된다. 이후, 적층물의 양면의 구리가 도금된다. 이후, 구리는 프린트되고 식각되어 필터 구성 요소를 정의한다.
제 2 유기 유전층은, 구성 요소들을 캡슐화하기 위해 약 20-30㎛의 소정 두께로 필터의 상부에 도금되는 (고전력 애플리케이션들을 위한) 구리 금속을 갖는 제 1 유기 유전층 보다 일반적으로 더 큰 두께를 갖는 적층 LCP 또는 다른 적절한 유전층이 될 수 있다. 제 3 유기 유전층은, 납땜 랜딩 패드를 제공하기 위해 소정 두께로 개구부에 도금된 구리를 갖는 제 1 유기 유전층 보다 일반적으로 크거가 작은 두께를 갖는 적층 LCP 또는 다른 적절한 유전층이다. 제 3 기판 내의 개구부는 스크린 납땜 페이스트로 채워지고 리플로우되어, 범프를 형성한다.
도 9는 도 8의 유기 대역 통과 필터(600)에 대한 하드웨어 상관 관계를 모델링한 것을 나타낸다. 요약하면, 이 필터는, 단지 2개의 금속화 레벨이 있고 임베디드된 모든 패시브가 유기 기판 내에 있는 CPW/스트립라인 토폴로지를 이용함으로써, 비 표준화된 멀티층 (>5) 세라믹 공정 보다 성능이 우수해진다. LCP 등의 보다 낮은 손실 물질을 채택하는 것이 보다 일반적이기 때문에, 이러한 설계는 소형 기판 및 패키지에 블루투스/WLAN 등의 응용을 위해 매우 낮은 손실의 필터를 집적할 수 있는 가능성을 나타낸다.
도 9는 필터(600)에 대한 측정 데이터 및 시뮬레이션된 데이터를 나타낸다. 알 수 있는 바와 같이, 측정 데이터와 시뮬레이션된 데이터 간에는 우수한 상관 관계가 있다. 필터(600)는 단지 2.22dB의 삽입 손실을 갖는다.
캐패시터들의 Q가 LCP를 이용하여 300으로 높은 동안, 인덕터의 Q가 약 130의 요구되는 레벨로 유지되는 것은 전혀 중요하지 않다. 삽입 손실은, 유사한 풋프린트를 이용하여 MLC 필터 보다 낮은 0.6dB이었다. 나타낸 필터 회로에 대한 재시뮬레이션(하지만, 인덕터에 대한 Qs는 200이다)은, 시뮬레이션될 때 1.65dB의 삽입 손실을 나타내었다. 대안적으로, 블루투스/WLAN 필터의 요구되는 주파수 및 대역폭에서의 1.65dB의 손실을 갖는 필터는 보다 부피가 크고 보다 비싼 세라믹 공동 및 모노블럭 필터 만을 이용함으로써 달성될 수 있다.
예 Ⅲ
본 발명의 일 실시예에 따른 또 다른 유기 대역 필터(700)는 도 10의 도면에 도시되어 있다. 이 유기 대역 필터(700)는, E.I. du Pont de Nemours 및 Company에 의한 엑폭시 기반 Vialux 등의 제 1 유기 유전 기판 위에 서로 가깝게 형성되는 단축된 하이브리드 CPW-마이크로스트립의 구불구불한 인덕터들을 포함하는 바, 이들은 서로 자기적으로 결합된다. 또한, 제 3 대역 통과 필터는 그라운드 링을 갖는 공진기간 병렬 플레이트 결합 캐패시터 전극(724)을 갖는바, 이는 공진기간 결합 캐패시터 전극의 각 플레이트가 개별적인 공진기에 연결되는 방식으로 동일한 유기 유전 시트를 그 사이에 삽입시키는 2개의 분리된 금속 플레이트를 이용하여 형성된다.
전송 라인 인덕터(712, 714)은 원하는 길이에서의 요구되는 캐패시턴스를 제공하지 않는다. 유전층은 캐패시터 응용에 대해 손실이 있기 때문에, 각각은 한 캐패시터의 하나의 단자가 하나의 공진기에 연결되고 다른 하나가 매립 차폐 전극(730)에 대해 단축되는 칩 캐패시터 또는 세라믹 캐패시터 등의 개별적인 분리된 캐패시터(702)에 의해 대체된다. 다른 캐패시터(724)에 대해서도 동일하게 수행될 수 있는바, 여기서에서는 한 단자는 그라운드되고(즉, CPW 그라운드된 전극(730)에 연결된다) 다른 단자는 공진기 부분에 연결된다. 또한, 병렬 플레이트/인터디지털 캐패시터(726, 728)가 임피던스 정합 목적을 위해 디바이스의 입력 단자 및 출력 단자에서 제 1 공진기 요소 및 마지막 공진기 요소의 어느 한면에서 이용된다. 보다 큰 밀도가 요구되는 경우에는, 제 1 유전층 등의 복수의 얇은 층을 이용하여 멀티 (>2) 플레이트 캐패시터를 형성할 수 있다.
유기 대역 통과 필터(700)는 다른 모노클래드(monoclad)의 제 2 유기 유전층을 더 포함하는 바, 이는 (분리된 캐패시터의 측면 반대측에 있는) 제 1 유기 유전층의 한측에 적층된다. 또한, 상기 필터는 매립 차폐 전극(730) 및 모노클래드 유전층의 금속 시트에 연결된 제 1, 2 유기 유전층을 통과하는 복수의 플레이트 스루홀을 더 포함한다. 이러한 비아를 부가하는 것이 진정한 CPW/마이크로스트립 하이브리드 디바이스를 달성하기는 하지만, 이는 비용 절감 목적을 위해 요구되거나 또는 요구되지 않을 수 있다. 기준이, 동일한 제 1 유기 유전층 위에 있는 CPW 토폴로지는 내부적으로 차폐를 제공하고, 또한 공진기/인덕터 및 캐패시터에 대한 그라운드 접속성을 제공한다. 하지만, 보다 노이즈가 많은 환경에서는, 외부 스루홀이 부가되어 차폐를 부가할 수 있다.
유기 대역 통과 필터(700)는 분리된 캐패시터(702)와 동일면 위의 제 3 유기 유전층을 더 포함하는 바, 이는 회로들을 보호하고, 수분 흡입(uptake) 및 부식으로부터 디바이스를 밀폐시킨다. 이러한 물질은, 기판 위의 다른 회로들을 보호하기 위해 기판 제조업자에 의해 이용되는 납땜 마스크 물질과 같을 수 있다. 또한, 대역 통과 필터(700)는 금속 리드(metallic lid) 또는 캡/전자기 차폐(cap/electromagnetic shield)를 더 포함하는 바, 이는 상면 위의 디바이스를 둘러싸고, EMI 간섭 및 방사 영향이 필터의 성능에 영향을 주는 것을 막는다.
도 11은 도 10의 유기 대역 통과 필터(700)에 대한 하드웨어 상관 관계에 대해 모델링한 것을 나타낸다. 구체적으로, 도 11은 2개의 분리된 캐패시터를 제외하고는, 모두 내장된 구성 요소들을 갖는 필터에 대한 하드웨어 상관 관계를 모델링한 것을 나타낸다. 나타낸 바와 같이, 측정 결과와 예측 결과가 매우 우수하게 일치한다. 측정 필터는 중심 주파수 = 1.9㎓, 60㎒의 1dB의 대역 통과 및 120㎒의 3dB 대역 통과를 갖는다. 1.5㎓에서의 감쇠는 필요에 따라 ~40dB이다. 삽입 손실은 1.9㎓에서 3.8dB인 바, 이는 이러한 응용에 대한 3dB의 사양 보다 크다. 이는, 3dB의 보다 적은 손실을 달성하는 데에 필요한 60의 요구되는 Q 보다는 Vialux의 40의 Qs를 갖는 중심 및 정합 캐패시터를 이용함으로 인한 것이다. 이러한 삽입 손실은 유기 유전층에 대해 로저스 코포레이션 유전 물질로부터의 A-PPETM 또는 LCPTM를 이용함으로써 낮춰질 수 있다. 이러한 필터는 중간 RF 필터로서 셀룰러 전화에 적용되거나 또는 프론트 엔드 RF 필터로서 무선 전화에 적용될 수 있다.
도 11에 나타낸 바와 같이, S21에 대해 2.5㎓를 넘어 측정 결과와 예측 결과는 불일치하였다. 이러한 불일치는 2개의 분리된 캐패시터 간의 결합으로 인한 것이다. 시뮬레이션은, 개별적인 구성 요소에 대해, 그리고 인덕터 간의 간격을 최적화하도록 행해졌다. 분리된 캐패시터들은 이들 간의 어떠한 결합도 없는 개별적인 구성 요소로서 측정되었다. 캐패시터들 간의 빈틈없는 간격으로 인해, 2.5㎓ 이상의 주파수에서 나타나는 바람직하지 않은 결합 효과가 야기될 수 있다. 2개의 분리된 캐패시터들 간에 상호 결합 항(mutual coupling term)을 포함시킨 후에는, 결과는 측정과 보다 우수한 일치를 나타낸다.
요약하면, 유기 대역 통과 필터(700)는 분리된 캐패시터와 함께 에폭시 기반 기판 및 단지 2개의 금속화 레벨을 갖는 CPW 토폴로지를 이용함으로써, 비 표준화된 멀티층 (>5) 세라믹 공정의 성능을 달성한다. 또한, MLC 필터는 몇 가지 이유로 인해 세라믹 패키지의 동일층의 다른 구성 요소들과 통합될 수 없는 바, 상기 이유중 몇 가지를 들어보면, 첫 번째는 다른 유전층들과 호환이 불가능한 필터 특정의 유전층을 이용하기 때문이며, 두 번째는 세라믹 공정에서 이용되는 표준 5㎛ 라인으로 인해 존재하는 감쇠를 줄이는 데에 필요한 100㎛의 두꺼운 알루미늄 도전체 라인 등의 임의 속성의 특이성 때문이다. 여기에서 설명되는 설계는 멀티층 적층 기판에 관련된 표준 설계 규칙을 이용하여 제조되며, 개별적인 표면 장착 디바이스를 필요로 하지 않으면서 기판 위에서 직접 구현될 수 있다. 또한, 하드웨어 상관 관계에 대한 모델은 이용되는 설계 기술의 유효성을 보여준다.
상기 설명 및 관련 도면에 제시된 교시의 이득을 갖는 당업자에게 있어서, 본원에서 설명되는 발명의 많은 변경 및 다른 실시예들이 이루어질 수 있음은 자명하다. 따라서, 이해될 사항으로서, 본 발명은 개시된 특정 실시예들로 한정되지 않고, 상기 변경 및 다른 실시예들은 첨부된 청구항의 범위 내에 포함되는 것으로 의도된다. 본원에서는 특정 용어들이 이용되었지만, 이들은 일반적이고 설명적 의미로만 이용되는 것으로서, 한정적으로 이용되는 것은 아니다.

Claims (36)

  1. 유기 대역통과 필터(organic bandpass filter)로서,
    상위 표면과 하위 표면을 갖는 제 1 코어층과;
    상위 표면과 하위 표면을 갖는 제 2 코어층과, 여기서 상기 제 1 코어층의 하위 표면이 상기 제 2 코어층의 상위 표면과 마주 보도록, 상기 제 1 코어층과 상기 제 2 코어층이 서로 맞은편에 위치하며;
    상기 제 1 코어층과 상기 제 2 코어층 사이에 배열된 유기 유전층과, 여기서 상기 유기 유전층의 맞은편 표면들 상에는 제 1 금속층 및 제 2 금속층이 형성되며;
    상기 제 1 금속층과 상기 제 2 금속층을 전기적으로 연결하기 위해 상기 제 1 금속층에서 시작하여 상기 제 2 금속층에서 끝나는 적어도 하나의 비아와, 여기서 서로 결합되는 적어도 두 개의 공진기들이 형성되도록 상기 제 1 금속층 및 상기 제 2 금속층은 패터닝되며;
    상기 유기 유전층 맞은편의 상기 제 1 코어층의 상위 표면 상에 있는 제 1 차폐 전극과;
    상기 유기 유전층 맞은편의 상기 제 2 코어층의 하위 표면 상에 있는 제 2 차폐 전극과;
    상기 제 1 차폐 전극 및 상기 제 2 차폐 전극과 전기적으로 접촉되어 있는 측면 차폐 전극과; 그리고
    상기 유기 유전층 상에 형성되어 상기 공진기들의 적어도 일부분과 동일한 평면 상에 위치하는 매립 차폐 전극(in-built shield electrode)을 포함하여 구성되는 것을 특징으로 하는 유기 대역통과 필터.
  2. 제1항에 있어서,
    상기 공진기들은 자기적으로, 또는 전기적으로, 또는 이들의 조합에 의하여 연결되는 것을 특징으로 하는 유기 대역통과 필터.
  3. 제1항에 있어서,
    상기 공진기들은 전송 라인들과, 인덕터들 및 캐패시터들의 조합을 포함하는 것을 특징으로 하는 유기 대역통과 필터.
  4. 제1항에 있어서,
    상기 공진기들은 전송 라인에 의하여 형성되는 것을 특징으로 하는 유기 대역통과 필터.
  5. 제1항에 있어서,
    상기 공진기들은 인덕터들에 의하여 형성되는 것을 특징으로 하는 유기 대역통과 필터.
  6. 제1항에 있어서,
    상기 공진기들 각각은 병렬 플레이트 캐패시터에 연결된 인덕터를 포함하고, 여기서 상기 캐패시터들은 연결되지 않은 플레이트들을 포함하며, 상기 플레이트들 사이에는 상기 유기 유전층이 삽입되어 있는 것을 특징으로 하는 유기 대역통과 필터.
  7. 제1항에 있어서,
    상기 필터의 맞은편 표면들에 형성된 외부 입력 단자 전극 및 외부 출력 단자 전극을 더 포함하며, 그리고 상기 측면 차폐 전극은 상기 필터의 다른 맞은편 상에 배치되는 것을 특징으로 하는 유기 대역통과 필터.
  8. 제7항에 있어서,
    상기 유기 유전층은, 상기 외부 입력 단자 전극에 연결된 제 1 회로 정합 디바이스와, 상기 외부 출력 단자 전극에 연결된 제 2 회로 정합 디바이스를 포함하며, 여기서 상기 제 1 및 제 2 회로 정합 디바이스들은 캐패시터와, 인덕터와, 전송 라인과, 그리고 이들의 조합으로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 유기 대역통과 필터.
  9. 제1항에 있어서,
    상기 제 1 코어층 및 상기 제 2 코어층은 본드플라이 층(bondply layer)을 포함하는 것을 특징으로 하는 유기 대역통과 필터.
  10. 제1항에 있어서,
    상기 유기 유전층은 복수의 유기 물질층들을 포함하고, 여기서 적어도 하나의 공진기가 상기 복수의 유기 물질층들의 각각의 층에 형성되는 것을 특징으로 하는 유기 대역통과 필터.
  11. 제1항에 있어서,
    상기 제 1 차폐 전극에 형성된 제 1 보호층과, 그리고 상기 제 2 차폐 전극에 형성된 제 2 보호층을 더 포함하는 것을 특징으로 하는 유기 대역통과 필터.
  12. 제1항에 있어서,
    상기 측면 차폐 전극은 상기 필터의 맞은편 표면들에 형성되는 것을 특징으로 하는 유기 대역통과 필터.
  13. 삭제
  14. 제1항에 있어서,
    적어도 하나의 공진기가 캐패시터를 포함하며, 상기 캐패시터는 상기 유기 유전층의 제 1 표면 상의 제 1 플레이트 및 상기 유기 유전층의 맞은편 표면 상의 대응하는 그라운드 플레이트를 포함하고, 여기서 상기 매립 차폐 전극은 상기 제 1 플레이트 근처에 있는 상기 제 1 표면에 배치되며 아울러 상기 유기 유전층에서의 비아들에 의하여 상기 그라운드 플레이트에 전기적으로 연결되는 것을 특징으로 하는 유기 대역통과 필터.
  15. 제1항에 있어서,
    인덕터, 전송 라인, 캐패시터 또는 이들의 조합 중 하나에 의하여 형성되는 추가적인 공진기를 더 포함하는 것을 특징으로 하는 유기 대역통과 필터.
  16. 제1항에 있어서,
    상기 유기 대역통과 필터의 전달함수가 인덕터, 전송 라인, 캐패시터 또는 이들의 조합 중 하나에 의하여 형성되는 복수의 폴(pole)들을 갖는 것을 특징으로 하는 유기 대역통과 필터.
  17. 유기 대역통과 필터(organic bandpass filter)로서,
    상위 표면과 하위 표면을 갖는 보호층과;
    상위 표면과 하위 표면을 갖는 코어층과, 여기서 상기 보호층의 하위 표면이 상기 코어층의 상위 표면과 마주 보도록, 상기 코어층과 상기 보호층이 서로 맞은편에 위치하며;
    상기 코어층과 상기 보호층 사이에 배열된 유기 유전층과, 여기서 상기 유기 유전층의 맞은편 표면들 상에는 제 1 금속층 및 제 2 금속층이 형성되며;
    상기 제 1 금속층과 상기 제 2 금속층을 전기적으로 연결하기 위해 상기 제 1 금속층에서 시작하여 상기 제 2 금속층에서 끝나는 적어도 하나의 비아와, 여기서 서로 결합되는 적어도 2개의 공진기들이 형성되도록 상기 제 1 금속층 및 상기 제 2 금속층은 패터닝되며;
    상기 유기 유전층 맞은편의 상기 코어층의 하위 표면 상에 있는 제 1 차폐 전극과;
    상기 제 1 차폐 전극과 전기적으로 접촉하고 있는 측면 차폐 전극과;
    상기 보호층 상에 있는 복수의 납땜 볼들과;
    적어도 하나의 납땜 볼을 상기 제 1 차폐 전극에 전기적으로 연결하는 스루홀(through hole)들과; 그리고
    상기 유기 유전층 상에 형성되어 상기 공진기들의 적어도 일부분과 동일한 평면 상에 위치하는 매립 차폐 전극을 포함하여 구성되는 것을 특징으로 하는 유기 대역통과 필터.
  18. 제17항에 있어서,
    상기 공진기들은 자기적으로, 또는 전기적으로, 또는 이들의 조합에 의하여 연결되는 것을 특징으로 하는 유기 대역통과 필터.
  19. 제17항에 있어서,
    상기 공진기들은 전송 라인들과, 인덕터들 및 캐패시터들의 조합을 포함하는 것을 특징으로 하는 유기 대역통과 필터.
  20. 제17항에 있어서,
    상기 공진기들은 전송 라인에 의하여 형성되는 것을 특징으로 하는 유기 대역통과 필터.
  21. 제17항에 있어서,
    상기 공진기들은 인덕터들에 의하여 형성되는 것을 특징으로 하는 유기 대역통과 필터.
  22. 제17항에 있어서,
    상기 공진기들 각각은 병렬 플레이트 캐패시터에 연결된 인덕터를 포함하고, 여기서 상기 캐패시터들은 연결되지 않은 플레이트들을 포함하며, 상기 플레이트들 사이에는 상기 유기 유전층이 삽입되어 있는 것을 특징으로 하는 유기 대역통과 필터.
  23. 제17항에 있어서,
    상기 보호층 상에 형성된 외부 입력 단자 전극 및 외부 출력 단자 전극을 더 포함하며, 여기서 상기 단자 전극들은 개별의 납땜 볼들에 연결되는 것을 특징으로 하는 유기 대역통과 필터.
  24. 제23항에 있어서,
    상기 유기 유전층은, 상기 외부 입력 단자 전극에 연결된 제 1 회로 정합 디바이스와, 상기 외부 출력 단자 전극에 연결된 제 2 회로 정합 디바이스를 포함하며, 여기서 상기 제 1 및 제 2 회로 정합 디바이스들은 캐패시터와, 인덕터와, 전송 라인과, 그리고 이들의 조합으로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 유기 대역통과 필터.
  25. 제17항에 있어서,
    상기 코어층은 본드플라이 층을 포함하는 것을 특징으로 하는 유기 대역통과 필터.
  26. 제17항에 있어서,
    상기 유기 유전층은 복수의 유기 물질층들을 포함하고, 여기서 적어도 하나의 공진기가 상기 복수의 유기 물질층들의 각각의 층에 형성되는 것을 특징으로 하는 유기 대역통과 필터.
  27. 삭제
  28. 제17항에 있어서,
    상기 보호층은 유기 물질을 포함하는 것을 특징으로 하는 유기 대역통과 필터.
  29. 제17항에 있어서,
    상기 측면 차폐 전극은 상기 필터의 맞은편 표면들에 형성되는 것을 특징으로 하는 유기 대역통과 필터.
  30. 삭제
  31. 제17항에 있어서,
    적어도 하나의 공진기가 캐패시터를 포함하며, 상기 캐패시터는 상기 유기 유전층의 제 1 표면 상의 제 1 플레이트 및 상기 유기 유전층의 맞은편 표면 상의 대응하는 그라운드 플레이트를 포함하고, 여기서 상기 매립 차폐 전극은 상기 제 1 플레이트 근처에 있는 상기 유기 유전층의 상기 제 1 표면에 배치되며 아울러 상기 유기 유전층에서의 비아들에 의하여 상기 그라운드 플레이트에 전기적으로 연결되는 것을 특징으로 하는 유기 대역통과 필터.
  32. 제17항에 있어서,
    인덕터, 전송 라인, 캐패시터 또는 이들의 조합 중 하나에 의하여 형성되는 추가적인 공진기를 더 포함하는 것을 특징으로 하는 유기 대역통과 필터.
  33. 제17항에 있어서,
    상기 유기 대역통과 필터의 전달함수가 인덕터, 전송 라인, 캐패시터 또는 이들의 조합 중 하나에 의하여 형성되는 복수의 폴들을 갖는 것을 특징으로 하는 유기 대역통과 필터.
  34. 독립형 유기 수동 디바이스(stand-alone organic passive device)로서,
    상위 표면과 하위 표면을 갖는 제 1 코어층과;
    상위 표면과 하위 표면을 갖는 제 2 코어층과, 여기서 상기 제 1 코어층의 하위 표면이 상기 제 2 코어층의 상위 표면과 마주 보도록, 상기 제 1 코어층과 상기 제 2 코어층이 서로 맞은편에 위치하며;
    상기 제 1 코어층과 상기 제 2 코어층 사이에 배열된 유기 유전층과, 여기서 상기 유기 유전층의 맞은편 표면들 상에는 제 1 금속층 및 제 2 금속층이 형성되며;
    상기 제 1 금속층과 상기 제 2 금속층을 전기적으로 연결하기 위해 상기 제 1 금속층에서 시작하여 상기 제 2 금속층에서 끝나는 적어도 하나의 비아와, 여기서 적어도 두 개의 공진기들이 형성되도록 상기 제 1 금속층 및 상기 제 2 금속층은 패터닝되며;
    상기 유기 유전층 맞은편의 상기 제 1 코어층의 상위 표면 상에 있는 제 1 차폐 전극과;
    상기 유기 유전층 맞은편의 상기 제 2 코어층의 하위 표면 상에 있는 제 2 차폐 전극과;
    상기 제 1 차폐 전극 및 상기 제 2 차폐 전극과 전기적으로 접촉되어 있는 측면 차폐 전극과; 그리고
    상기 유기 유전층 상에 형성되어 상기 공진기들의 적어도 일부분과 동일한 평면 상에 위치하는 매립 차폐 전극을 포함하여 구성되는 것을 특징으로 하는 독립형 유기 수동 디바이스.
  35. 독립형 유기 수동 디바이스(stand-alone organic passive device)로서,
    상위 표면과 하위 표면을 갖는 보호층과;
    상위 표면과 하위 표면을 갖는 코어층과, 여기서 상기 보호층의 하위 표면이 상기 코어층의 상위 표면과 마주 보도록, 상기 코어층과 상기 보호층이 서로 맞은편에 위치하며;
    상기 코어층과 상기 보호층 사이에 배열된 유기 유전층과, 여기서 상기 유기 유전층의 맞은편 표면들 상에는 제 1 금속층 및 제 2 금속층이 형성되며;
    상기 제 1 금속층과 상기 제 2 금속층을 전기적으로 연결하기 위해 상기 제 1 금속층에서 시작하여 상기 제 2 금속층에서 끝나는 적어도 하나의 비아와, 여기서 적어도 두 개의 공진기들이 형성되도록 상기 제 1 금속층 및 상기 제 2 금속층은 패터닝되며;
    상기 유기 유전층 맞은편의 상기 코어층의 하위 표면 상에 있는 제 1 차폐 전극과;
    상기 제 1 차폐 전극과 전기적으로 접촉하고 있는 측면 차폐 전극과;
    상기 보호층 상에 있는 복수의 납땜 볼들과;
    적어도 하나의 납땜 볼을 상기 제 1 차폐 전극에 전기적으로 연결하는 스루홀들과; 그리고
    상기 유기 유전층 상에 형성되어 상기 공진기들의 적어도 일부분과 동일한 평면 상에 위치하는 매립 차폐 전극을 포함하여 구성되는 것을 특징으로 하는 독립형 유기 수동 디바이스.
  36. 삭제
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