JP2021007127A

JP2021007127A - ガラスコア多層配線基板

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Publication number: JP2021007127A
Application number: JP2019120629A
Authority: JP
Inventors: 馬庭　進; Susumu Maniwa; 進馬庭
Original assignee: Toppan Printing Co Ltd
Current assignee: Toppan Inc
Priority date: 2019-06-28
Filing date: 2019-06-28
Publication date: 2021-01-21
Anticipated expiration: 2039-06-28
Also published as: JP7351113B2

Abstract

【課題】ガラスコア多層配線基板に内蔵されるインダクタの配線の巻きを高密度化し、インダクタの長さを短く抑え、よりコンパクトなガラスコア多層配線基板を提供する。【解決手段】ガラスからなるコアと、コアの表裏の導体配線と、導体配線の外側の絶縁体層および導電層からなるビルドアップ層とを有するガラスコア多層配線基板において、導体配線と、コアを貫通する電極とがコアを巻くように接続されたループと、導体配線と、コアを貫通する電極と、導体層の配線と、絶縁体層を貫通する電極とがコアおよび絶縁体層を巻くように接続されたループとから構成されるソレノイド型コイルとしてのインダクタを内蔵させる。【選択図】図４

Description

本発明は、ガラスコア多層配線基板に関する

スマートフォンの出荷台数増が一段落した後も、動画配信サービスの拡大などを背景として通信データ量は増大している。この傾向は今後も続くと予想されている。通信データ量の増大に対応する為に、Ultra High Band（3.5〜6.0 GHz）TDD（Time Division Duplex：TDD）、CA（Carrier Aggregation）、MIMO（Multi Input Multi Output）等の新たな高速セルラー通信技術が普及している。そのため、１台のスマートフォンが使用するRF（Radio Frequency）フィルタの数が増加している。

セルラー通信の送受信二重化方式には、TDDとFDD（Frequency Division Duplex）とがある。TDDは一つの通信帯域を時分割で二重化する。FDDは隣接した1組の通信帯域（送信帯域をUL：Up Link、受信帯域をDL：Down Linkと呼ぶ）を使用して二重化する。

FDDは送受信で電波を対称に使用する。これに対し、TDDは非対称な使用が可能で有り、電波利用効率において原理的に優位である。また、FDDは２波長帯を使う。これに対し、TDDは１波長帯で実現し、回路構成もよりシンプルになる。

この様に、TDDは原理的に優位性を有する。しかし、デジタルセルラ通信サービス開始当初は端末・基地局同期精度が低く、送信期間と受信期間の間に長いブランク期間を設ける必要があり、電波利用効率でもFDDが優位だった。そのため、FDDから普及が進んだ。

現在のセルラー通信の周波数は460MHzから6GHzまでの帯域が割り当てられている。
電波はより低周波において伝達特性（減衰特性や障害物回避など）に優れる。そのため、1GHz以下の帯域を用いてFDDから普及が進んだ。
しかし、近年の通信量の拡大に伴い、1GHz以下の帯域の利用状況は早々に過密化し、現在は2GHzまで過密化が進んでいる。この様な状況に対し、近年の基地局・端末同期技術の進歩が、TDDのブランク期間を短縮し、TDDの普及を加速している。
同期技術の進歩は、ブロードバンドによる高速通信にも繋がっている。サービス開始当初のFDD帯域幅は20MHz以下であった。一方、現在のTDDは200MHzのブロードバンドで利用されている。この様な状況を背景とし、今後は未使用帯域が広がる2.3〜6.0 GHzでブロードバンドTDDの普及が進む。

スマートフォンは、ノイズとなる外来通信波から使用通信帯域を隔離するために、帯域毎にバンドパスフィルタ（以降、BPFと略す、又は周波数フィルタと呼ぶ場合がある）を使用する。

各国の各キャリアが使用する通信帯域は、3GPP（Third Generation Partnership Project）が仕様の検討・作成を行っている。通信キャリアに割り当てられる帯域にはbandナンバーが付与される。
一例としてband12は、FDD方式、UL 699〜716MHz、DL729〜746MHzと規定されている。これは、幅17MHzの狭い帯域を13MHzの近接した間隔で利用する仕様である。そのため、周波数フィルタにはシャープなバンドパス特性をもつAW（Acoustic Wave）フィルタが用いられる。

AWフィルタには、SAW（Surface Acoustic Wave）フィルタと、BAW（Balk Acoustic Wave）フィルタがある。SAWフィルタは圧電体の上に櫛歯型対向電極を形成し、表面弾性波の共振を利用するフィルタである。BAWフィルタには、FBAR型（film bulk acoustic resonator）とSMR型（solid mounted resonator）がある。FBARは圧電体フィルムの下にキャビティを設けバルク弾性波の共振を利用するフィルタである。SMRはキャビティの代わりに圧電膜の下に音響多層膜（ミラー層）を設けることで弾性波を反射させ共振を利用するフィルタである。FBARはフィルタ特性の急峻性と許容挿入電力においてSMRより優れ、現在のBAWの主流となっている。FBARは前述したキャビティを高度なMEMS技術で形成するため、SAWより高価であるといわれている。

BAWはSAWと比較し、許容挿入電力などの点で高周波特性に優れ、利用周波数において下記の棲み分けがある。
Low Band（〜1.0GHz）：SAW
Middle Band（1.0〜2.3GHz）：SAW又はBAW
High Band（2.3GHz〜）：BAW

世界各国で使用するハイエンド・スマートフォンは、各国・地域と各キャリアに応じbandを切替えて通信するため、10〜20bandの複雑なRF（Radio Frequency）回路を内蔵している。回路基板配線の複雑化は信号干渉を生じる。そのため、ハイエンド・スマートフォンでは、帯域や通信方式毎に、周波数フィルタ、アンプ、スイッチをまとめてモジュール化し、回路基板配線を単純化している。

またスマートフォンでは、厚さ6mm程度の筐体に、回路基板と表示素子を重ねて実装するため、モジュール厚は0.6〜0.9mm程度に収める必要がある。

ソレノイドコイルとキャパシタを組み合わせたLCフィルタも、周波数フィルタとして使用できる。しかしながら、AWフィルタと比較し閾値特性がブロードなため、隣接２帯域を同時使用するFDDに利用することはできなかった。ところが、１帯域で運用するTDDでは、LCフィルタを周波数フィルタとして用いることが可能である。

また、LCフィルタはAWフィルタと比較し、許容挿入電力、広通信帯域（ブロードバンド）、温度ドリフトなどの優位性を有する。一方、通過対象の周波数帯に対する減衰特性が穏やかである。そのため、これまでは受信規格を満足しない場合があったが、3.5GHz帯の標準仕様の最適化が行われたことにより、状況が好転した。LCフィルタは、今後普及するUltra High Band（3.5〜6.0 GHz）TDD用の周波数フィルタとして有望な技術となった。しかしながら、従来のLTCC（Low Temperature Co-fired Ceramics）で製造するチップLCフィルタは、AWフィルタに比べサイズが大きく、特に厚みの問題から、ハイエンド・スマートフォンの薄型モジュールに実装することは困難だった。

同様に今後普及が進む、CA（Carrier Aggregation）は、複数bandの同時使用により高速通信を実現する技術である。同時使用する複数bandの中には2.3〜6.0GHz帯TDDも含まれる。
CAの周波数フィルタでは、同時使用する他のband信号が抑制対象ノイズとなり、従来の外来信号に比べ、ノイズの強度が非常に大きい。
このため、モジュール化においても、従来の帯域や通信方式単位から、CA単位での最適化に変更する必要がある。

このように、スマートフォンの薄型モジュール内に、いかにしてLCフィルタを実装するかという課題がある。これに対し、回路基板にコイルを形成することで、よりコンパクトな回路構成を実現する技術が、特許文献１に開示されている。

特開2005-268447号公報

特許文献１に開示されているコイル内蔵多層回路基板においては、配線パターン層のうち、少なくとも２層以上にコイルの一部となるコイル用パターンが形成される。コイル用パターンに挟まれた電気絶縁性基材の所定位置に、コイル用パターンの各々の端部間を連通する貫通穴が設けられる。貫通穴内に導電性ペーストが充填されて各々の端部間が電気的に接続される。

ここで、上記電気絶縁性基材は、いわゆるガラスエポキシ基板等である。貫通穴をドリル等の機械加工で形成するため、貫通穴の内周にガラス繊維の端部が露出する。それにより内周面が凹凸状となる。また、ガラスエポキシ基板の表面も本来的に凹凸を有する粗面である。したがって、上述したようにコイルパターンを形成できたとしても、その配線の幅や径が局所的に変化する。そのため、コイルの電気的特性が悪くなるという問題がある。

これに対し、LTCC技術で高密度実装用LCフィルタを製造することも知られている。かかるLTCC技術では、ソレノイドコイル素子を多層セラミックス配線により基板表面に対して垂直方向に形成する。そのため、本来的に薄形化が難しく、薄形のスマートフォンの筐体内に収容することは困難である。

また、LCフィルタのためのインダクタを形成する場合に、必要なインダクタンスを得るために、コイルの直径、巻き数などの面で、所望するよりも大きなスペースを必要とすることもある。その場合もスマートフォンの筐体内への収容が困難になる。

また、シリコン基板にコイルを内蔵する試みもある。しかし、シリコンは完全な絶縁体ではないので、回路基板として使用するためには絶縁膜を形成しなくてはならない。そのため、コストが高くなるという問題がある。

一方、世界各国で使用するハイエンド・スマートフォンは、一機種で各国・地域と各キャリアに対応するために、多くの通信帯域（10〜20）を切替えて使用するRF（Radio Frequency）回路を有している。このため、ハイエンド・スマートフォンでは回路基板配線の複雑化に起因した信号干渉を生じ易いという問題もある。

またスマートフォンでは、厚さ6mm程度の筐体に、回路基板と表示素子を重ねて実装する。そのため、モジュール厚は0.6〜0.9mm程度に収める必要がある。

これらの課題を解決するものとして、ガラスをコア材として用いて、多層配線基板を構成し、それにインダクタおよびキャパシタによって構成されるバンドパスフィルタを内蔵し、さらに多層配線基板の最外層上に、高周波部品を実装して、高周波モジュールを構成する技術が挙げられる。

今後のスマートフォンにおいては、その内部の電子基板に求められる要素として、厚さのみならず、平面においてのダウンサイジングがある。ほぼ変わらない大きさの筐体に、次々と高機能、新機構を搭載するために、部品はより小さいものを数多く搭載する必要がある。基板はより小型化または、高密度化を求められる。

基板がLCフィルタを内蔵している場合は、その大きさについても、なるべく小さくするほうが、有利となる。LCフィルタを構成しているのは、インダクタとキャパシタと配線である。そのため、インダクタの幅と長さはなるべく短く、キャパシタの電極面積はなるべく小さく、それらを結ぶ配線はなるべく短くなり、それらが、なるべく効率よく配置されるように設計することが重要となる。

ここで、インダクタの小型化の一つの方策として、巻きの高密度化がある。配線を高密度に巻くことによって、インダクタの長さを抑えるわけである。しかし、基板にインダクタを内蔵する場合、鉄芯に被覆線を巻きつけるコイルの場合とは異なり、配線の導体が露出している。そのため、配線を重ねて巻くと、短絡をすることになり、不適当である。

本発明は、上記のような事情に鑑みてなされたものであり、ガラスコア多層配線基板に内蔵されるインダクタの配線の巻きを高密度化し、インダクタの長さを短く抑え、よりコンパクトなガラスコア多層配線基板を提供することを目的とする。

上述した問題点を解決するために、代表的な本発明のガラスコア多層配線基板の一つは、ガラスからなるコアと、コアの表裏の導体配線と、導体配線の外側の絶縁体層および導電層からなるビルドアップ層とを有するものであって、導体配線と、コアを貫通する電極とがコアを巻くように接続されたループと、導体配線と、コアを貫通する電極と、導体層の配線と、絶縁体層を貫通する電極とがコアおよび絶縁体層を巻くように接続されたループとから構成されるソレノイド型コイルとしてのインダクタが内蔵されるものである。

本発明によれば、ガラスコア多層配線基板に内蔵されるインダクタの配線の巻きを高密度化し、インダクタの長さを短く抑え、よりコンパクトなガラスコア多層配線基板を提供することができる。
上記した以外の課題、構成および効果は、以下の実施をするための形態における説明により明らかにされる。

送受信回路を示す図である。送受信回路を示す図である。本発明の実施形態に含まれるキャパシタの断面図である。既存技術に含まれるインダクタの上面図である。本発明の実施形態に含まれるインダクタの上面図である。既存技術に含まれるインダクタを構成する各層の配線の上面図である。本発明の実施形態に含まれるインダクタを構成する各層の配線の上面図である。本発明の実施形態に含まれるインダクタを構成する各層の配線の上面図である。本発明の実施形態に含まれるバンドパスフィルタの回路図である。本発明の実施形態によるガラスコア多層配線基板の断面図である。既存技術によるガラスコア多層配線基板の断面図である。本発明の実施形態に含まれるインダクタの配線の上面図である。本発明の実施形態に含まれるインダクタの配線の上面図である。本発明の実施形態に含まれるインダクタの配線の上面図である。本発明の実施形態に含まれるインダクタの配線の上面図である。本発明の実施形態に含まれるインダクタの配線の上面図である。本発明の実施形態に含まれるインダクタの配線の上面図である。本発明の実施形態に含まれるインダクタの配線の上面図である。本発明の実施形態について、回路基板作成プロセスを示す図である。本発明の実施形態について、回路基板作成プロセスを示す図である。本発明の実施形態について、回路基板作成プロセスを示す図である。本発明の実施形態について、回路基板作成プロセスを示す図である。本発明の実施形態について、回路基板作成プロセスを示す図である。本発明の実施形態について、回路基板作成プロセスを示す図である。本発明の実施形態について、回路基板作成プロセスを示す図である。本発明の実施形態について、回路基板作成プロセスを示す図である。本発明の実施形態について、回路基板作成プロセスを示す図である。本発明の実施形態について、回路基板作成プロセスを示す図である。本発明の実施形態について、回路基板作成プロセスを示す図である。本発明の実施形態について、回路基板作成プロセスを示す図である。本発明の実施形態について、回路基板作成プロセスを示す図である。本発明の実施形態について、回路基板作成プロセスを示す図である。

以下、図面を参照して、本発明の実施形態について説明する。なお、この実施形態により本発明が限定されるものではない。また、図面の記載において、同一部分には同一の符号を付して示している。

本発明の実施形態は、その構造をより平易に表現すれば、インダクタを構成する配線の経路が、ガラスコアの表裏とガラスコアの貫通孔を結ぶものだけでなく、ビルドアップ層上の経路を含むものである。両者の混成によってインダクタが構成されている。具体的な配線の引き回し方については、後にその例を挙げる。

また、本発明の実施形態は、ビルドアップ層上の配線を含むソレノイド型コイルにおいて、その全体を平均化することによって算出された単位長さあたりの巻き数が、ガラスコア表裏の配線とガラスの貫通孔内の導電体からのみなるループのみを対象とした単位長さあたりの巻き数を超えるガラスコア多層配線基板である。

インダクタを構成する配線が配置される層を変えることの利点のひとつは、異なる層に配置された配線は、重なっていても短絡しないことである。つまり、被覆線を重ねて巻くコイルのような形状にて、単位長さあたりのインダクタの巻き数を増やすことができる。

いま、2種類のインダクタにて、同じインダクタンスを実現することを考える。インダクタ１の巻き数をN₁、長さをL₁として、インダクタ２の巻き数をN₂、長さをL₂とする。インダクタの断面積は変えないで、インダクタ２の単位長さ当たりの巻き数が、インダクタ１のn倍だとすると、以下の式が成り立つ。

これより、

つまり、巻きの密度を上げると、インダクタとしての性能を保ったままで、巻き数そのものと、インダクタの長さの両方を小さくすることができる。
この効果を考えると、本発明の実施形態のインダクタは、巻きの密度に関して、従来の方法によって作られたインダクタを超えていることが望ましい。具体的な方法としては、インダクタを構成するループのうち、ガラスコアを巻くループと、ビルドアップ層上に配線を持つループは、短絡の危険がないため、ガラスコアの表面の真上から見て、これらが重なるように配置された部分をもつものとすることが挙げられる。

また、本発明の実施形態は、ガラスコア多層配線基板において、コアの表裏に形成された導体配線および導体層による電極に誘電体層が挟まれた構造のキャパシタが内蔵される。

本発明の実施形態は、LCフィルタを構成することを視野に入れたものであるため、インダクタのほかにキャパシタの存在が必要である。ガラスをコアとした多層配線基板にキャパシタを内蔵する場合、ガラス表面の平坦性を活かすという意味で、キャパシタの下電極をガラス表面上に積層し、その上に誘電体層、さらにその上に上電極を積層する構造にするのが好適である。

また、本発明の実施形態は、キャパシタとインダクタを必要数接続することにより、周波数フィルタが構成されているガラスコア多層配線基板である。

本発明の最終的な実施形態として、キャパシタとインダクタを接続することによる周波数フィルタを内部に作り込んだ部品内蔵型基板を想定している。

本発明の実施形態のインダクタについて、その配線の配置の一例を以下に示す。配線の配置の目的は、ガラスコアを巻くようにして配置する従来の場合に比して、インダクタの単位長さあたりに巻き数を増やすことになる。そのため、説明に際しては、従来のインダクタとの比較によって行うこととする。ガラスコアの表裏面それぞれにビルドアップ層が１層ずつ積層された４層構造の基板を用い、各層を別々に示した図６および図７と、４層を実際の基板と同じ順序で重ね、B1層の上から見て、配線の進路を順に追った図１１ないし図１７を用いた。

図６および図７、図１１ないし図１７ともに、配線の進路を明確に示すため、配線の中で、「下の層と貫通孔でつながっている点」を黒丸で、「上の層と貫通孔でつながっている点」を白丸で示した。当然のことながら、同一の貫通孔について、それがつなぐ双方の面を描写した図において、孔は片方では白丸、もう片方では黒丸で表現されている。また、配線のうち、貫通孔を伴わないが、特徴的な位置にあるものに関しては、×印にて表現した。図１１ないし図１７においては、各面が重なっているため、下にある配線をできるだけ見えるようにするため、便宜的に下の層の配線になるほど、太く描写している。なお図１１ないし図１７は（A）から（N）へと配線の進路の順に描写してあるが、これは説明のためであって、工程の順序とは無関係である。

なお、以下の説明において、便宜的に各図において、北を上にして置いた地図の向きと同様に東西南北を設定し、さらに紙面表から裏の向きを「下」、逆を「上」と表現する。また、各点の座標に対しては、その面上でのX、Y座標のあとに、その点の存在する面を示し、例えば、G1面上のX座標a、Y座標bの点に関しては、（a,b,G1）のように表現する。

まず、従来のインダクタに対して、その配線の連絡を示す。図５において、例として５巻きしたインダクタを示している。インダクタの内径をDとし、巻きのピッチは一様にPであるとして、５巻きしている。ガラスコアの上面をG1面とし、下面をG2面とする。配線の始点をG1面上の（0,0,G1）とする。配線はまずG1を北東に進み、A（P,D,G1）にて貫通孔を通り、G2面のB（P,D,G2）に落ちる。そしてG2面を南方向に進んで、C（P,0,G2）に至る。そこから貫通孔にてG1面に上がり、D（P,0,G1）にて一周巻くことになる。それを５回繰り返して、（6P,D,G1）にて終点となる。この場合においては、インダクタは6Pの長さにて５巻きしている。

対して、本発明のインダクタの一例を図６および図７、図１１ないし図１７に示す。ガラスコアのG1面、G2面のほかに、G1側のビルドアップ導電層B1とG2側のビルドアップ導電層B2を設定する。なお、G1とB1の間の絶縁樹脂層をR1、G2とB2の間の絶縁樹脂層をR2とする。

インダクタの配線の始点は、上記の例と同様に、（0,0,G1）を原点とする。そこから、A、B、C、Dと進むまでは、上記例と同様である。そこから、配線は、G1面上を西南西に進んで、E（0,-d,G1）に至る（図１１（B））。そこでR1内の貫通孔を通ってB1面のF（0,-d,B1）に上がる。そして、B1上を北に進み、G（0,0,B1）を経由して、北東に進路を変えて、H（P,D,B1）に至る。そこで北に進路を変えて、I（P,D+d,B1）に至る。そこでR1内の貫通孔を通してG1面のJ（P,D+d,G1）に下りる（図１２（D））。ここで、配線のうち、G1上で原点とAを結ぶ部分と、B1上でGとHを結ぶ部分は、上から見ると、R1を挟んで重なっている。このように、絶縁樹脂層を間に入れることによって、複数の配線を重ねて配置でき、巻き数を増やすことができる。

続いて、配線は、G1上を北に進んで、K（P,D+d+s,G1）に至る。そこからガラスコアの貫通孔を通って、G2面に下りて、L（P,D+d+s,G2）に至る（図１３（E）)。そこから南に進んで、M（P,D+d,G2）に至り、そこでR2内の貫通孔を通って、B2面に下り、N（P,D+d,B2）に至る。

続いて、配線はB2上を南に進んで、O(P,-d,B2)に至る（図１３（F））。そこでR2内の貫通孔を通って、G2面に上がり、P（P,-d,G2）に至る。そこからG2面上を南に進んで、Q（P,-d-s,G2）に至る。そこでガラスコア内の貫通孔を通って、G1面上のR（P,-d-s,G1）に至る（図１４（H））。そこからG1面上を北に進んで、S（P,-d,G1）に至る。そこでR1層内の貫通孔を通ってB1面上のT（P,-d,B1）に上がる。

そこから配線は、B1面上を北に進んで、U（P,0,B1）を経由し、北東に進路を変えて、V（2P,D,B1）を経由し、北に進路を変えて、W（2P,D+d,B1）に至る（図１５（I））。そこでR1内の貫通孔を通って、G1面上のX（2P,D+d,G1）に下りる。そこからG1面上を北に進んで、Y（2P,D+d+s,G1）に至る。そこでガラスコア内の貫通孔を通って、G2面上のZ（2P,D+d+s,G2）に下り、そこからG2面上を南に進んで、a（2P,D+d,G2）に至る。そこから、R2内の貫通孔を通ってB2面上のb（2P,D+d,B2）に下りる。そこからB2面上を南に進み、c（2P,-d,B2）に至る。そこでR2内の貫通孔を通ってG2面上のd（2P,-d,G2）に上がる（図１７（M））。

そこから配線は、G2面を北に進んで、e（2P,0,G2）に至る。そこでガラスコア上の貫通孔を通って、G1面上のf（2P,0,G1）に上がる（図１７（N））。

ここまでで、配線は、ガラスコア表面とガラスコアの貫通孔を通る経路で１周、B1面、B2面と絶縁樹脂の貫通孔、ガラスコアの貫通孔を通る経路で２周の計３周回っている。この例では、ここまでの配線の経路を１単位として、以後これと同様に周回を重ねるものとする。インダクタの長さとして、従来の例と同様に６ピッチを設定した場合、従来の例が５周回っているのに対し、本発明の例では８周回っている。

なお、ガラスコアの周りを巻くループとビルドアップ層の周りを巻くループの両方を同一のソレノイドコイル内に存在させる一方法としては、たとえば、ソレノイドコイルの先頭から端までを、ガラスコアの周りを巻くコイルのみで巻いた後に、端から先頭までを配線にて戻し、次にビルドアップ層の周りを巻くループのみでソレノイドコイルの先頭から端までを巻く方法も考えられる。しかし、この方法においては、ソレノイドの端から先頭まで戻る配線の周りに発生する磁界が、ループの周りに発生する磁界と整合しないため、ソレノイド全体としての特性を低下させることなる。本発明においては、それを避けるために、なるべくループのみでソレノイドの先頭から端まで進むような構成をとっている。

続いて、上記のようなインダクタを用いた高周波フィルタ内蔵ガラスコア多層配線基板と従来技術による高周波フィルタ内蔵ガラスコア多層配線基板について、その加工プロセスおよび評価方法、結果を示す。

以下に、本発明の実施形態について、図面を参照して説明する。なお、以下の説明において、「上」とはガラスコアから遠ざかる方向をいい、「下」とはガラスコアに近づく方向をいう。また、「回路素子」とは、抵抗器、キャパシタ、インダクタ、などの受動素子であり、好ましくはLC回路の構成要素となる素子をいう。かかる回路素子は、複数帯域通信の内、少なくとも2GHz以上の帯域でTDDに使用するバンドパスフィルタを構成するLCフィルタの部品であると好ましい。このLCフィルタは、ローパスフィルタ、ハイパスフィルタ、ダイプレクサ等の分波フィルタや、特定帯域のノイズを除去する、ノッチフィルタとして構成しても良い。

まず、本実施形態にかかる回路基板を用いた送受信回路全体の構造と機能について、図１−１を参照して説明する。図１−１に示す送受信回路は、次世代のスマートフォンに好適に用いることができる。次世代のスマートフォンとは、同時複数帯域通信を行い、高速通信を実現するCA方式に対応したセルラーRF回路を使用するスマートフォンである。各々の通信帯域で周波数フィルタとして使用するバンドパスフィルタと、スイッチ、アンプを有し、必要に応じて、ハイパスフィルタ、ローパスフィルタ、ダイプレクサ等の分波フィルタなど、いずれかのRF部品を集積する回路基板を有する。

受信時において、アンテナ２１４が受信した電波から、トランシーバLSI２０２が制御するRF回路２１５が通信波を取り出す。ベースバンドプロッセッサ２１０は通信波からベースバンド信号を取り出し、パケットを再構成する。アプリケーションプロセッサ２１１は、受け取ったパケットからユーザーが必要なサービスを構成する。これに対し送信は、逆の経路をたどる。

CA方式におけるRF回路２１５の動作を、より詳細に説明する。
アンテナ２１４が受信した電波は、ダイプレクサ２１３により1000MHｚを境に、より高周波な帯域とより低周波な帯域（Low Band）に分波される。より高周波な帯域は更に、ダイプレクサ２１２により2300MHｚを境に、中周波帯域（Middle Band）と高周波帯域（High Band）に分波される。Low Band はband 8 FDD，Middle Bandはband 1 FDD とband 3 FDD，High Bandはband 41 TDDとband 42 TDDの通信波を含む。この様に、周波数フィルタによってband毎の通信波を取出す前に、分波フィルタを使って帯域を分離する事は、複数帯域を同時使用するCA方式において、帯域間の干渉を抑制する為の有効な手段となる。

分波フィルタでの分離なしに、同一回路上に異なる周波数フィルタが存在する場合（２０３と２０４、２０５と２０６）、干渉の抑制が必要な各々のフィルタ毎に調整用LC要素を追加することも有効である。調整用LC要素は、分波フィルタで分離したフィルタ間においても必要に応じて有効に用いることができる。この様な干渉抑制用LC要素をモジュール回路基板に内蔵することも、高機能でありながらコンパクトな回路基板を実現するために有効である。
FDDに用いる送受信用一組のバンドパスフィルタ２０５〜２０７は、デュプレクサと呼ばれる。TDDでは一つのバンドパスフィルタ２０３、２０４を、送受信時分割使用するためにスイッチ２０８を使用する。送信時はFDD、TDD共、周波数フィルタの通過前に、通信波をアンプ２０９で増幅する。

CA単位モジュール２０１は、ダイプレクサ×２、バンドパスフィルタ×２、スイッチ×２、デュプレクサ×３、アンプ×５を含んでいる。本実施形態によってダイプレクサ×２、バンドパスフィルタ×２はLCフィルタとしてモジュール回路基板内に形成し、該LCフィルタのソレノイドコイル素子は、少なくともその構造の一部を回路基板内に有する事で薄型が可能となる。該LCフィルタ以外のRF部品はモジュール回路基板上に実装する事が可能であり、LCフィルタ上にそれらを実装する事でモジュール面積を縮小することが可能となる。これにより高機能でありながらコンパクトな回路基板を実現できる。

図１−１のRF回路２１５は一つのCA単位モジュール２０１を有しているが、スマートフォンが複数の通信キャリアに対応する場合、異なるCAごとに対応した複数のCA単位モジュールを搭載してもよい。

本実施形態では、図１−２に示すように、帯域や通信方式毎に、周波数フィルタ、アンプ、スイッチをまとめて、従来型モジュールとし、High Band TDDモジュールとして用いることも可能である。図１−２では、ハイパスフィルタ３０２とTDD用バンドパスフィルタ３０３、３０４をLCフィルタとしてモジュール回路基板内に構成する事ができる。図１−２において、共通する部品については同じ符号を付して、重複説明を省略する。
本実施形態にかかる回路素子は、TDDに使用するバンドパスフィルタを構成するLCフィルタの部品であると好ましい。また、本実施形態にかかる回路素子は、ダイプレクサ、ハイパスフィルタ、ローパスフィルタなど分波フィルタを構成するLCフィルタの部品であると好ましい。さらに、本実施形態にかかる回路素子は、前記バンドパスフィルタ間の干渉抑制調整回路用のソレノイドコイル素子であると好ましい。

次に、ガラス板をコア材として、その両面に配線層と絶縁樹脂層を交互に形成した基板を例にとって、LC回路を構成する回路素子としてのキャパシタの例を、説明する。

キャパシタは、二枚の導体板の間に誘電体を挟んだ構造とする。キャパシタの例としては、図２に示すように、ガラス基板またはガラス基板上に形成した絶縁樹脂層１１の上に、下電極１２を積層して導体パターンを形成し、かかる導体パターンの上に誘電体層１３を積層し、さらにその上に上電極となる導体１４を積層したものである。下電極１２と上電極１４は、一般的にシード層と導電層からなる多層構造を有する。

続いて、LCフィルタのもう一つの要素であるインダクタであるが、これは、前出のインダクタの構造の説明において、本発明の実施形態および従来技術におけるインダクタを扱っているので、ここでの説明は割愛する。

本発明の高周波モジュール用基板に内蔵されるLCフィルタの回路図の一例を図８に示す。これは、透過周波数帯として、3.3GHz〜3.7GHzを意図したものであり、図中C１〜C３がキャパシタ、L１〜L3がインダクタを示す。それぞれのキャパシタンス、インダクタンスの値は表１、表２に示す。

図８の回路図に示したキャパシタとインダクタを、回路基板内部に形成した状態を示す模式図を図９に示す。回路図ではキャパシタンス、インダクタンスは複数あるが、図９においては、１個ずつに省略して示している。キャパシタは、ガラスコア３１の上表面上に下電極３３を配置し、誘電体３５を挟んで、上電極３４を配置することにより形成されている。全体としてキャパシタは、ガラスコア３１の上表面上の絶縁樹脂層３２に埋設されるようになっている。回路基板外部の電極と接続したい場合には、絶縁樹脂層３２にビアホールを作り、その内部の導体を介して接続できる。

インダクタは、ガラスコア３１内の貫通孔と、ガラスコア３１の表裏面上、ビルドアップ配線層上に形成した配線（図４参照）をつないだソレノイドコイルとして作ることができる。インダクタの場合も、回路基板最外層の電極との導通は、キャパシタの場合と同様に、絶縁樹脂層内のビアホールを介して行うことができる。

（基板作成プロセス）
次に、図１８ないし図３１を用いて、ガラス基板を用いた回路基板作成プロセスの一例を示す。

まず回路設計を行うため、通過又は遮断する電波の周波数帯域に応じて、必要なキャパシタとインダクタンスを、シミュレーションソフトによって算出する。例えば3300MHz以上、3700MHz以下の帯域を透過するフィルタについては、図８に示したようなものとなる。そしてそれを実現するために、キャパシタについては、電極の大きさ、電極間の距離、誘電体の誘電率、インダクタについては、巻きの断面積、巻き数、長さなどを、加工性やスペース効率を加味しながら設計する。設計の結果を表１、表２に示す。L2において、仮に従来の技術のように、ガラスコアだけを巻く構造のインダクタとした場合、その巻き数は１２で、インダクタの長さは1.78mmとなる。しかし、ガラスコアを巻くループと、B1層、ガラスコア、B2層を巻くループを混在させることによって、単位長さあたりの巻き数を１．５倍にすることができている。そのため、インダクタの巻き数は８、長さは0.79mmとなった。なお、インダクタL1とL3については、インダクタンスが非常に小さいため、コイルの形状にする必要がなく、一本の配線の自己インダクタンスで足りるため、表中では、その配線の寸法について示してある。

高周波モジュール用基板に搭載される他の帯域用のBPFについても、同様の手順によって、キャパシタ、インダクタンスを計算し、必要な回路の設計を行う（数値については省略する）。

以上の回路設計に基づいて、必要な回路基板を製作する。まず、図１８（a）に示すように、低膨張のガラスコア３１（厚さ300μmで320mm×400mmの長方形の板状、CTE：3.5ppm/K）を準備する。次いで図１８（b）に示すように、かかるガラスコア３１に開口径80μm〜100μmの貫通孔４４を形成する。形成にあたっては、第一段階として、貫通孔４４の形成を所望する位置にUVレーザー光をパルス照射し、照射されたガラスに脆弱部を作る。第二段階として、ガラス板全体に対してフッ酸水溶液によるエッチングを行う。これにより脆弱部が選択的にエッチングされ、高精度な貫通孔４４が迅速に形成される。ガラスエポキシ基板を用いる場合と比較すると、より高精度な内径を持ち且つ凹凸のない内周面を有する貫通孔４４を形成できることとなる。

次に図１８（c）〜図１９（d）に示すように、ガラスコアの表裏面および貫通孔の内部にガラスとの密着層として、Ti層４５の積層を行い、続いてCu層４６の積層を行った。積層はスパッタリングにて行い、Ti層の厚さは50nm、Cu層の厚さは300nmに設定した。

ついで、図１９（e）に示すように、貫通孔４４内壁のスパッタ膜の上に、無電解ニッケルめっき４７を施す。加工はガラスコア３１の表裏全面と貫通孔４４内に対して行い、めっき厚さは0.2μmに設定する。図１９（e）に示すように、密着層４５、４６とニッケルめっき層４７によりシード層が形成される。

つぎに、セミアディティブ法によって、ガラスコアの表裏面に必要な導体パターンを形成し、貫通穴の内部にさらに厚く導電層を形成するための準備として、ガラスコアの両面に、例えば日立化成株式会社製ドライフィルムレジスト、商品名RY-3525（厚さ25μm）をラミネートする。レジスト層形成は、液状レジスト塗布でもよい。その後、図１９（f）に示すように、フォトリソグラフィー法により、導体パターンすなわち配線パターンを形成するためのマスクを介してレジスト層に露光し、現像によってレジスト層４８に配線パターン（開口部）を形成する。

次に、図２０（g）に示すように、電解銅めっきによって上記開口部に銅を析出させ、導電性部材である導体パターン４９を12μmの厚さで形成する。この導体パターンには、キャパシタの下電極および、インダクタの配線のうち、ガラスコア表裏面に配置される部分も含まれる。そして、この段階において、ガラスコアの貫通孔４４の内壁にも銅めっきが析出する。続いて、図２０（h）に示すように、レジスト層を剥離する。この結果、ガラスコア３１の表裏面はTi/Cu/Niからなるシード層と、さらにその上にCuが積層された部分が混在した状態になっている。

続いて、図２１（i）に示すように、キャパシタの誘電体層３５を形成する。誘電体としては、SiNを選択した。誘電体の積層はスパッタリングにて行い、キャパシタの下電極のみなならず、キャパシタ下電極が形成してある面全体に対して行う。SiN層の厚さは200nmに設定した。

SiN層の上には、そのうえに銅の上電極を積層するための密着層として、Ti層５０とCu層５１をこの順にて積層する（図２１（j）および図２２（k））。これらの層もSiN層と同様に、キャパシタ下電極を形成した面の全体に対して行う。TiとCuのスパッタリングは、スパッタリングチャンバーを開けることなく、一連の工程として行った。なお、各層の厚さとしては、Ti層を50nm、Cu層を300nmに設定した。

次に、キャパシタ下電極１２の上に位置する部分のみに、銅による上電極を電解銅メッキにて積層すべく、図２２（l）に示すように、ドライフィルムレジストにて、上電極を形成する部分のみが開いたレジストパターン５２を形成した。そして、図２３（m）に示すように、電解銅メッキにて、厚さ9μmにて上電極５３を積層した。電解銅メッキ後にドライフィルムレジストは剥離した（図２３（n））。

ここまでの工程において、基板のうちで、キャパシタの形成されている側の面のうち、キャパシタ以外の部分には、不必要な層が複数積層されている。具体的には、キャパシタ下電極と同時に積層された、下電極以外のCu配線層の上には、上から、スパッタCu層、スパッタTi層、スパッタSiN層が積層しており、配線のない部分においては、無電解Ni層、スパッタCu層、スパッタTi層が不必要に積層している。そこで、ここでこれら余分な層の除去を行った。まず、キャパシタの上電極を保護するために、上電極を覆うようにドライフィルムレジストにてレジストパターン５４を形成した（図２４（o））

続いて、図２４（p）に示すように、ウエットエッチング法にて基板を処理し、スパッタCu層を除去した。

続いて、図２５（q）に示すように、余分な部分のTi層、SiN層を除去すべく、基板をドライエッチング法にて処理した。

続いて、図２５（r）に示すように、キャパシタの上電極５３を保護していたドライフィルムレジスト５４を剥離除去する。この時点で、まだガラス３１直上の無電解Niめっき層、スパッタCu層４６、スパッタTi層４５は残っており、Cuによる配線のない部分においては、露出している。

つぎに、図２６（s）に示すように、ガラス３１の表面に形成されている、無電解Ni層、スパッタCu層を除去すべく、ウエットエッチング法にて処理する。一方、配線、キャパシタ電極などを形成している電解めっきによるCu層は、わずかにエッチング液に溶けるが、その厚さが比較的大きいため、ほぼそのままの形状にて残る。

次に、図２６（t）に示すように、ガラス直上に積層してあるスパッタTi層のうち、この段階で露出しているものを、ウエットエッチング処理にて除去する。

以上の結果、ガラスコアの表面には、ガラスが露出している部分、スパッタTi層、スパッタCu層、無電解Ni層の上に電解めっきCuにて配線が形成された部分、さらにその上に、スパッタSiN層、スパッタTi層、スパッタCu層の上に電解めっきCuによるキャパシタ上電極が積層された部分が混在することになる。貫通孔の中は、その内壁をスパッタTi、スパッタCu、無電解Niメッキ層、電解Cu層で覆われ、その内側には空洞が残っている状態になる。

つぎに、図２７（u）に示すように、ガラスコア基板の両面に、例えば味の素ファインテクノ株式会社製の絶縁樹脂（商品名「ABF-GX-T31R」）を貼付して、絶縁樹脂層（樹脂ビルド層）５５を形成する。加工は真空プレスラミネート装置にて、ガラスコア基板の貫通孔４４の内部にボイドなく絶縁樹脂を封入する。絶縁樹脂層５５の厚さは35μm程度とし、キャパシタの上電極５３まで確実に埋没するようにする。

さらにレーザー加工によって、導通をとりたい位置に絶縁樹脂層５５を貫通させ、図２７（v）に示すように、ガラスコアの配線層に達する孔（ビアホール）５６を形成する。孔５６の直径は60μm程度が好ましい。

つぎに、図２８（w）に示すように、積層基板の表裏面の絶縁樹脂層５５に無電解Cuめっきを施し、導電シード層５７を形成する。その厚さは0.6μmとすると好ましい。この処理によって、表裏面のみならず、先にレーザー加工にて形成したビアホール５６の内壁にも導電シード層５７が形成される。

つづいて、図２８（x）に示すように、基板両面にドライフィルムレジスト５８を貼付し、フォトリソグラフィー法によって、配線を設けたい部分に開口部を設ける。ついで、図２９（y）に示すように、基板に電解めっきを施し、厚さ15μmにて配線５９を形成する。また、この電解めっき処理において、絶縁樹脂層５５内のビアホール５６の内部も銅で満たされ、ガラスコア基板表面の導体層との導通もとれる。なお、ここで形成される配線の中には、本発明の実施形態によるインダクタの配線のうち、B1層、B2層に配置されるものも含まれる。

その後、図２９（z）に示すように、ドライフィルムレジスト５８を剥離する。ついで、図３０（aa）に示すように、不要な導電シード層をエッチングで除去する。以上をもって、ＬＣ回路用の内蔵素子を含む基本的な回路基板が完成する。

このあと、必要に応じて、図２７（u）〜図３０（aa）の工程を繰り返して、図３１（ab）に示すように絶縁層、導体配線層を積層し、高周波モジュール用フィルタ内蔵ガラスコア基板を完成した。

比較例

インダクタの設計の際に、L2について、ガラスコアの表裏面の配線とガラス内の貫通孔のみで構成される経路にてガラスコアを巻くようにして、それに基づいて各導電層のパターニングを行ったことを除いては、実施例と全く同様の方法にて、高周波モジュール用フィルタ内蔵ガラスコア基板を完成した。なお上記のようにL2を設計した結果、巻き数は１２で、インダクタの長さは1.78mmとなった。

実施例と比較例のそれぞれについて、フィルタ全体としての性能を調べるため、ネットワークアナライザを用いて、3.5±0.2GHzの周波数帯域に対する透過特性を調べた。中央値の3.5GHzと下限値の3.3GHz、上限値の3.7GHzに対する透過特性、および遮断すべき範囲に属する2.5GHzおよび4.5GHzに対する透過特性について、表３に示す。

結果をみると、インダクタの長さを短くしたにもかかわらず、実施例は比較例と同等のフィルタ特性を発揮していることが分かる。

以上のように、本発明の実施形態によれば、インダクタの長さを短く抑えても、同等の性能を発揮することができ、高周波フィルタ内蔵多層基板の設計上の自由度を高め、基板そのもののダウンサイジングに寄与することが可能となる。

以上、本発明の実施の形態について説明したが、本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。

１１・・・ガラスあるいは、キャパシタ下電極を積層する下層
１２・・・キャパシタの下電極、
１３・・・キャパシタの誘電体層、
１４・・・導体（キャパシタの上電極）、
３１・・・ガラスコア、
３２・・・層間絶縁樹脂層
３３・・・キャパシタの下電極、
３４・・・キャパシタの上電極、
３５・・・キャパシタの誘電体層、
４４・・・ガラス貫通孔、
４５・・・ガラス直上のTi層
４６・・・４５の上のCu層
４７・・・４６の上の無電解めっきによるNi層
４８・・・ガラスコア上の配線形成のためのレジスト層、
４９・・・ガラスコア上の配線層（キャパシタ下電極を含む）、
５０・・・キャパシタ誘電体層上のTi層
５１・・・５０上のCu層
５２・・・キャパシタ上電極形成用のレジスト層、
５３・・・キャパシタ上電極、
５４・・・キャパシタ上電極保護用レジスト層
５５・・・層間絶縁層
５６・・・ビア
５７・・・層間絶縁層上のCuシード層
５８・・・層間絶縁層上の導体配線形成用レジスト層
５９・・・層間絶縁樹脂層上の導体配線層
１０１・・・キャパシタ
１０２・・・インダクタ
１０３・・・インダクタのコア
１０４・・・ガラスコア表面（G1面）上の配線
１０５・・・ガラスコア裏面（G2面）上の配線
１０６・・・ガラスコア表面上のビルドアップ層（B1面）上の配線
１０７・・・ガラスコア裏面上のビルドアップ層（B2面）上の配線
２０２・・・トランシーバLSI
２０３・・・バンドパスフィルタ
２０４・・・バンドパスフィルタ
２０５・・・バンドパスフィルタ
２０６・・・バンドパスフィルタ
２０７・・・バンドパスフィルタ
２０８・・・スイッチ
２０９・・・アンプ
２１０・・・ベースバンドプロッセッサ
２１１・・・アプリケーションプロセッサ
２１２・・・ダイプレクサ
２１３・・・ダイプレクサ
２１４・・・アンテナ
２１５・・・RF回路
３０２・・・ハイパスフィルタ
３０３・・・TDD用バンドパスフィルタ
３０４・・・TDD用バンドパスフィルタ

Claims

ガラスからなるコアと、前記コアの表裏の導体配線と、前記導体配線の外側の絶縁体層および導体層からなるビルドアップ層とを有するガラスコア多層配線基板であって、
前記導体配線と、前記コアを貫通する電極とが前記コアを巻くように接続されたループと、
前記導体配線と、前記コアを貫通する電極と、前記導体層の配線と、前記絶縁体層を貫通する電極とが前記コアおよび前記絶縁体層を巻くように接続されたループと
から構成されるソレノイド型コイルとしてのインダクタが内蔵されることを特徴とする、ガラスコア多層配線基板。
前記ソレノイド型コイルを構成するループ群の始端から終端に向かう方向を、前記ループ群の進行方向と定めた場合において、どのループも、その一つ前のループが占める位置のうち、最も前記進行方向に位置する部分を限度として、それ以上戻ることはなく、また、前記ソレノイド型コイルには、前記ループ群とは別に、前記進行方向と逆に進む配線も存在しないことを特徴とする、請求項１に記載のガラスコア多層配線基板。
前記ソレノイド型コイルを前記コアの主面の真上から見た場合において、前記ソレノイド型コイルを構成するループのうち、前記コアの表裏にのみ配線を持つ前記ループと前記ビルドアップ層にも配線を持つ前記ループが、重なっている部分が、少なくも一か所あることを特徴とする、請求項１または２に記載のガラスコア多層配線基板。
前記導体配線および前記導体層による電極に誘電体層が挟まれた構造のキャパシタが内蔵されることを特徴とする、請求項１から３のいずれかに記載のガラスコア多層配線基板。
前記キャパシタと前記インダクタを必要数接続することにより、周波数フィルタが構成されていることを特徴とする、請求項４に記載のガラスコア多層配線基板。