JP4539870B2

JP4539870B2 - 薄膜デバイス

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Publication number: JP4539870B2
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Inventors: 一桑島; 雅弘宮崎; 晃古屋
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Filing date: 2006-03-31
Publication date: 2010-09-08
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Description

本発明は、導体層と、この導体層に接続された端子電極とを備えた薄膜デバイスに関する。

近年、携帯電話機等の高周波電子機器の小型化・薄型化の要求に伴い、高周波電子機器に搭載される電子部品の小型化、低背化が求められている。電子部品には、基板の上に、薄膜形成技術を用いて絶縁層や導体層等を形成して構成されたものがある。このように薄膜形成技術を用いて形成された電子部品を、本出願では薄膜デバイスと呼ぶ。

薄膜デバイスでは、導体層を外部回路に接続するための端子電極が設けられる。ここで、薄膜デバイスのうち、端子電極以外の部分をデバイス本体と呼ぶ。端子電極に接続される導体層は、例えば、配線部分を含み、この配線部分の端面がデバイス本体の側面において露出するように形成される。この場合、端子電極は、配線部分の端面に接続されるように、例えば、デバイス本体の側面に配置される。

以下、デバイス本体の側面に端子電極が配置された薄膜デバイスの製造方法の一例について説明する。この製造方法では、まず、１枚のウェハ（基板）上に複数個の薄膜デバイスに対応する導体層等を形成することによって、薄膜デバイス用基礎構造物を作製する。この基礎構造物は、それぞれデバイス本体となる複数のデバイス本体予定部を含んでいる。また、基礎構造物には、隣接するデバイス本体予定部の間に除去予定部が設けられる。次に、除去予定部の位置において基礎構造物を切断することによって、複数のデバイス本体予定部を分離して、複数のデバイス本体を作製する。このように基礎構造物を切断することによって、デバイス本体の側面が形成されると共に、この側面において、端子電極に接続される配線部分の端面が露出する。次に、デバイス本体の側面に端子電極を形成する。

ところで、薄膜デバイスの小型化、低背化のためには、導体層等の層を薄くすることが有効である。しかしながら、上記の製造方法では、導体層を薄くすると、端子電極に接続される配線部分の端面の面積が減少する。その結果、導体層と端子電極とが接触する領域の面積が減少し、導体層と端子電極との接続信頼性を確保することが難しくなるという問題が発生する。

上記の問題を回避するために、配線部分の幅を大きくすることによって、配線部分の端面の面積を大きくすることが考えられる。しかし、この場合には、薄膜デバイスにおいて、配線部分の密度が低下して薄膜デバイスの小型化が難しくなったり、配線部分のインピーダンスが所望の値からずれて薄膜デバイスの特性が劣化したりするという問題が発生する。また、薄膜デバイスにおいて配線部分が配置される領域の面積が大きくなり、薄膜デバイスの省スペース化、小型化が難しくなるという問題が発生する。

特許文献１には、基板上に内部導体膜が配置され、内部導体膜の端面に外部端子電極が接続されたチップ型電子部品において、内部導体膜の端面を基板の切断面に対して傾斜させる技術が記載されている。

また、特許文献２には、基板上に電極が配置され、電極の端面に外部端子が接続された電子部品において、基板上の電極の端面を、基板の切断端面に対して傾斜させる技術が記載されている。

また、特許文献３には、基板上に、３層以上の内部電極層と２層以上の誘電体層が交互に積層され、基板の側面に、内部電極層に接続された外部電極が配置された薄膜コンデンサが記載されている。特許文献３には、回路上で１つのコンデンサにおける一方の電極を構成する２層の内部電極層を、基板の側面の近傍で重ね合わせ、この２層の内部電極層における重ね合わされた部分に外部電極を接続する技術が記載されている。

また、特許文献４には、基板上に、４層の内部電極と４層の薄膜誘電体が交互に積層され、基板の側面に、内部電極に接続された外部電極が配置された薄膜コンデンサが記載されている。特許文献５には、回路上で１つのコンデンサにおける一方の電極を構成する２層の内部電極を、基板の側面の近傍で重ね合わせ、この２層の内部電極における重ね合わされた部分に外部電極を接続する技術が記載されている。

特開平１０−１６３００２号公報特開平１１−３８３３号公報特開平２−１２１３１３号公報特開平５−１２９１４９号公報

以下の説明では、特許文献１における外部端子電極、特許文献２における外部端子、特許文献３、４における外部電極を、いずれも端子電極と呼ぶ。

前述のように、デバイス本体の側面に端子電極が配置された薄膜デバイスでは、導体層を薄くすると、端子電極に接続される配線部分の端面の面積が減少し、その結果、導体層と端子電極とが接触する領域の面積が減少し、導体層と端子電極との接続信頼性を確保することが難しくなるという問題点があった。

特許文献１または２に記載された技術によれば、導体層と端子電極とが接触する領域の面積を増加させることができるが、その面積の増加量はわずかである。そのため、特許文献１または２に記載された技術では、導体層と端子電極との接続信頼性を十分に確保することは難しい。

特許文献３または４に記載された技術によれば、端子電極が１層の導体層の端面にのみ接触する場合に比べて、導体層と端子電極とが接触する領域の面積を増加させることができる。しかしながら、特許文献３または４に記載された技術は、回路上で１つのコンデンサにおける一方の電極を構成する導体層が複数存在する場合にしか適用することができない。回路上で１つのコンデンサにおける一方の電極を構成する導体層が複数存在する場合には、薄膜デバイスの小型化、低背化が難しくなる。

本発明はかかる問題点に鑑みてなされたもので、その目的は、導体層と、この導体層に接続された端子電極とを備えた薄膜デバイスであって、導体層と端子電極との接続信頼性を高めることができると共に、薄膜デバイスの小型化、低背化を図ることができるようにした薄膜デバイスを提供することにある。

本発明の第１の薄膜デバイスは、積層体と端子電極とを備えている。積層体は、積層方向について異なる位置に配置された複数の導体層と、積層方向について隣接する２つの導体層の間に配置された絶縁層とを含むと共に、側面を有している。端子電極は、積層体の側面に接するように配置されている。また、積層体は、それぞれ１層以上の導体層を用いて構成された第１および第２の受動素子を有している。複数の導体層は、第１の受動素子を構成するために用いられる第１の導体層と、第２の受動素子を構成するために用いられ、第１の導体層とは積層方向に異なる位置に配置された第２の導体層とを含んでいる。積層体の側面において、第１の導体層の端面と第２の導体層の端面は電気的且つ物理的に接続され、端子電極は第１の導体層の端面および第２の導体層の端面に接触して、第１および第２の導体層に接続されている。

本発明の第１の薄膜デバイスでは、端子電極は、積層体の側面において、電気的且つ物理的に接続された第１の導体層の端面および第２の導体層の端面に接触して、第１および第２の導体層に接続される。

本発明の第１の薄膜デバイスにおいて、第１の受動素子と第２の受動素子は、互いに異なるキャパシタであってもよいし、互いに異なるインダクタであってもよい。なお、それらだけで並列回路を構成する２つのキャパシタは、回路上では１つのキャパシタとみなすことができるので、このような２つのキャパシタは、本発明における第１の受動素子および第２の受動素子としての「互いに異なるキャパシタ」には含まれない。

また、本発明の第１の薄膜デバイスにおいて、積層方向に並ぶ導体層の最大の数は２であってもよい。

本発明の第２の薄膜デバイスは、積層体と端子電極とを備えている。積層体は、積層方向について異なる位置に配置された複数の導体層と、積層方向について隣接する２つの導体層の間に配置された絶縁層とを含むと共に、側面を有している。端子電極は、積層体の側面に接するように配置されている。また、積層体は、１層以上の導体層を用いて構成された受動素子を有している。複数の導体層は、受動素子を構成するために用いられる第１の導体層と、第１の導体層とは積層方向に異なる位置に配置され、上記受動素子を構成するためには用いられない第２の導体層とを含んでいる。積層体の側面において、第１の導体層の端面と第２の導体層の端面は電気的且つ物理的に接続され、端子電極は第１の導体層の端面および第２の導体層の端面に接触して、第１および第２の導体層に接続されている。

本発明の第２の薄膜デバイスでは、端子電極は、積層体の側面において、電気的且つ物理的に接続された第１の導体層の端面および第２の導体層の端面に接触して、第１および第２の導体層に接続される。

本発明の第２の薄膜デバイスにおいて、積層方向に並ぶ導体層の最大の数は２であってもよい。

本発明の第１または第２の薄膜デバイスでは、端子電極は、積層体の側面において、電気的且つ物理的に接続された第１の導体層の端面および第２の導体層の端面に接触して、第１および第２の導体層に接続される。これにより、本発明によれば、導体層と端子電極とが接触する領域の面積を大きくすることができ、その結果、導体層と端子電極との接続信頼性を高めることができるという効果を奏する。また、本発明では、端子電極に接続される面を形成するために用いられる第１の導体層と第２の導体層は、同じ１つの受動素子を構成するために用いられる導体層ではない。そのため、本発明によれば、端子電極に接続される面を形成するために、１つの受動素子を構成するために用いられる導体層の数を必要以上に多くする必要がなく、その結果、薄膜デバイスの小型化、低背化を図ることができるという効果を奏する。

本発明の第１または第２の薄膜デバイスにおいて、積層方向に並ぶ導体層の最大の数が２である場合には、特に薄膜デバイスの小型化、低背化を図ることができるという効果を奏する。

［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図９を参照して、本発明の第１の実施の形態に係る薄膜デバイスの回路構成について説明する。図９は、本実施の形態に係る薄膜デバイスの回路構成を示す回路図である。本実施の形態に係る薄膜デバイス１は、ローパスフィルタの機能を有している。

図９に示したように、本実施の形態に係る薄膜デバイス１は、信号の入出力が行われる２つの入出力端子１０１，１０２と、３つのキャパシタ１１１，１１２，１１３と、１つのインダクタ１１４とを備えている。キャパシタ１１１の一端は入出力端子１０１に接続され、キャパシタ１１１の他端は接地されている。キャパシタ１１２の一端は入出力端子１０２に接続され、キャパシタ１１２の他端は接地されている。キャパシタ１１３の一端は入出力端子１０１に接続され、キャパシタ１１３の他端は入出力端子１０２に接続されている。インダクタ１１４の一端は入出力端子１０１に接続され、インダクタ１１４の他端は入出力端子１０２に接続されている。

次に、図１ないし図８を参照して、本実施の形態に係る薄膜デバイス１の構造について説明する。図１および図２は、それぞれ薄膜デバイス１の断面図である。図３は、薄膜デバイス１の平面図である。図１は、図３においてＡ−Ａ線で示される断面を表している。図２は、図３においてＢ−Ｂ線で示される断面を表している。図４は、薄膜デバイス１に含まれる下部導体層を示す平面図である。図５は、薄膜デバイス１に含まれる絶縁層を示す平面図である。図６は、薄膜デバイス１に含まれる誘電体膜を示す平面図である。図７は、薄膜デバイス１に含まれる上部導体層を示す平面図である。図８は、薄膜デバイス１に含まれる保護膜を示す平面図である。

図１ないし図３に示したように、薄膜デバイス１は、デバイス本体１Ｂと、４つの端子電極１１〜１４とを備えている。デバイス本体１Ｂは、本発明における積層体に対応する。デバイス本体１Ｂは、ほぼ直方体形状をなし、上面１ａと、底面１ｂと、これら上面１ａと底面１ｂとを連結する４つの側面１ｃ〜１ｆとを有している。端子電極１１〜１４は、それぞれ側面１ｃ〜１ｆの一部に接触するように配置されている。端子電極１１は、図９における入出力端子１０１を構成する。端子電極１２は、図９における入出力端子１０２を構成する。端子電極１３，１４は、グランドに接続されるようになっている。

デバイス本体１Ｂは、基板２と、この基板２の上に順に積層された平坦化膜３、下部導体層４１〜４３、絶縁層５、誘電体膜６、上部導体層７１〜７４および保護膜８を備えている。

基板２は、直方体形状をなしている。また、基板２は、互いに反対側を向く上面２ａおよび下面２ｂと、上面２ａと下面２ｂとを連結する４つの側面２ｃ〜２ｆとを有している。基板２は、例えば絶縁材料（誘電体材料）によって構成されている。基板２を構成する絶縁材料は、無機材料でもよいし有機材料でもよい。基板２を構成する絶縁材料としては、例えばＡｌ_２Ｏ_３を用いることができる。また、基板２は、半導体材料によって構成されていてもよい。

平坦化膜３は、絶縁材料によって構成されている。平坦化膜３を構成する絶縁材料は、無機材料でもよいし有機材料でもよい。平坦化膜３を構成する無機材料としては、例えばＡｌ_２Ｏ_３を用いることができる。平坦化膜３を構成する有機材料としては、例えば樹脂を用いることができる。この場合、樹脂は、熱可塑性樹脂と熱硬化性樹脂のいずれでもよい。平坦化膜３の上面の表面粗さは、基板２の上面の表面粗さよりも小さい。従って、平坦化膜３は、下部導体層４１〜４３の下地の表面粗さを小さくする機能を有している。平坦化膜３には、基板２の上面の凹凸を吸収して、平坦化膜３の上面が平坦になることが求められる。そのためには、平坦化膜３の厚みは、０．１〜１０μｍの範囲内であることが好ましい。基板２が絶縁材料によって構成され、且つその上面の表面粗さが十分に小さい場合には、平坦化膜３を設けずに、基板２の上に直接、下部導体層４１〜４３を配置してもよい。

下部導体層４１〜４３と、上部導体層７１〜７４と、端子電極１１〜１４は、導電材料によって構成されている。下部導体層４１〜４３の厚みは、５〜１０μｍの範囲内であることが好ましい。上部導体層７１〜７４の厚みは、５〜１０μｍの範囲内であることが好ましい。コーナー部や段差で端子電極１１〜１４の断線が生じないように配慮して、端子電極１１〜１４の厚みは、０．５〜１０μｍの範囲内であることが好ましい。

絶縁層５と保護膜８は、いずれも絶縁材料によって構成されている。絶縁層５と保護膜８を構成する各絶縁材料は、無機材料でもよいし有機材料でもよい。絶縁層５と保護膜８を構成する無機材料としては、例えばＡｌ_２Ｏ_３を用いることができる。絶縁層５と保護膜８を構成する有機材料としては、例えば樹脂を用いることができる。この場合、樹脂は、熱可塑性樹脂と熱硬化性樹脂のいずれでもよい。樹脂としては、例えば、ポリイミド系樹脂、アクリル系樹脂、エポキシ系樹脂、四ふっ化エチレン樹脂、変性ポリフェニレンエーテル、液晶ポリマ、変性ポリイミドを用いることができる。また、樹脂は、感光性樹脂であってもよい。絶縁層５の厚みは、上部導体層と下部導体層との絶縁信頼性を良好にすると共に、浮遊容量等の不要成分の発生を抑えて高周波特性を良好にするために、０．１〜１０μｍの範囲内であることが好ましい。保護膜８の厚みは、保護膜８によって製品内部を保護するために、１〜５０μｍの範囲内であることが好ましい。

誘電体膜６は誘電体材料によって構成されている。誘電体膜６を構成する誘電体材料は、無機材料であることが好ましい。誘電体膜６を構成する誘電体材料としては、例えば、Ａｌ_２Ｏ_３、Ｓｉ_４Ｎ_３またはＳｉＯ_２を用いることができる。誘電体膜６の厚みは、０．０２〜１μｍの範囲内であることが好ましく、０．０５〜０．５μｍの範囲内であることがより好ましい。

次に、図４を参照して、下部導体層４１〜４３の形状について説明する。図４は、下部導体層４１〜４３を示す平面図である。下部導体層４１は、引き出し電極部４１ａと、この引き出し電極部４１ａに接続されたキャパシタ構成部４１ｂと、一端部がキャパシタ構成部４１ｂに接続されたインダクタ構成部４１ｃとを備えている。下部導体層４１は、下部導体層４１を上方から見たときに基板２の上面２ａと側面２ｃとの間の稜線に重なる位置に配置された端面４１Ｅを有している。端面４１Ｅは、引き出し電極部４１ａの端面でもある。

下部導体層４２は、引き出し電極部４２ａと、この引き出し電極部４２ａに接続された配線部４２ｂとを備えている。下部導体層４２は、下部導体層４２を上方から見たときに基板２の上面２ａと側面２ｄとの間の稜線に重なる位置に配置された端面４２Ｅを有している。端面４２Ｅは、引き出し電極部４２ａの端面でもある。

下部導体層４３は、引き出し電極部４３ａ１，４３ａ２と、引き出し電極部４３ａ１，４３ａ２を接続するキャパシタ構成部４３ｂとを備えている。下部導体層４３は、下部導体層４３を上方から見たときに基板２の上面２ａと側面２ｅとの間の稜線に重なる位置に配置された端面４３Ｅ１を有している。端面４３Ｅ１は、引き出し電極部４３ａ１の端面でもある。また、下部導体層４３は、下部導体層４３を上方から見たときに基板２の上面２ａと側面２ｆとの間の稜線に重なる位置に配置された端面４３Ｅ２を有している。端面４３Ｅ２は、引き出し電極部４３ａ２の端面でもある。

次に、図５を参照して、絶縁層５の形状について説明する。図５は、絶縁層５を示す平面図である。絶縁層５は、平坦化膜３および下部導体層４１〜４３の大部分を覆う。絶縁層５には、開口部５１〜５５が形成されている。開口部５１，５２は、下部導体層４１のキャパシタ構成部４１ｂの上方の位置に配置されている。開口部５３は、下部導体層４３のキャパシタ構成部４３ｂの上方の位置に配置されている。開口部５４は、下部導体層４１のインダクタ構成部４１ｃにおける他端部の近傍の部分の上方の位置に配置されている。開口部５５は、下部導体層４２の配線部４２ｂの上方の位置に配置されている。

また、絶縁層５は、それぞれ、絶縁層５の外縁から内側に凹んだ形状をなす４つの凹部５ｃ〜５ｆを有している。凹部５ｃ〜５ｆは、それぞれ、基板２の側面２ｃ〜２ｆに対応する位置に配置されている。また、凹部５ｃ〜５ｆは、それぞれ、引き出し電極部４１ａ，４２ａ，４３ａ１，４３ａ２の上面を露出させる。

次に、図６を参照して、誘電体膜６の形状について説明する。図６は、誘電体膜６を示す平面図である。誘電体膜６は、絶縁層５の上面全体を覆う。また、誘電体膜６は、開口部５１，５２，５３内にも配置されている。誘電体膜６には、開口部６４，６５が形成されている。開口部６４は、絶縁層５の開口部５４の上方の位置に配置されている。開口部６５は、絶縁層５の開口部５５の上方の位置に配置されている。

また、誘電体膜６は、それぞれ、誘電体膜６の外縁から内側に凹んだ形状をなす４つの凹部６ｃ〜６ｆを有している。凹部６ｃ〜６ｆは、それぞれ、絶縁層５の凹部５ｃ〜５ｆの上方の位置に配置されている。また、凹部６ｃ〜６ｆは、それぞれ、引き出し電極部４１ａ，４２ａ，４３ａ１，４３ａ２の上面を露出させる。

次に、図７を参照して、上部導体層７１〜７４の形状について説明する。図７は、上部導体層７１〜７４を示す平面図である。上部導体層７１は、引き出し電極部７１ａと、引き出し電極部７１ａに接続された幅広部７１ｂとを備えている。上部導体層７１は、上部導体層７１を上方から見たときに基板２の上面２ａと側面２ｃとの間の稜線に重なる位置に配置された端面７１Ｅを有している。端面７１Ｅは、引き出し電極部７１ａの端面でもある。

上部導体層７２は、引き出し電極部７２ａと、引き出し電極部７２ａに接続された幅広部７２ｂとを備えている。上部導体層７２は、上部導体層７２を上方から見たときに基板２の上面２ａと側面２ｄとの間の稜線に重なる位置に配置された端面７２Ｅを有している。端面７２Ｅは、引き出し電極部７２ａの端面でもある。

上部導体層７３は、引き出し電極部７３ａ１，７３ａ２と、引き出し電極部７３ａ１，７３ａ２を接続するキャパシタ構成部７３ｂとを備えている。上部導体層７３は、上部導体層７３を上方から見たときに基板２の上面２ａと側面２ｅとの間の稜線に重なる位置に配置された端面７３Ｅ１を有している。端面７３Ｅ１は、引き出し電極部７３ａ１の端面でもある。また、上部導体層７３は、上部導体層７３を上方から見たときに基板２の上面２ａと側面２ｆとの間の稜線に重なる位置に配置された端面７３Ｅ２を有している。端面７３Ｅ２は、引き出し電極部７３ａ２の端面でもある。キャパシタ構成部７３ｂの一部は、開口部５１内に配置され、誘電体膜６を介して、下部導体層４１のキャパシタ構成部４１ｂの一部に対向している。これらキャパシタ構成部７３ｂ，４１ｂの各一部と誘電体膜６は、図９におけるキャパシタ１１１を構成する。

上部導体層７４は、キャパシタ構成部７４ａ，７４ｂと、キャパシタ構成部７４ａ，７４ｂを接続する配線部７４ｃとを備えている。キャパシタ構成部７４ａの一部は、開口部５２内に配置され、誘電体膜６を介して、下部導体層４１のキャパシタ構成部４１ｂの他の一部に対向している。これらキャパシタ構成部７４ａ，４１ｂの各一部と誘電体膜６は、図９におけるキャパシタ１１３を構成する。キャパシタ構成部７４ｂの一部は、開口部５３内に配置され、誘電体膜６を介して、下部導体層４３のキャパシタ構成部４３ｂの一部に対向している。これらキャパシタ構成部７４ｂ，４３ｂの各一部と誘電体膜６は、図９におけるキャパシタ１１２を構成する。また、キャパシタ構成部７４ｂの他の一部は、開口部６５，５５内に配置され、下部導体層４２の配線部４２ｂに接続されている。また、配線部７４ｃの一部は、開口部６４，５４内に配置され、下部導体層４１のインダクタ構成部４１ｃにおける他端部の近傍の部分に接続されている。インダクタ構成部４１ｃは、図９におけるインダクタ１１４を構成する。

また、引き出し電極部７１ａ，７２ａ，７３ａ１，７３ａ２は、それぞれ、引き出し電極部４１ａ，４２ａ，４３ａ１，４３ａ２に接続されている。

次に、図８を参照して、保護膜８の形状について説明する。図８は、保護膜８を示す平面図である。保護膜８は、上部導体層７１〜７４の大部分を覆う。保護膜８は、それぞれ、保護膜８の外縁から内側に凹んだ形状をなす４つの凹部８ｃ〜８ｆを有している。凹部８ｃ〜８ｆは、それぞれ、誘電体膜６の凹部６ｃ〜６ｆの上方の位置に配置されている。また、凹部８ｃ〜８ｆは、それぞれ、引き出し電極部７１ａ，７２ａ，７３ａ１，７３ａ２の上面を露出させる。

次に、図１ないし図３を参照して、端子電極１１〜１４と導体層との接続について詳しく説明する。図２に示したように、デバイス本体１Ｂの側面１ｃにおいて、下部導体層４１の端面４１Ｅと上部導体層７１の端面７１Ｅは電気的且つ物理的に接続されている。これにより、端面４１Ｅ，７１Ｅは、連続する１つの端子接続面９１ｃを形成している。また、図２に示したように、デバイス本体１Ｂの側面１ｄにおいて、下部導体層４２の端面４２Ｅと上部導体層７２の端面７２Ｅは電気的且つ物理的に接続されている。これにより、端面４２Ｅ，７２Ｅは、連続する１つの端子接続面９１ｄを形成している。また、図１に示したように、デバイス本体１Ｂの側面１ｅにおいて、下部導体層４３の端面４３Ｅ１と上部導体層７３の端面７３Ｅ１は電気的且つ物理的に接続されている。これにより、端面４３Ｅ１，７３Ｅ１は、連続する１つの端子接続面９１ｅを形成している。また、図１に示したように、デバイス本体１Ｂの側面１ｆにおいて、下部導体層４３の端面４３Ｅ２と上部導体層７３の端面７３Ｅ２は電気的且つ物理的に接続されている。これにより、端面４３Ｅ２，７３Ｅ２は、連続する１つの端子接続面９１ｆを形成している。

図２に示したように、端子電極１１は、デバイス本体１Ｂの側面１ｃの一部と、側面１ｃに続く底面１ｂの一部とに接触するように配置されている。端子電極１１の幅は、側面１ｃの幅よりも小さい。また、端子電極１１は、端面４１Ｅ，７１Ｅすなわち端子接続面９１ｃに接触して、導体層４１，７１に接続されている。また、端子電極１１の一部は、保護膜８の凹部８ｃ内に収容されて、上部導体層７１の上面の一部に接触している。

図２に示したように、端子電極１２は、デバイス本体１Ｂの側面１ｄの一部と、側面１ｄに続く底面１ｂの一部とに接触するように配置されている。端子電極１２の幅は、側面１ｄの幅よりも小さい。また、端子電極１２は、端面４２Ｅ，７２Ｅすなわち端子接続面９１ｄに接触して、導体層４２，７２に接続されている。また、端子電極１２の一部は、保護膜８の凹部８ｄ内に収容されて、上部導体層７２の上面の一部に接触している。

図１に示したように、端子電極１３は、デバイス本体１Ｂの側面１ｅの一部と、側面１ｅに続く底面１ｂの一部とに接触するように配置されている。端子電極１３の幅は、側面１ｅの幅よりも小さい。また、端子電極１３は、端面４３Ｅ１，７３Ｅ１すなわち端子接続面９１ｅに接触して、導体層４３，７３に接続されている。また、端子電極１３の一部は、保護膜８の凹部８ｅ内に収容されて、上部導体層７３の上面の一部に接触している。

図１に示したように、端子電極１４は、デバイス本体１Ｂの側面１ｆの一部と、側面１ｆに続く底面１ｂの一部とに接触するように配置されている。端子電極１４の幅は、側面１ｆの幅よりも小さい。また、端子電極１４は、端面４３Ｅ２，７３Ｅ２すなわち端子接続面９１ｆに接触して、導体層４３，７３に接続されている。また、端子電極１４の一部は、保護膜８の凹部８ｆ内に収容されて、上部導体層７３の上面の一部に接触している。

端子電極１１〜１４は、それぞれ、凹部８ｃ〜８ｆを越えて保護膜８の上に乗り上げてはいない。図１ないし図３に示した例では、凹部８ｃ〜８ｆ内に配置された端子電極１１〜１４の各一部と凹部８ｃ〜８ｆの縁との間に隙間がない。また、この例では、端子電極１１〜１４の上面と保護膜８の上面は、連続する平坦な平面を形成している。この場合、薄膜デバイス１の上面は平坦な面になる。なお、端子電極１１〜１４の各一部は凹部８ｃ〜８ｆ内に配置されていればよく、端子電極１１〜１４の各一部と凹部８ｃ〜８ｆの縁との間に隙間があってもよい。また、端子電極１１〜１４の上面と保護膜８の上面とによって段差が形成されていてもよい。

また、端子電極１１〜１４は、デバイス本体１Ｂの底面１ｂには配置されていなくてもよい。また、端子電極１１〜１４の下端面は、下部導体層の下面とデバイス本体１Ｂの底面１ｂとの間の任意の高さの位置に配置されていてもよい。

次に、図１０および図１１を参照して、本実施の形態に係る薄膜デバイス１の製造方法について説明する。図１０および図１１は、薄膜デバイス１の製造方法を説明するための断面図である。図１０および図１１は、いずれも図２に対応する断面を表している。なお、以下の説明では、各層の材料と厚みの一例を挙げているが、本実施の形態における薄膜デバイス１の製造方法は、それらに限定されるわけではない。

本実施の形態に係る薄膜デバイス１の製造方法では、まず、図１０に示すウェハ２Ｗを用意する。ウェハ２Ｗは、複数列に配列された基板予定部２Ｐと、隣接する基板予定部２Ｐの間に設けられた除去予定部２Ｒとを含んでいる。基板予定部２Ｐは、後に基板２となる部分である。除去予定部２Ｒは、後にウェハ２Ｗを切断することによって除去される部分である。

次に、ウェハ２Ｗの上に平坦化膜３を形成する。次に、平坦化膜３の上面を、研磨することによって平坦化する。その場合の研磨方法としては、例えば化学機械研磨（以下、ＣＭＰと記す。）が用いられる。研磨後の平坦化膜３の厚みは、例えば２μｍになるようにする。なお、平坦化膜３の上面を平坦化しなくても、平坦化膜３の上面の表面粗さが十分に小さい場合には、平坦化膜３の上面を研磨によって平坦化しなくてもよい。

次に、平坦化膜３の上に、下部導体層４１〜４３を形成する。このとき、引き出し電極部４１ａ，４２ａ，４３ａ１，４３ａ２については、後にウェハ２Ｗを切断したときに、端子電極１１〜１４に接続される端面が形成されるように、除去予定部２Ｒの上方の領域にはみ出すように形成する。なお、除去予定部２Ｒの上方の領域を介して隣接する２つの下部導体層は、除去予定部２Ｒの上方の領域内で連結されていてもよい。

下部導体層４１〜４３は、例えば以下のようにして形成される。まず、例えばスパッタ法によって、平坦化膜３の上に電極膜を成膜する。この電極膜は、後に電気めっき法によってめっき膜を形成する際における電極として用いられると共に、下部導体層４１〜４３の一部を構成するものである。電極膜は、例えば３０ｎｍの厚みのＴｉ膜と１００ｎｍの厚みのＣｕ膜との積層膜とする。次に、電極膜の上に、例えば８μｍの厚みのフォトレジスト層を形成する。次に、フォトリソグラフィによってフォトレジスト層をパターニングして、フレームを形成する。このフレームは、形成すべき下部導体層４１〜４３の形状に対応した形状の溝部を有している。次に、電極膜を電極として用いて、電気めっき法によって、フレームの溝部内にめっき膜を形成する。めっき膜の材料としては、例えばＣｕが用いられる。めっき膜の厚みは、例えば９〜１０μｍとする。次に、めっき膜の上面を、研磨することによって平坦化する。その場合の研磨方法としては、例えばＣＭＰが用いられる。研磨後のめっき膜の厚みは、例えば８μｍになるようにする。次に、フレームを剥離する。次に、ドライエッチングまたはウェットエッチングによって、電極膜のうち、めっき膜の下に存在している部分以外の部分を除去する。これにより、残った電極膜およびめっき膜によって下部導体層４１〜４３が形成される。

なお、下部導体層４１〜４３は、上記の方法の代わりに、電極膜の上面全体の上に、パターン化されていないめっき膜を形成し、その後、このめっき膜および電極膜を部分的にエッチングすることによって形成してもよい。あるいは、平坦化膜３の上に、スパッタ、蒸着等の物理気相成長法を用いて、パターン化されていない導体膜を形成し、この導体膜を部分的にエッチングすることによって、下部導体層４１〜４３を形成してもよい。

次に、例えばスパッタ法によって、平坦化膜３および下部導体層４１〜４３を覆うように絶縁層５を形成する。絶縁層５は、開口部５１〜５５および凹部５ｃ〜５ｆを有している。絶縁層５の材料として感光性樹脂を用いた場合には、絶縁層５はフォトリソグラフィによってパターニングされる。絶縁層５の材料として感光性樹脂以外の材料を用いた場合には、絶縁層５は、例えば、選択的なエッチングによってパターニングされる。

次に、絶縁層５の上に誘電体膜６を成膜する。誘電体膜６の厚みは、例えば０．１μｍとする。次に、誘電体膜６の上にフォトレジスト層を形成する。次に、フォトリソグラフィによってフォトレジスト層をパターニングして、誘電体膜６に開口部６４，６５および凹部６ｃ〜６ｆを形成するためのマスクを形成する。このマスクは、誘電体膜６のうち、最終的に残すべき部分を覆っている。次に、アッシングまたはエッチングによって、誘電体膜６のうち、マスクによって覆われていない部分を除去する。これにより、誘電体膜６に開口部６４，６５および凹部６ｃ〜６ｆが形成される。次に、フォトレジスト層を除去する。

次に、誘電体膜６の上に上部導体層７１〜７４を形成する。このとき、引き出し電極部７１ａ，７２ａ，７３ａ１，７３ａ２については、後にウェハ２Ｗを切断したときに、端子電極１１〜１４に接続される端面が形成されるように、除去予定部２Ｒの上方の領域にはみ出すように形成する。なお、除去予定部２Ｒの上方の領域を介して隣接する２つの上部導体層は、除去予定部２Ｒの上方の領域内で連結されていてもよい。上部導体層７１〜７４の形成方法は、下部導体層４１〜４３の形成方法と同様である。

次に、上部導体層７１〜７４を覆うように保護膜８を成膜する。なお、この時点では、保護膜８に凹部８ｃ〜８ｆは形成されていない。

次に、保護膜８のうち、除去予定部２Ｒの上方の領域に配置された部分と形成すべき凹部８ｃ〜８ｆに対応する部分とが除去されるように、保護膜８を加工する。これにより、保護膜８に凹部８ｃ〜８ｆが形成される。保護膜８の加工方法としては、例えば、レーザー加工や、プラズマを用いたエッチングや、ダイシングソーによる加工を用いることができる。保護膜８の材料として感光性樹脂を用いた場合には、フォトリソグラフィによって保護膜８を加工してもよい。ここで、これまでの工程によって作製されたウェハ２Ｗないし保護膜８からなる積層体を薄膜デバイス用基礎構造物と呼ぶ。この基礎構造物は、それぞれデバイス本体１Ｂとなる複数のデバイス本体予定部１Ｐと、隣接するデバイス本体予定部１Ｐの間に配置された除去予定部１Ｒとを含んでいる。デバイス本体予定部１Ｐは、基礎構造物のうち、基板予定部２Ｐとその上方の部分からなる。除去予定部１Ｒは、基礎構造物のうち、除去予定部２Ｒとその上方の部分からなる。

次に、図１１に示したように、例えばダイシングソーによって、除去予定部１Ｒの位置で基礎構造物を切断する。これにより、基礎構造物のうち、除去予定部１Ｒが除去され、複数のデバイス本体予定部１Ｐが分離される。分離されたデバイス本体予定部１Ｐはデバイス本体１Ｂとなる。また、基礎構造物を切断することによって端子接続面９１ｃ〜９１ｆが形成される。なお、図１１において、符号１０は、ダイシングソーのブレードを示している。

次に、図２に示したように、デバイス本体１Ｂの所定の位置に端子電極１１〜１４を形成する。端子電極１１〜１４は、例えば以下のようにして形成される。まず、デバイス本体１Ｂの所定の位置に下地電極膜を形成する。この下地電極膜は、例えば、スクリーン印刷または転写によって導電性樹脂または導電性ペーストをデバイス本体１Ｂの所定の位置に塗布し、これを乾燥および硬化させることによって形成される。あるいは、デバイス本体１Ｂに対して、所定の位置に開口部を有するマスクを形成した後、例えばスパッタ法によって、マスク上および開口部内に導電膜を成膜し、その後、マスクを除去することによって、導電膜よりなる下地電極膜を形成してもよい。この場合の導電膜としては、例えば、Ｃｒ膜とＣｕ膜との積層膜や、Ｔｉ膜とＣｕ膜との積層膜や、Ｎｉ膜とＣｕ膜との積層膜を用いることができる。次に、例えばバレルめっき法によって、下地電極膜の上にめっき膜を形成する。めっき膜としては、例えば、ＮｉまたはＴｉよりなる第１膜とＳｎまたはＡｕよりなる第２膜とによって構成された積層膜や、Ｃｕよりなる第１膜とＮｉまたはＴｉよりなる第２膜とＳｎまたはＡｕよりなる第３膜とよって構成された積層膜を用いることができる。

なお。端子電極１１〜１４の形成方法は、上記の方法に限らない。例えば、スクリーン印刷または転写によって導電性樹脂または導電性ペーストをデバイス本体１Ｂの所定の位置に塗布し、これを乾燥および硬化させることによって、端子電極１１〜１４を形成してもよい。

次に、本実施の形態に係る薄膜デバイス１による効果について説明する。本実施の形態に係る薄膜デバイス１は、デバイス本体１Ｂと端子電極１１〜１４とを備えている。デバイス本体１Ｂは、積層方向について異なる位置に配置された下部導体層４１〜４３と上部導体層７１〜７４と、積層方向について隣接する２つの導体層の間に配置された絶縁層５とを含むと共に、側面１ｃ〜１ｆを有している。端子電極１１〜１４は、側面１ｃ〜１ｆに接するように配置されている。また、デバイス本体１Ｂは、それぞれ１層以上の導体層を用いて構成された受動素子であるキャパシタ１１１，１１２，１１３およびインダクタ１１４を有している。

キャパシタ１１２を構成するために用いられる下部導体層４３は、側面１ｅに配置された端面４３Ｅ１と、側面１ｆに配置された端面４３Ｅ２とを有している。キャパシタ１１１を構成するために用いられ、下部導体層４３とは積層方向に異なる位置に配置された上部導体層７３は、側面１ｅに配置された端面７３Ｅ１と、側面１ｆに配置された端面７３Ｅ２とを有している。側面１ｅにおいて、端面４３Ｅ１，７３Ｅ１は電気的且つ物理的に接続されている。これにより、端面４３Ｅ１，７３Ｅ１は、連続する１つの端子接続面９１ｅを形成している。端子電極１３は、端面４３Ｅ１，７３Ｅ１すなわち端子接続面９１ｅに接触して、導体層４３，７３に接続されている。また、側面１ｆにおいて、端面４３Ｅ２，７３Ｅ２は電気的且つ物理的に接続されている。これにより、端面４３Ｅ２，７３Ｅ２は、連続する１つの端子接続面９１ｆを形成している。端子電極１４は、端面４３Ｅ２，７３Ｅ２すなわち端子接続面９１ｆに接触して、導体層４３，７３に接続されている。キャパシタ１１２は本発明における第１の受動素子に対応し、キャパシタ１１１は本発明における第２の受動素子に対応し、下部導体層４３は本発明における第１の導体層に対応し、上部導体層７３は本発明における第２の導体層に対応する。

また、キャパシタ１１１，１１３およびインダクタ１１４を構成するために用いられる下部導体層４１は、側面１ｃに配置された端面４１Ｅを有している。下部導体層４１とは積層方向に異なる位置に配置され、受動素子を構成するためには用いられない上部導体層７１は、側面１ｃに配置された端面７１Ｅを有している。側面１ｃにおいて、端面４１Ｅ，７１Ｅは電気的且つ物理的に接続されている。これにより、端面４１Ｅ，７１Ｅは、連続する１つの端子接続面９１ｃを形成している。端子電極１１は、端面４１Ｅ，７１Ｅすなわち端子接続面９１ｃに接触して、導体層４１，７１に接続されている。下部導体層４１は本発明における第１の導体層に対応し、上部導体層７１は本発明における第２の導体層に対応する。

また、受動素子を構成するためには用いられない下部導体層４２は、側面１ｄに配置された端面４２Ｅを有している。下部導体層４２とは積層方向に異なる位置に配置され、受動素子を構成するためには用いられない上部導体層７２は、側面１ｄに配置された端面７２Ｅを有している。側面１ｄにおいて、端面４２Ｅ，７２Ｅは電気的且つ物理的に接続されている。これにより、端面４２Ｅ，７２Ｅは、連続する１つの端子接続面９１ｄを形成している。端子電極１２は、端面４２Ｅ，７２Ｅすなわち端子接続面９１ｄに接触して、導体層４２，７２に接続されている。

本実施の形態によれば、導体層と端子電極１１〜１４とが接触する領域の面積を大きくすることができ、その結果、導体層と端子電極１１〜１４との接続信頼性を高めることができる。また、本実施の形態では、端子接続面９１ｃ〜９１ｆを形成するために用いられる２つの導体層は、同じ１つの受動素子を構成するために用いられる導体層ではない。そのため、本実施の形態によれば、端子接続面９１ｃ〜９１ｆを形成するために、１つの受動素子を構成するために用いられる導体層の数を必要以上に多くする必要がなく、その結果、薄膜デバイス１の小型化、低背化を図ることができる。

本実施の形態では、積層方向に並ぶ導体層の最大の数が２である。２という数は、端子接続面９１ｃ〜９１ｆを形成する上で必要な最小限の数である。これにより、本実施の形態によれば、特に薄膜デバイス１の小型化、低背化を図ることができる。

また、本実施の形態では、保護膜８は、それぞれ、保護膜８の外縁から内側に凹んだ形状をなす４つの凹部８ｃ〜８ｆを有している。この凹部８ｃ〜８ｆは、上部導体層の上面のうち端子電極１１〜１４に接触する部分を露出させると共に端子電極１１〜１４の一部を収容する。従って、凹部８ｃ〜８ｆは、端子電極１１〜１４の形状や位置を規定する機能を有する。そのため、本実施の形態によれば、端子電極１１〜１４の形状や位置のばらつきを抑制することができる。これにより、本実施の形態によれば、端子電極１１〜１４とデバイス本体１Ｂ内の導体層との間の電磁結合あるいは容量結合の大きさがばらついて薄膜デバイス１の電気的特性がばらつくことを防止することができる。また、本実施の形態によれば、隣接する端子電極間の距離がばらついて、薄膜デバイス１の電気的特性がばらついたり、隣接する端子電極間で短絡が発生したりすることを防止することができる。

ところで、デバイス本体１Ｂの側面１ｃ〜１ｆにおいて、下部導体層の端面と上部導体層の端面が連続するように配置しない場合には、下部導体層の端面と上部導体層の端面との間に絶縁層５の端面が存在することになる。この場合に比べて、本実施の形態では、下部導体層の端面と上部導体層の端面が連続していることから、側面１ｃ〜１ｆに表れる層または膜の界面の数が少なくなる。これにより、本実施の形態によれば、薄膜デバイス用基礎構造物の切断の際の、層または膜の剥離や欠け等の不良の発生を低減することができる。

［第２の実施の形態］
次に、本発明の第２の実施の形態に係る薄膜デバイスについて説明する。始めに、図２０を参照して、本実施の形態に係る薄膜デバイスの回路構成について説明する。図２０は、本実施の形態に係る薄膜デバイスの回路構成を示す回路図である。本実施の形態に係る薄膜デバイス２０１は、ハイパスフィルタの機能を有している。

図２０に示したように、本実施の形態に係る薄膜デバイス２０１は、信号の入出力が行われる２つの入出力端子３０１，３０２と、２つのキャパシタ３１１，３１２と、２つのインダクタ３２１，３２２とを備えている。キャパシタ３１１の一端は入出力端子３０１に接続されている。キャパシタ３１２の一端はキャパシタ３１１の他端に接続され、キャパシタ３１２の他端は入出力端子３０２に接続されている。インダクタ３２１の一端はキャパシタ３１１の他端に接続され、インダクタ３２１の他端は接地されている。インダクタ３２２の一端は入出力端子３０２に接続され、インダクタ３２２の他端は接地されている。

次に、図１２ないし図１９を参照して、本実施の形態に係る薄膜デバイス２０１の構造について説明する。図１２および図１３は、それぞれ薄膜デバイス２０１の断面図である。図１４は、薄膜デバイス２０１の平面図である。図１２は、図１４においてＣ−Ｃ線で示される断面を表している。図１３は、図１４においてＤ−Ｄ線で示される断面を表している。図１５は、薄膜デバイス２０１に含まれる下部導体層を示す平面図である。図１６は、薄膜デバイス２０１に含まれる絶縁層を示す平面図である。図１７は、薄膜デバイス２０１に含まれる誘電体膜を示す平面図である。図１８は、薄膜デバイス２０１に含まれる上部導体層を示す平面図である。図１９は、薄膜デバイス２０１に含まれる保護膜を示す平面図である。

図１２ないし図１４に示したように、薄膜デバイス２０１は、デバイス本体２０１Ｂと、４つの端子電極２１１〜２１４とを備えている。デバイス本体２０１Ｂは、本発明における積層体に対応する。デバイス本体２０１Ｂは、ほぼ直方体形状をなし、上面２０１ａと、底面２０１ｂと、これら上面２０１ａと底面２０１ｂとを連結する４つの側面２０１ｃ〜２０１ｆとを有している。端子電極２１１〜２１４は、それぞれ側面２０１ｃ〜２０１ｆの一部に接触するように配置されている。端子電極２１１は、図２０における入出力端子３０１を構成する。端子電極２１２は、図２０における入出力端子３０２を構成する。端子電極２１３，２１４は、グランドに接続されるようになっている。

デバイス本体２０１Ｂは、基板２０２と、この基板２０２の上に順に積層された平坦化膜２０３、下部導体層２４１〜２４５、絶縁層２０５、誘電体膜２０６、上部導体層２７１〜２７４および保護膜２０８を備えている。

基板２０２は、直方体形状をなしている。また、基板２０２は、互いに反対側を向く上面２０２ａおよび下面２０２ｂと、上面２０２ａと下面２０２ｂとを連結する４つの側面２０２ｃ〜２０２ｆとを有している。基板２０２の材料は、第１の実施の形態における基板２と同様である。

平坦化膜２０３の材料、厚みおよび上面の表面粗さは、第１の実施の形態における平坦化膜３と同様である。基板２０２が絶縁材料によって構成され、且つその上面の表面粗さが十分に小さい場合には、平坦化膜２０３を設けずに、基板２０２の上に直接、下部導体層２４１〜２４５を配置してもよい。

下部導体層２４１〜２４５と、上部導体層２７１〜２７４と、端子電極２１１〜２１４のそれぞれの材料と厚みは、第１の実施の形態における下部導体層４１〜４３と、上部導体層７１〜７４と、端子電極１１〜１４と同様である。また、絶縁層２０５と保護膜２０８のそれぞれの材料と厚みは、第１の実施の形態における絶縁層５と保護膜８と同様である。また、誘電体膜２０６の材料と厚みは、第１の実施の形態における誘電体膜６と同様である。

次に、図１５を参照して、下部導体層２４１〜２４５の形状について説明する。図１５は、下部導体層２４１〜２４５を示す平面図である。下部導体層２４１は、引き出し電極部２４１ａと、この引き出し電極部２４１ａに接続された幅広部２４１ｂとを備えている。下部導体層２４１は、下部導体層２４１を上方から見たときに基板２０２の上面２０２ａと側面２０２ｃとの間の稜線に重なる位置に配置された端面２４１Ｅを有している。端面２４１Ｅは、引き出し電極部２４１ａの端面でもある。

下部導体層２４２は、引き出し電極部２４２ａと、この引き出し電極部２４２ａに接続された幅広部２４２ｂとを備えている。下部導体層２４２は、下部導体層２４２を上方から見たときに基板２０２の上面２０２ａと側面２０２ｄとの間の稜線に重なる位置に配置された端面２４２Ｅを有している。端面２４２Ｅは、引き出し電極部２４２ａの端面でもある。

下部導体層２４３は、引き出し電極部２４３ａと、この引き出し電極部２４３ａに接続された幅広部２４３ｂとを備えている。下部導体層２４３は、下部導体層２４３を上方から見たときに基板２０２の上面２０２ａと側面２０２ｅとの間の稜線に重なる位置に配置された端面２４３Ｅを有している。端面２４３Ｅは、引き出し電極部２４３ａの端面でもある。

下部導体層２４４は、引き出し電極部２４４ａと、一端部が引き出し電極部２４４ａに接続されたインダクタ構成部２４４ｂとを備えている。下部導体層２４４は、下部導体層２４４を上方から見たときに基板２０２の上面２０２ａと側面２０２ｆとの間の稜線に重なる位置に配置された端面２４４Ｅを有している。端面２４４Ｅは、引き出し電極部２４４ａの端面でもある。

下部導体層２４５は、キャパシタ構成部２４５ａと、一端部がキャパシタ構成部２４５ａに接続されたインダクタ構成部２４５ｂとを備えている。

次に、図１６を参照して、絶縁層２０５の形状について説明する。図１６は、絶縁層２０５を示す平面図である。絶縁層２０５は、平坦化膜２０３および下部導体層２４１〜２４５の大部分を覆う。絶縁層２０５には、開口部２５１〜２５４が形成されている。開口部２５１は、下部導体層２４５のキャパシタ構成部２４５ａにおける長手方向の一端部の近傍の部分の上方の位置に配置されている。開口部２５２は、下部導体層２４５のキャパシタ構成部２４５ａにおける長手方向の他端部の近傍の部分の上方の位置に配置されている。開口部２５３は、下部導体層２４５のインダクタ構成部２４５ｂにおける他端部の近傍の部分の上方の位置に配置されている。開口部２５４は、下部導体層２４４のインダクタ構成部２４４ｂにおける他端部の近傍の部分の上方の位置に配置されている。

また、絶縁層２０５は、それぞれ、絶縁層２０５の外縁から内側に凹んだ形状をなす４つの凹部２０５ｃ〜２０５ｆを有している。凹部２０５ｃ〜２０５ｆは、それぞれ、基板２の側面２０２ｃ〜２０２ｆに対応する位置に配置されている。また、凹部２０５ｃ〜２０５ｆは、それぞれ、引き出し電極部２４１ａ，２４２ａ，２４３ａ，２４４ａの上面を露出させる。

次に、図１７を参照して、誘電体膜２０６の形状について説明する。図１７は、誘電体膜２０６を示す平面図である。誘電体膜２０６は、絶縁層２０５の上面全体を覆う。また、誘電体膜２０６は、開口部２５１，２５２内にも配置されている。誘電体膜２０６には、開口部２６３，２６４が形成されている。開口部２６３は、絶縁層２０５の開口部２５３の上方の位置に配置されている。開口部２６４は、絶縁層２０５の開口部２５４の上方の位置に配置されている。

また、誘電体膜２０６は、それぞれ、誘電体膜２０６の外縁から内側に凹んだ形状をなす４つの凹部２０６ｃ〜２０６ｆを有している。凹部２０６ｃ〜２０６ｆは、それぞれ、絶縁層２０５の凹部２０５ｃ〜２０５ｆの上方の位置に配置されている。また、凹部２０６ｃ〜２０６ｆは、それぞれ、引き出し電極部２４１ａ，２４２ａ，２４３ａ，２４４ａの上面を露出させる。

次に、図１８を参照して、上部導体層２７１〜２７４の形状について説明する。図１８は、上部導体層２７１〜２７４を示す平面図である。上部導体層２７１は、引き出し電極部２７１ａと、引き出し電極部２７１ａに接続されたキャパシタ構成部２７１ｂとを備えている。上部導体層２７１は、上部導体層２７１を上方から見たときに基板２０２の上面２０２ａと側面２０２ｃとの間の稜線に重なる位置に配置された端面２７１Ｅを有している。端面２７１Ｅは、引き出し電極部２７１ａの端面でもある。キャパシタ構成部２７１ｂの一部は、開口部２５１内に配置され、誘電体膜２０６を介して、下部導体層２４５のキャパシタ構成部２４５ｂの一部に対向している。これらキャパシタ構成部２７１ｂ，２４５ｂの各一部と誘電体膜２０６は、図２０におけるキャパシタ３１１を構成する。

上部導体層２７２は、引き出し電極部２７２ａと、引き出し電極部２７２ａに接続されたキャパシタ構成部２７２ｂと、一端部がキャパシタ構成部２７２ｂに接続されたインダクタ構成部２７２ｃとを備えている。上部導体層２７２は、上部導体層２７２を上方から見たときに基板２０２の上面２０２ａと側面２０２ｄとの間の稜線に重なる位置に配置された端面２７２Ｅを有している。端面２７２Ｅは、引き出し電極部２７２ａの端面でもある。キャパシタ構成部２７２ｂの一部は、開口部２５２内に配置され、誘電体膜２０６を介して、下部導体層２４５のキャパシタ構成部２４５ｂの他の一部に対向している。これらキャパシタ構成部２７２ｂ，２４５ｂの各一部と誘電体膜２０６は、図２０におけるキャパシタ３１２を構成する。インダクタ構成部２７２ｃにおける他端部の近傍の一部は、開口部２６４，２５４内に配置され、下部導体層２４４のインダクタ構成部２４４ｂにおける他端部の近傍の部分に接続されている。インダクタ構成部２４４ｂとインダクタ構成部２７２ｃは、図２０におけるインダクタ３２２を構成する。

上部導体層２７３は、引き出し電極部２７３ａと、引き出し電極部２７３ａに接続された幅広部２７３ｂとを備えている。上部導体層２７３は、上部導体層２７３を上方から見たときに基板２０２の上面２０２ａと側面２０２ｅとの間の稜線に重なる位置に配置された端面２７３Ｅを有している。端面２７３Ｅは、引き出し電極部２７３ａの端面でもある。

上部導体層２７４は、引き出し電極部２７４ａと、一端部が引き出し電極部２７４ａに接続されたインダクタ構成部２７４ｂとを備えている。上部導体層２７４は、上部導体層２７４を上方から見たときに基板２０２の上面２０２ａと側面２０２ｆとの間の稜線に重なる位置に配置された端面２７４Ｅを有している。端面２７４Ｅは、引き出し電極部２７４ａの端面でもある。インダクタ構成部２７４ｂにおける他端部の近傍の一部は、開口部２６３，２５３内に配置され、下部導体層２４５のインダクタ構成部２４５ｂにおける他端部の近傍の部分に接続されている。インダクタ構成部２４５ｂとインダクタ構成部２７４ｂは、図２０におけるインダクタ３２１を構成する。

また、引き出し電極部２７１ａ，２７２ａ，２７３ａ，２７４ａは、それぞれ、引き出し電極部２４１ａ，２４２ａ，２４３ａ，２４４ａに接続されている。

次に、図１９を参照して、保護膜２０８の形状について説明する。図１９は、保護膜２０８を示す平面図である。保護膜２０８は、上部導体層２７１〜２７４の大部分を覆う。保護膜２０８は、それぞれ、保護膜２０８の外縁から内側に凹んだ形状をなす４つの凹部２０８ｃ〜２０８ｆを有している。凹部２０８ｃ〜２０８ｆは、それぞれ、誘電体膜２０６の凹部２０６ｃ〜２０６ｆの上方の位置に配置されている。また、凹部２０８ｃ〜２０８ｆは、それぞれ、引き出し電極部２７１ａ，２７２ａ，２７３ａ，２７４ａの上面を露出させる。

次に、図１２ないし図１４を参照して、端子電極２１１〜２１４と導体層との接続について詳しく説明する。図１３に示したように、デバイス本体２０１Ｂの側面２０１ｃにおいて、下部導体層２４１の端面２４１Ｅと上部導体層２７１の端面２７１Ｅは電気的且つ物理的に接続されている。これにより、端面２４１Ｅ，２７１Ｅは、連続する１つの端子接続面２９１ｃを形成している。また、図１３に示したように、デバイス本体２０１Ｂの側面２０１ｄにおいて、下部導体層２４２の端面２４２Ｅと上部導体層２７２の端面２７２Ｅは電気的且つ物理的に接続されている。これにより、端面２４２Ｅ，２７２Ｅは、連続する１つの端子接続面２９１ｄを形成している。また、図１２に示したように、デバイス本体２０１Ｂの側面２０１ｅにおいて、下部導体層２４３の端面２４３Ｅと上部導体層２７３の端面２７３Ｅは電気的且つ物理的に接続されている。これにより、端面２４３Ｅ，２７３Ｅは、連続する１つの端子接続面２９１ｅを形成している。また、図１２に示したように、デバイス本体２０１Ｂの側面２０１ｆにおいて、下部導体層２４４の端面２４４Ｅと上部導体層２７４の端面２７４Ｅは電気的且つ物理的に接続されている。これにより、端面２４４Ｅ，２７４Ｅは、連続する１つの端子接続面２９１ｆを形成している。

図１３に示したように、端子電極２１１は、デバイス本体２０１Ｂの側面２０１ｃの一部と、側面２０１ｃに続く底面２０１ｂの一部とに接触するように配置されている。端子電極２１１の幅は、側面２０１ｃの幅よりも小さい。また、端子電極２１１は、端面２４１Ｅ，２７１Ｅすなわち端子接続面２９１ｃに接触して、導体層２４１，２７１に接続されている。また、端子電極２１１の一部は、保護膜２０８の凹部２０８ｃ内に収容されて、上部導体層２７１の上面の一部に接触している。

図１３に示したように、端子電極２１２は、デバイス本体２０１Ｂの側面２０１ｄの一部と、側面２０１ｄに続く底面２０１ｂの一部とに接触するように配置されている。端子電極２１２の幅は、側面２０１ｄの幅よりも小さい。また、端子電極２１２は、端面２４２Ｅ，２７２Ｅすなわち端子接続面２９１ｄに接触して、導体層２４２，２７２に接続されている。また、端子電極２１２の一部は、保護膜２０８の凹部２０８ｄ内に収容されて、上部導体層２７２の上面の一部に接触している。

図１２に示したように、端子電極２１３は、デバイス本体２０１Ｂの側面２０１ｅの一部と、側面２０１ｅに続く底面２０１ｂの一部とに接触するように配置されている。端子電極２１３の幅は、側面２０１ｅの幅よりも小さい。また、端子電極２１３は、端面２４３Ｅ，２７３Ｅすなわち端子接続面２９１ｅに接触して、導体層２４３，２７３に接続されている。また、端子電極２１３の一部は、保護膜２０８の凹部２０８ｅ内に収容されて、上部導体層２７３の上面の一部に接触している。

図１２に示したように、端子電極２１４は、デバイス本体２０１Ｂの側面２０１ｆの一部と、側面２０１ｆに続く底面２０１ｂの一部とに接触するように配置されている。端子電極２１４の幅は、側面２０１ｆの幅よりも小さい。また、端子電極２１４は、端面２４４Ｅ，２７４Ｅすなわち端子接続面２９１ｆに接触して、導体層２４４，２７４に接続されている。また、端子電極２１４の一部は、保護膜２０８の凹部２０８ｆ内に収容されて、上部導体層２７４の上面の一部に接触している。

端子電極２１１〜２１４は、それぞれ、凹部２０８ｃ〜２０８ｆを越えて保護膜２０８の上に乗り上げてはいない。図１２ないし図１４に示した例では、凹部２０８ｃ〜２０８ｆ内に配置された端子電極２１１〜２１４の各一部と凹部２０８ｃ〜２０８ｆの縁との間に隙間がない。また、この例では、端子電極２１１〜２１４の上面と保護膜２０８の上面は、連続する平坦な平面を形成している。この場合、薄膜デバイス２０１の上面は平坦な面になる。なお、端子電極２１１〜２１４の各一部は凹部２０８ｃ〜２０８ｆ内に配置されていればよく、端子電極２１１〜２１４の各一部と凹部２０８ｃ〜２０８ｆの縁との間に隙間があってもよい。また、端子電極２１１〜２１４の上面と保護膜２０８の上面とによって段差が形成されていてもよい。

また、端子電極２１１〜２１４は、デバイス本体２０１Ｂの底面２０１ｂには配置されていなくてもよい。また、端子電極２１１〜２１４の下端面は、下部導体層の下面とデバイス本体２０１Ｂの底面２０１ｂとの間の任意の高さの位置に配置されていてもよい。

本実施の形態に係る薄膜デバイス２０１の製造方法は、第１の実施の形態に係る薄膜デバイス１の製造方法と同様である。

次に、本実施の形態に係る薄膜デバイス２０１による効果について説明する。本実施の形態に係る薄膜デバイス２０１は、デバイス本体２０１Ｂと端子電極２１１〜２１４とを備えている。デバイス本体２０１Ｂは、積層方向について異なる位置に配置された下部導体層２４１〜２４５と上部導体層２７１〜２７４と、積層方向について隣接する２つの導体層の間に配置された絶縁層２０５とを含むと共に、側面２０１ｃ〜２０１ｆを有している。端子電極２１１〜２１４は、側面２０１ｃ〜２０１ｆに接するように配置されている。また、デバイス本体２０１Ｂは、それぞれ１層以上の導体層を用いて構成された受動素子であるキャパシタ３１１，３１２およびインダクタ３２１，３２２を有している。

インダクタ３２２を構成するために用いられる下部導体層２４４は、側面２０１ｆに配置された端面２４４Ｅを有している。インダクタ３２１を構成するために用いられ、下部導体層２４４とは積層方向に異なる位置に配置された上部導体層２７４は、側面２０１ｆに配置された端面２７４Ｅを有している。側面２０１ｆにおいて、端面２４４Ｅ，２７４Ｅは電気的且つ物理的に接続されている。これにより、端面２４４Ｅ，２７４Ｅは、連続する１つの端子接続面２９１ｆを形成している。端子電極２１４は、端面２４４Ｅ，２７４Ｅ、すなわち端子接続面２９１ｆに接触して、導体層２４４，２７４に接続されている。インダクタ３２２は本発明における第１の受動素子に対応し、インダクタ３２１は本発明における第２の受動素子に対応し、下部導体層２４４は本発明における第１の導体層に対応し、上部導体層２７４は本発明における第２の導体層に対応する。

また、キャパシタ３１１を構成するために用いられる上部導体層２７１は、側面２０１ｃに配置された端面２７１Ｅを有している。上部導体層２７１とは積層方向に異なる位置に配置され、受動素子を構成するためには用いられない下部導体層２４１は、側面２０１ｃに配置された端面２４１Ｅを有している。側面２０１ｃにおいて、端面２４１Ｅ，２７１Ｅは電気的且つ物理的に接続されている。これにより、端面２４１Ｅ，２７１Ｅは、連続する１つの端子接続面２９１ｃを形成している。端子電極２１１は、端面２４１Ｅ，２７１Ｅすなわち端子接続面２９１ｃに接触して、導体層２４１，２７１に接続されている。上部導体層２７１は本発明における第１の導体層に対応し、下部導体層２４１は本発明における第２の導体層に対応する。

また、キャパシタ３１２およびインダクタ３２２を構成するために用いられる上部導体層２７２は、側面２０１ｄに配置された端面２７２Ｅを有している。上部導体層２７２とは積層方向に異なる位置に配置され、受動素子を構成するためには用いられない下部導体層２４２は、側面２０１ｄに配置された端面２４２Ｅを有している。側面２０１ｄにおいて、端面２４２Ｅ，２７２Ｅは電気的且つ物理的に接続されている。これにより、端面２４２Ｅ，２７２Ｅは、連続する１つの端子接続面２９１ｄを形成している。端子電極２１２は、端面２４２Ｅ，２７２Ｅすなわち端子接続面２９１ｄに接触して、導体層２４２，２７２に接続されている。上部導体層２７２は本発明における第１の導体層に対応し、下部導体層２４２は本発明における第２の導体層に対応する。

また、受動素子を構成するためには用いられない下部導体層２４３は、側面２０１ｅに配置された端面２４３Ｅを有している。下部導体層２４３とは積層方向に異なる位置に配置され、受動素子を構成するためには用いられない上部導体層２７３は、側面２０１ｅに配置された端面２７３Ｅを有している。側面２０１ｅにおいて、端面２４３Ｅ，２７３Ｅは電気的且つ物理的に接続されている。これにより、端面２４３Ｅ，２７３Ｅは、連続する１つの端子接続面２９１ｅを形成している。端子電極２１３は、端面２４３Ｅ，２７３Ｅすなわち端子接続面２９１ｅに接触して、導体層２４３，２７３に接続されている。

本実施の形態によれば、導体層と端子電極２１１〜２１４とが接触する領域の面積を大きくすることができ、その結果、導体層と端子電極２１１〜２１４との接続信頼性を高めることができる。また、本実施の形態では、端子接続面２９１ｃ〜２９１ｆを形成するために用いられる２つの導体層は、同じ１つの受動素子を構成するために用いられる導体層ではない。そのため、本実施の形態によれば、端子接続面２９１ｃ〜２９１ｆを形成するために、１つの受動素子を構成するために用いられる導体層の数を必要以上に多くする必要がなく、その結果、薄膜デバイス２０１の小型化、低背化を図ることができる。

本実施の形態では、積層方向に並ぶ導体層の最大の数が２である。２という数は、端子接続面２９１ｃ〜２９１ｆを形成する上で必要な最小限の数である。これにより、本実施の形態によれば、特に薄膜デバイス２０１の小型化、低背化を図ることができる。本実施の形態におけるその他の効果は、第１の実施の形態と同様である。

なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、本発明において、第１の受動素子と第２の受動素子の組み合わせは、キャパシタとインダクタの組み合わせであってもよい。

また、本発明の薄膜デバイスは、導体層の他に半導体層や磁性体層を含んでいてもよい。また、本発明の薄膜デバイスにおいて、端子電極の数は、４つに限らず任意である。

また、本発明は、第１の実施の形態に示したローパスフィルタの機能を有する薄膜デバイスや第２の実施の形態に示したハイパスフィルタの機能を有する薄膜デバイスに限らず、導体層と、この導体層に接続された端子電極とを備えた薄膜デバイス全般に適用することができる。本発明が適用される薄膜デバイスの機能としては、例えば、キャパシタ、インダクタ等の受動素子や、トランジスタ等の能動素子や、複数の素子を含む回路がある。回路としては、具体的には、例えば、ＬＣ回路部品や、ローパスフィルタ、ハイパスフィルタ、バンドパスフィルタ等の各種のフィルタや、ダイプレクサや、デュプレクサがある。

また、本発明の薄膜デバイスは、例えば、携帯電話機等の移動体通信機器や、無線ＬＡＮ（ローカルエリアネットワーク）用の通信装置において利用される。

本発明の第１の実施の形態に係る薄膜デバイスの断面図である。本発明の第１の実施の形態に係る薄膜デバイスの他の断面図である。本発明の第１の実施の形態に係る薄膜デバイスの平面図である。本発明の第１の実施の形態に係る薄膜デバイスに含まれる下部導体層を示す平面図である。本発明の第１の実施の形態に係る薄膜デバイスに含まれる絶縁層を示す平面図である。本発明の第１の実施の形態に係る薄膜デバイスに含まれる誘電体膜を示す平面図である。本発明の第１の実施の形態に係る薄膜デバイスに含まれる上部導体層を示す平面図である。本発明の第１の実施の形態に係る薄膜デバイスに含まれる保護膜を示す平面図である。本発明の第１の実施の形態に係る薄膜デバイスの回路構成を示す回路図である。本発明の第１の実施の形態に係る薄膜デバイスの製造方法を説明するための断面図である。図１０に示した工程に続く工程を示す断面図である。本発明の第２の実施の形態に係る薄膜デバイスの断面図である。本発明の第２の実施の形態に係る薄膜デバイスの他の断面図である。本発明の第２の実施の形態に係る薄膜デバイスの平面図である。本発明の第２の実施の形態に係る薄膜デバイスに含まれる下部導体層を示す平面図である。本発明の第２の実施の形態に係る薄膜デバイスに含まれる絶縁層を示す平面図である。本発明の第２の実施の形態に係る薄膜デバイスに含まれる誘電体膜を示す平面図である。本発明の第２の実施の形態に係る薄膜デバイスに含まれる上部導体層を示す平面図である。本発明の第２の実施の形態に係る薄膜デバイスに含まれる保護膜を示す平面図である。本発明の第２の実施の形態に係る薄膜デバイスの回路構成を示す回路図である。

符号の説明

１…薄膜デバイス、２…基板、３…平坦化膜、５…絶縁層、６…誘電体膜、８…保護膜、１１〜１４…端子電極、４１〜４３…下部導体層、７１〜７４…上部導体層。

Claims

積層方向について異なる位置に配置された複数の導体層と、積層方向について隣接する２つの導体層の間に配置された絶縁層とを含むと共に、側面を有する積層体と、
前記積層体の側面に接するように配置された端子電極とを備えた薄膜デバイスであって、
前記積層体は、それぞれ１層以上の前記導体層を用いて構成された第１および第２の受動素子を有し、
前記複数の導体層は、前記第１の受動素子を構成するために用いられる下部導体層と、前記第２の受動素子を構成するために用いられ、前記下部導体層の上方に配置された上部導体層とを含み、
前記下部導体層および上部導体層は、それぞれ、前記積層体の側面に配置された端面を有する引き出し電極部を含み、
前記絶縁層は、前記上部導体層と下部導体層との間に配置され、前記絶縁層の外縁から内側に凹んだ形状をなす凹部を有し、
前記凹部は、前記下部導体層の引き出し電極部の上面を露出させ、
前記上部導体層の引き出し電極部は、前記凹部を通って前記下部導体層の引き出し電極部に直接接続され、
前記積層体の側面において、前記下部導体層の端面と前記上部導体層の端面は電気的且つ物理的に接続され、前記端子電極は前記下部導体層の端面および前記上部導体層の端面に接触して、前記下部導体層および上部導体層に接続されていることを特徴とする薄膜デバイス。
前記第１の受動素子と第２の受動素子は、互いに異なるキャパシタであることを特徴とする請求項１記載の薄膜デバイス。
前記第１の受動素子と第２の受動素子は、互いに異なるインダクタであることを特徴とする請求項１記載の薄膜デバイス。
積層方向に並ぶ前記導体層の最大の数は２であることを特徴とする請求項１ないし３のいずれかに記載の薄膜デバイス。
積層方向について異なる位置に配置された複数の導体層と、積層方向について隣接する２つの導体層の間に配置された絶縁層とを含むと共に、側面を有する積層体と、
前記積層体の側面に接するように配置された端子電極とを備えた薄膜デバイスであって、
前記積層体は、１層以上の前記導体層を用いて構成された受動素子を有し、
前記複数の導体層は、下部導体層と、前記下部導体層の上方に配置された上部導体層とを含み、
前記下部導体層と上部導体層のうちの一方は、前記受動素子を構成するために用いられ、前記下部導体層と上部導体層のうちの他方は、前記受動素子を構成するために用いられず、
前記下部導体層および上部導体層は、それぞれ、前記積層体の側面に配置された端面を有する引き出し電極部を含み、
前記絶縁層は、前記上部導体層と下部導体層との間に配置され、前記絶縁層の外縁から内側に凹んだ形状をなす凹部を有し、
前記凹部は、前記下部導体層の引き出し電極部の上面を露出させ、
前記上部導体層の引き出し電極部は、前記凹部を通って前記下部導体層の引き出し電極部に直接接続され、
前記積層体の側面において、前記下部導体層の端面と前記上部導体層の端面は電気的且つ物理的に接続され、前記端子電極は前記下部導体層の端面および前記上部導体層の端面に接触して、前記下部導体層および上部導体層に接続されていることを特徴とする薄膜デバイス。
積層方向に並ぶ前記導体層の最大の数は２であることを特徴とする請求項５記載の薄膜デバイス。