KR20210098546A - 초광대역 성능을 갖는 적층 세라믹 커패시터 - Google Patents

초광대역 성능을 갖는 적층 세라믹 커패시터 Download PDF

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제프리 에이. 혼
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Abstract

적층 커패시터는 복수의 유전체 층들을 포함하는 모놀리식 본체를 포함할 수 있다. 제1 외부 단자는 커패시터의 제1 단부를 따라 배치될 수 있고, 제2 외부 단자는 커패시터의 제2 단부를 따라 배치될 수 있다. 외부 단자들은 커패시터의 하부 표면을 따라 연장된 각각의 하부 부분을 포함할 수 있다. 외부 단자들의 하부 부분들은 하부 외부 단자 이격 거리만큼 이격될 수 있다. 하부 차폐 전극은 복수의 활성 전극들과 커패시터의 하부 표면 사이의 모놀리식 본체 내에 배열될 수 있다. 하부 차폐 전극은 약 3 마이크론 내지 약 100 마이크론 범위일 수 있는 하부-차폐-대-하부 거리만큼 커패시터의 하부 표면으로부터 이격될 수 있다. 커패시터의 길이 대 하부 외부 단자 이격 거리의 비는 약 4 미만일 수 있다.

Description

초광대역 성능을 갖는 적층 세라믹 커패시터
관련 출원에 대한 상호 참조
본 출원은 2019년 1월 28일에 출원된 미국 가특허 출원 일련 번호 62/797,542의 출원 이익을 주장하며, 이는 그 전체가 참조로 여기에 통합된다.
본 발명은 초광대역 성능을 갖는 적층 세라믹 커패시터에 관한 것이다.
현대 기술 애플리케이션 프로그램의 다양성으로 인해 효율적인 전자 컴포넌트들 및 이에 사용되는 집적 회로들이 요구된다. 커패시터들은, 필터링, 커플링, 바이패싱, 및 무선 통신들, 경보 시스템들, 레이더 시스템들, 회로 스위칭, 정합 네트워크들 및 기타 여러 애플리케이션들을 포함할 수 있는 현대 애플리케이션들의 기타 측면들에 사용되는 기본 컴포넌트들이다. 집적 회로들의 속도 및 패킹 밀도의 급격한 증가는 특히 커플링 커패시터 기술의 발전을 요구한다. 고용량 커플링 커패시터들이 많은 현재의 애플리케이션들의 고주파수들에 노출될 때, 성능 특성들은 점점 더 중요해진다. 커패시터들은 매우 다양한 애플리케이션들의 기본이 되기 때문에, 정밀도와 효율성이 필수적이다. 따라서, 커패시터 설계의 많은 특정 양태들은 성능 특성들을 개선하는 데 중점을 두었다.
본 발명의 일 실시예에 따라, 광대역 적층 세라믹 커패시터는 제1 단부 및 제2 단부를 가질 수 있고, 상기 제2 단부는 종 방향으로 상기 제1 단부와 이격된다. 상기 종 방향은 측 방향에 수직일 수 있고, 상기 측 방향 및 상기 종 방향은 각각 Z 방향에 수직일 수 있다. 상기 커패시터는 Z 방향으로 상부 표면 및 상기 상부 표면 반대편의 하부 표면을 포함할 수 있다. 상기 광대역 적층 세라믹 커패시터는 상기 Z 방향으로 적층된 복수의 유전체 층들을 포함하는 모놀리식 본체(monolithic body)를 포함할 수 있다. 복수의 활성 전극들은 상기 모놀리식 본체 내에 배열될 수 있다. 제1 외부 단자는 상기 제1 단부를 따라 배치될 수 있다. 제1 외부 단자는 상기 커패시터의 하부 표면(bottom surface)을 따라 연장되는 하부 부분(bottom portion)을 포함할 수 있다. 제2 외부 단자는 상기 제2 단부를 따라 배치될 수 있다. 제2 외부 단자는 상기 커패시터의 하부 표면을 따라 연장되는 하부 부분을 포함할 수 있다. 상기 제1 외부 단자의 하부 부분과 상기 제2 외부 단자의 하부 부분은 하부 외부 단자 이격 거리만큼 상기 종 방향으로 이격될 수 있다. 상기 커패시터는 상기 복수의 활성 전극들과 상기 커패시터의 바닥 표면 사이의 모놀리식 본체 내부에 배열된 하부 차폐 전극(bottom shield electrode)을 포함할 수 있다. 상기 하부 차폐 전극은 하부-차폐-대-하부 거리(bottom-shield-to-bottom distance) 만큼 상기 커패시터의 하부 표면으로부터 이격될 수 있다. 상기 하부-차폐-대-하부 거리는 약 3 마이크론 내지 약 100 마이크론의 범위일 수 있다. 상기 커패시터는 상기 커패시터의 제1 단부 및 제2 단부 사이의 종 방향으로 커패시터 길이를 가질 수 있다. 상기 커패시터 길이 대 상기 하부 외부 단자 이격 거리의 비는 약 4 미만일 수 있다.
본 발명의 다른 실시예에 따라, 광대역 적층 세라믹 커패시터를 형성하는 방법이 개시된다. 커패시터는 제1 단부 및 제2 단부를 가질 수 있고, 상기 제2 단부는 종 방향으로 상기 제1 단부와 이격되며, 상기 종 방향은 측 방향에 수직이다. 상기 측 방향 및 상기 종 방향은 각각 Z 방향에 수직일 수 있다. 상기 커패시터는 Z 방향으로 상부 표면 및 상기 상부 표면 반대편의 하부 표면을 포함할 수 있다. 상기 방법은 복수의 활성 전극층들 상에 복수의 활성 전극들을 형성하는 단계와; 차폐 전극층 상에 하부 차폐 전극을 형성하는 단계와; 모놀리식 본체를 형성하도록 상기 복수의 활성 전극층들, 상기 차폐 전극층, 및 복수의 복수의 유전체 층들을 적층하는 단계와; 상기 모놀리식 본체의 제1 단부 상에 제1 외부 단자를 형성하는 단계 - 상기 제1 외부 단자는 상기 커패시터의 하부 표면을 따라 연장되는 하부 부분을 포함하며 - 와; 그리고 상기 모놀리식 본체의 제2 단부 상에 제2 외부 단자를 형성하는 단계를 포함할 수 있다. 상기 제2 외부 단자는 상기 커패시터의 하부 표면을 따라 연장되는 하부 부분을 포함할 수 있다. 상기 제1 외부 단자의 하부 부분과 상기 제2 외부 단자의 하부 부분은 하부 외부 단자 이격 거리만큼 상기 종 방향으로 이격될 수 있다. 상기 커패시터는 상기 복수의 활성 전극들과 상기 커패시터의 바닥 표면 사이의 모놀리식 본체 내부에 배열된 하부 차폐 전극을 포함할 수 있다. 상기 하부 차폐 전극은 하부-차폐-대-하부 거리만큼 상기 커패시터의 하부 표면으로부터 이격될 수 있다. 상기 하부-차폐-대-하부 거리는 약 3 마이크론 내지 약 100 마이크론의 범위일 수 있다. 상기 커패시터는 상기 커패시터의 제1 단부 및 제2 단부 사이의 종 방향으로 커패시터 길이를 가질 수 있다. 상기 커패시터 길이 대 상기 하부 외부 단자 이격 거리의 비는 약 4 미만일 수 있다.
통상의 기술자에 대한 최상의 모드를 포함하는 본 발명의 완전하고 가능한 개시는 첨부 도면들을 참조하는 것을 포함하여 명세서의 나머지 부분에서 보다 구체적으로 설명된다.
도 1a는 본 발명의 양태들에 따른 활성 전극층의 일 실시양태의 평면도를 도시한다.
도 1b는 본 발명의 양태들에 따른 도 1a에 도시된 바와 같이 구성된 교대 전극 층들의 사시도를 도시한다.
도 1c는 본 발명의 양태들에 따른 다수의 용량성 영역들이 형성된 도 1a의 활성 전극층의 실시예의 평면도를 도시한다.
도 1d는 본 발명의 양태들에 따른 다수의 용량성 영역들이 형성된 차폐 전극층의 실시예의 평면도를 도시한다.
도 1e는 본 발명의 양태들에 따른 활성 전극층들이 도 1a 내지 도 1c에서 도시된 바와 같이 구성되고 차폐 전극층이 도 1c에서 도시된 바와 같이 구성되는 다수의 영역들을 포함하는 커패시터의 일 실시예의 측 단면도를 도시한다.
도 2a는 본 발명의 양태들에 따른 활성 전극층의 다른 실시예의 평면도를 도시한다.
도 2b는 본 발명의 양태들에 따른 다수의 용량성 영역들이 형성되는 도 2a의 활성 전극층의 실시예의 평면도를 도시한다.
도 2c는 본 발명의 양태들에 따른 도 2a에 도시된 바와 같이 구성되는 교대 전극 층들의 사시도를 도시한다.
도 3a는 본 발명의 양태들에 따른 활성 전극층들이 도 2a 내지 도 2c에서 도시된 바와 같이 구성되고 차폐 전극층이 도 1d에서 도시된 바와 같이 구성되는 다수의 영역들을 포함하는 커패시터의 다른 실시예의 측 단면도를 도시한다.
도 3b는 본 발명의 양상들에 따른 커패시터의 다른 실시예를 도시한다.
도 4는 다중 용량성 영역들을 갖는 도 1a 내지 도 1e에 도시된 커패시터의 실시예의 회로 개략도를 도시한다.
도 5는 다중 용량성 영역들을 갖는 도 2a 내지 2c에 도시된 커패시터의 실시예의 회로 개략도를 도시한다.
도 6은 본 발명의 커패시터의 일 실시예의 측 단면도를 도시한다.
도 7a 내지 도 7d는 본 발명의 일 실시예에 따른 도 6의 커패시터의 앵커 전극들, 차폐 전극들 및 활성 전극들의 평면도들을 도시한다.
도 8a 내지 도 8d는 본 발명의 특정 실시예들에 따른 활성 전극층들의 추가 실시예들의 평면도들을 도시한다.
도 9는 제2 배향에서 도 1e의 커패시터를 도시한다.
도 10은 제조된 8개의 적층 세라믹 커패시터들 중 1개의 적층 세라믹에 대해 측정된 삽입 손실 응답 곡선을 도시한다.
본 논의는 단지 예시적인 실시예들의 서술일 뿐이며, 본 발명의 더 넓은 측면들을 제한하는 것으로 의도되지 않는다는 것이 통상의 기술자에 의해 이해되어야 한다.
일반적으로, 본 발명은 적층 세라믹 커패시터에 관한 것이다. 커패시터는 단일 모노리식 본체 내에 교번하는 유전체 층들 및 전극 층을 포함한다. 커패시터는 커패시터의 제1 단부를 따라 배치된 제1 외부 단자 및 커패시터의 제2 단부를 따라 배치된 제2 외부 단자를 포함한다. 제1 외부 단자는 상기 커패시터의 하부 표면을 따라 연장된 하부 부분을 포함하고, 제2 외부 단자는 상기 커패시터의 하부 표면을 따라 연장된 하부 부분을 포함한다. 제1 외부 단자의 하부 부분과 제2 외부 단자의 하부 부분은 종 방향으로 하부 외부 단자 이격 거리만큼 이격된다. 제1 단부와 제2 단부 사이의 커패시터의 길이 대 하부 외부 단자 이격 거리의 비는, 약 3 미만, 일부 실시예들에서는 약 2.75 미만, 일부 실시예들에서는 약 2.5 미만, 일부 실시예들에서는 약 2.25 미만, 일부 실시예들에서는 약 2 미만, 일부 실시예들에서는 약 1.75 미만, 일부 실시예들에서는 약 1.5 미만, 그리고 일부 실시예들에서는 약 1.25 미만일 수 있다.
커패시터는 하부 차폐 전극을 포함할 수 있다. 하부 차폐 전극은 복수의 활성 전극들과 커패시터의 하부 표면 사이에 위치될 수 있다. 하부 차폐-대-하부 거리는 차폐 전극들과 커패시터의 하부 표면 사이의 거리로 정의될 수 있다. 다중 차폐 전극층들이 포함되는 경우, 하부 차폐-대-하부는 차폐 전극층들의 가장 낮은 부분과 하부 표면 사이의 거리로 정의될 수 있다. 하부 차폐-대-하부 거리는 약 3 마이크론 내지 약 100 마이크론, 일부 실시예들에서 약 4 마이크론 내지 약 75 마이크론, 일부 실시예들에서 약 5 마이크론 내지 약 60 마이크론, 일부 실시예들에서 약 5 마이크론 내지 약 60 마이크론, 일부 실시예들에서 8 마이크론 내지 약 30 마이크론의 범위일 수 있다.
본 발명자들은, 이러한 구성이 광범위한 주파수들에 걸쳐 낮은 삽입 손실을 갖는 적층 세라믹 커패시터를 제공할 수 있다는 것을 발견하였다. 일반적으로 삽입 손실은 커패시터를 통한 전력 손실이며 당업계에 일반적으로 알려진 방법을 사용하여 측정할 수 있다.
차폐 전극들은 상이한 삽입 손실 특성들을 나타낼 수 있는 다양한 구성들로 모놀리식 본체 내에 배열될 수 있다. 예를 들어, 일 실시예에서, 차폐 전극들은 활성 전극 영역과 커패시터의 하부 표면 사이에 위치될 수 있다. 차폐 전극들이 없는 유전체 영역은, 도 1e를 참조하여 아래에 서술된 것처럼 활성 전극 영역과 커패시터의 상부 표면 사이에 위치할 수 있다. 이러한 실시예들에서, 커패시터는 약 1GHz 내지 약 40GHz에서 약 -0.5dB 초과, 일부 실시예들에서 약 -0.4dB 초과, 일부 실시예들에서 약 -0.35dB 초과, 및 일부 실시예들에서, 약 -0.3dB 초과인 삽입 손실을 나타낼 수 있다. 일부 실시예들에서, 커패시터는 약 10GHz에서 약 -0.4dB 초과, 일부 실시예들에서 약 10GHz에서 약 -0.35dB 초과, 일부 실시예들에서 약 -0.3dB 초과, 일부 실시예들에서 약 10GHz에서 약 -0.25dB 초과인 삽입 손실을 나타낼 수 있다. 커패시터는 약 20GHz에서 약 -0.4dB 초과, 일부 실시예들에서 약 20GHz에서 약 -0.35dB 초과, 일부 실시예들에서 약 20GHz에서 약 -0.3dB 초과인 삽입 손실을 나타낼 수 있다. 커패시터는 약 30GHz에서 약 -0.4dB 초과, 일부 실시예들에서 약 30GHz에서 약 -0.35dB 초과, 일부 실시예들에서 약 30GHz에서 약 -0.3dB 초과, 및 일부 실시예들에서 약 30GHz에서 약 -0.25dB 초과인 삽입 손실을 나타낼 수 있다. 커패시터는 약 40GHz에서 약 -0.4dB 초과, 일부 실시예들에서 약 40GHz에서 약 -0.35dB 초과, 일부 실시예들에서 약 40GHz에서 약 -0.3dB 초과, 및 일부 실시예들에서 약 40GHz에서 약 -0.25dB 초과인 삽입 손실을 나타낼 수 있다.
일부 실시예들에서, 광대역 적층 세라믹 커패시터는 약 5GHz 내지 약 20GHz에서 약 -0.05dB 내지 약 -0.4dB, 일부 실시예들에서 약 10GHz 내지 약 20GHz에서 약 -0.05dB 내지 약 -0.3dB, 일부 실시예들에서 약 20GHz 내지 약 30GHz에서 약 -0.05dB 내지 약 -0.3dB, 일부 실시예들에서 약 30GHz 내지 약 40GHz에서 약 -0.05dB 내지 약 -0.3dB 범위의 삽입 손실을 나타낼 수 있다.
다른 실시예에서, 활성 전극 영역과 커패시터의 하부 표면 사이에 하나 이상의 하부 차폐 전극이 배열될 수 있다. 하나 이상의 상부 차폐 전극은, 예를 들어 도 3b를 참조하여 아래에서 설명되는 바와 같이, 활성 전극 영역과 커패시터의 상부 표면 사이에 배열될 수 있다. 그러한 실시예들에서, 삽입 손실은 4GHz 내지 10GHz의 주파수 범위에서 측정할 때 약 -0.3dB 이상, 예를 들어 약 -0.28dB 이상, 약 -0.25dB 이상, 약 -0.23dB 이상일 수 있다.
그러한 실시예들에서, 삽입 손실은 13GHz 내지 20GHz의 주파수 범위에서 측정할 때 약 -0.4dB 이상, 예를 들어 약 -0.38dB 이상, 약 -0.35dB 이상, 약 -0.34dB 이상일 수 있다.
그러한 실시예들에서, 삽입 손실은 23GHz 내지 30GHz의 주파수 범위에서 측정할 때 약 -0.45dB 이상, 예를 들어 약 -0.4dB 이상, 약 -0.38dB 이상, 약 -0.35dB 이상, -0.32dB 이상일 수 있다.
그러한 실시예들에서, 삽입 손실은 33GHz 내지 40GHz의 주파수 범위에서 측정할 때 약 -0.55dB 이상, 예를 들어 약 -0.5dB 이상, 약 -0.48dB 이상, 약 -0.45dB 이상, -0.43dB 이상일 수 있다.
일부 실시예들에서, 커패시터 두께 대 하부 차폐-대-하부 거리의 비는 약 3 초과, 일부 실시예들에서 약 5 초과, 일부 실시예들에서 약 10 초과, 일부 실시예들에서 약 15 초과, 일부 실시예들에서 약 20 초과, 일부 실시예들에서 약 40 초과일 수 있다. 커패시터 두께 대 하부 차폐-대-하부 거리의 비는 약 10 내지 약 100, 일부 실시예들에서 약 20 내지 약 80, 일부 실시예들에서 약 30 내지 약 50의 범위일 수 있다.
또한, 제1 외부 단자와 제2 외부 단자 사이에 상부 외부 단자 이격 거리가 형성될 수 있다. 보다 구체적으로, 제1 외부 단자는 커패시터의 상부 표면을 따라 연장되는 상부 부분을 포함할 수 있다. 제2 외부 단자는 커패시터의 상부 표면을 따라 연장되는 상부 부분을 포함할 수 있다. 제1 외부 단자의 상부와 제2 외부 단자의 상부는 상부 외부 단자 이격 거리만큼 종 방향으로 이격될 수 있다. 상부 외부 단자 이격 거리는 하부 외부 단자 이격 거리와 거의 같을 수 있다. 일부 실시예들에서, 제1 단부와 제2 단부 사이의 커패시터 길이 대 상부 외부 단자 이격 거리의 비는, 약 4 미만, 일부 실시예들에서 약 3.5 미만, 일부 실시예들에서 약 3.25 미만, 일부 실시예들에서 약 3 미만, 일부 실시예들에서 약 2.75 미만, 일부 실시예들에서 약 2.5 미만, 일부 실시예들에서 약 2.25 미만, 일부 실시예들에서 약 2 미만, 일부 실시예들에서 약 1.75 미만, 일부 실시예들에서 약 1.5 미만, 일부 실시예들에서는 약 1.25 미만, 일부 실시예들에서는 약 1.1 미만일 수 있다.
커패시터의 모놀리식 본체는 커패시터의 하부 표면을 따라 제1 외부 단자의 하부 부분과 제2 외부 단자의 하부 부분 사이에 노출되는 유전체 재료를 포함할 수 있다.
일부 실시예들에서, 커패시터는 복수의 활성 전극들과 커패시터의 상부 표면 사이에 위치하는 상부 차폐 전극을 포함할 수 있다. 상부 차폐 전극은 상부 차폐-대-상부 거리만큼 커패시터의 상부 표면으로부터 이격될 수 있다. 하부 차폐-대-하부 거리 대 상부 차폐-대-상부 거리의 비는 약 0.8 내지 약 1.2, 일부 실시예들에서 약 0.9 내지 약 1.1, 일부 실시예들에서 약 0.95 내지 약 1.05, 및 일부 실시예들에서 약 0.98 내지 약 1.02이다.
커패시터 두께 대 하부 차폐-대-하부 거리의 비는, 약 2 초과, 일부 실시예들에서 약 3 초과, 일부 실시예들에서 약 5 초과, 일부 실시예들에서 약 10 초과, 일부 실시예들에서 약 15 초과, 일부 실시예들에서 약 20 초과, 일부 실시예들에서 약 40 초과일 수 있다.
추가적인 하부 차폐 전극은 Z 방향으로 하부 차폐 전극과 대략적으로 정렬될 수 있다. 하부 차폐 전극은 상기 제1 외부 단자와 연결되고, 추가 하부 차폐 전극은 제2 외부 단자와 연결될 수 있다.
차폐 전극들은 다양한 형태들을 가질 수 있다. 예를 들어, 일부 실시예들에서 하부 차폐 전극은 2개의 종 방향 에지들 사이에 단차 특징들을 정의할 수 있다. 하부 차폐 전극은 각각 측 방향으로 정렬되고 제1 외부 단자로부터 멀어지는 방향을 향하는 제1 종 방향 에지 및 제2 종 방향 에지를 가질 수 있다. 제2 종 방향 에지는 제1 종 방향 에지로부터 종 방향으로 차폐 전극 오프셋 거리만큼 오프셋될 수 있다. 그러나, 일부 실시예들에서 하나 이상의 차폐 전극은 임의의 단차 특징 없이 직사각형일 수 있다. 추가적으로, 차폐 전극들(예를 들어, 하부 차폐 전극(들) 및/또는 상부 차폐 전극(들)) 중 하나 이상은 종 방향으로 연장되는 종 방향 중심선에 대해 측 방향으로 대칭일 수 있다.
제2 외부 단자와 연결될 수 있고 Z 방향으로 하부 차폐 전극과 대략 정렬될 수 있는 추가 하부 차폐 전극은 유사하게 단차 특징을 가질 수 있다. 보다 구체적으로, 제1 종 방향 에지는 측 방향과 정렬되고 제2 외부 단자로부터 멀어지는 면을 향하고, 제2 종 방향 에지는 측 방향과 정렬되고 제2 외부 단자로부터 멀어지는 면을 향할 수 있다. 제2 종 방향 에지는 제1 종 방향 에지로부터 종 방향으로 대략 차폐 전극 오프셋 거리만큼 오프셋될 수 있다.
하부 차폐 전극의 제1 종 방향 에지와 상기 추가 하부 차폐 전극의 제1 종 방향 에지 사이에 종 방향으로 제1 차폐 갭 거리는 형성될 수 있다. 커패시터는 커패시터의 제1 단부와 제2 단부 사이의 종 방향으로 커패시터 길이를 가질 수 있다. 커패시터 길이 대 제1 차폐 갭 거리의 비는 약 2 초과, 일부 실시예들에서 약 3 초과, 일부 실시예들에서 약 4 초과, 일부 실시예들에서 약 5 초과, 일부 실시예들에서 약 10 초과, 일부 실시예들에서 약 15 초과, 일부 실시예들에서 약 20 초과 및 일부 실시예들에서 약 50 초과일 수 있다.
하부 차폐 전극의 제2 종 방향 에지와 추가 하부 차폐 전극의 제2 종 방향 에지 사이에 길이 방향으로 제2 차폐 갭 거리가 형성될 수 있다. 커패시터 길이 대 제2 차폐 갭 거리의 비는 약 2 초과, 일부 실시예들에서 약 3 초과, 일부 실시예들에서 약 4 초과, 일부 실시예들에서 약 5 초과, 일부 실시예들에서 약 10 초과, 일부 실시예들 약 15 초과, 일부 실시예들에서 약 20 초과, 및 일부 실시예들에서 약 50 초과일 수 있다.
제1 차폐 갭 거리 및/또는 제2 차폐 갭 거리는 약 10 마이크론 내지 약 200 마이크론, 일부 실시예들에서 약 20 마이크론 내지 약 150 마이크론, 일부 실시예들에서 약 30 마이크론 내지 약 80 마이크론의 범위일 수 있다.
차폐 전극 오프셋 거리는 약 75 마이크론 내지 약 300 마이크론, 일부 실시예들에서 약 100 마이크론 내지 약 250 마이크론, 일부 실시예들에서 약 125 마이크론 내지 약 175 마이크론의 범위일 수 있다.
광대역 적층 세라믹 커패시터는 상부 표면과 하부 표면 사이의 Z 방향으로 커패시터 두께를 가질 수 있다. Z 방향에서 커패시터 두께 대 상부 차폐 전극 영역의 두께의 비는 약 2.1 내지 약 20, 일부 실시예들에서 약 2.2 내지 약 10, 일부 실시예들에서 약 2.5 내지 약 7, 일부 실시예들에서 약 2.7 내지 약 6, 일부 실시예들에서 약 3 내지 약 5의 범위일 수 있다. Z 방향에서 커패시터 두께 대 하부 차폐 전극 영역의 두께의 비는 약 2.1 내지 약 20, 일부 실시예들에서 약 2.2 내지 약 10, 일부 실시예들에서 약 2.5 내지 약 7, 일부 실시예들에서 약 2.7 내지 약 6, 일부 실시들에서 약 3 내지 약 5의 범위일 수 있다.
커패시터 두께 대 활성 전극 영역 두께의 비는 약 1.1 내지 약 20, 일부 실시예들에서 약 1.5 내지 약 15, 일부 실시예들에서 약 1.7 내지 약 12, 일부 실시예들에서 약 2 내지 약 10, 및 일부 실시들에서 약 3 내지 약 7의 범위일 수 있다.
커패시터는 수직 Z 방향으로 적층된 복수의 전극 영역들을 포함할 수 있다. 복수의 전극 영역들은 유전체 영역, 활성 전극 영역 및 차폐 전극 영역을 포함할 수 있다. 활성 전극 영역은 복수의 활성 전극층들을 포함할 수 있다. 차폐 전극 영역은 적어도 하나의 차폐 전극을 포함할 수 있다. 활성 전극 영역은 Z 방향에서 유전체 영역과 차폐 전극 영역 사이에 위치할 수 있다.
유전체 영역은 활성 전극 영역에서 광대역 적층 세라믹 커패시터의 상부 표면까지 연장될 수 있다. 유전체 영역에는 활성 전극들 및/또는 차폐 전극들이 없을 수 있다. 예를 들어, 유전체 영역에는 커패시터의 단부들 중 하나로부터 커패시터의 길이의 25% 초과, 일부 실시예들에서 커패시터 길이의 20% 초과, 일부 실시예들에서는 커패시터 길이의 15% 초과, 일부 실시예들에서 커패시터 길이의 10% 초과, 일부 실시예들에서 커패시터 길이의 5% 초과, 및 일부 실시예에서 커패시터 길이의 2% 초과로 연장되는 전극 층이 없을 수 있다. 예를 들어, 일부 실시예들에서, 유전체 영역은 하나 이상의 부동 전극 및/또는 더미 전극 탭을 포함할 수 있다. 그러나, 다른 실시예들에서, 유전체 영역에는 모든 전극층이 없을 수 있다. 일부 실시예들에서, 광대역 적층 세라믹 커패시터는 Z 방향으로 복수의 활성 전극층 위에 차폐 전극이 없을 수 있다. 일부 실시예들에서, 광대역 적층 세라믹 커패시터는 Z 방향으로 복수의 활성 전극층들 중 최하위 전극층 위에 차폐 전극들이 없을 수 있다.
광대역 적층 세라믹 커패시터는 상부 표면과 하부 표면 사이의 Z 방향으로 커패시터 두께를 가질 수 있다. 유전체 영역은 Z 방향으로 유전체 영역 두께를 가질 수 있다. 커패시터 두께 대 유전체 영역 두께의 비는 약 1.1 내지 약 20, 일부 실시예들에서 약 1.5 내지 약 10, 일부 실시예들에서 약 1.7 내지 약 5의 범위일 수 있다.
본 발명의 양태들은 방향 민감성 삽입 손실 특성을 나타내는 광대역 적층 커패시터에 관한 것이다. 예를 들어, 커패시터는 제1 배향에서 약 2 GHz보다 큰 테스트 주파수에서 제1 삽입 손실 값, 및 제1 삽입 손실과 적어도 약 0.3dB, 일부 실시예들에서 적어도 약 0.4dB, 일부 실시예들에서 적어도 약 0.5dB만큼 상이한 제2 배향에서 대략 테스트 주파수에서의 제2 삽입 손실 값을 나타낼 수 있다. 제2 배향에서, 커패시터는 제1 배향에 대해 종 방향을 중심으로 90도 이상 회전될 수 있다. 예를 들어, 일부 실시예들에서, 제2 배향에서, 커패시터는 제1 배향에 대해 대략 종 방향을 중심으로 180도 회전될 수 있다. 다른 실시예들에서, 제2 배향에서, 커패시터는 제1 배향에 대해 종 방향을 중심으로 90도 회전될 수 있다.
테스트 주파수는 약 10GHz 내지 약 20GHz, 일부 실시예들에서 약 10GHz 내지 약 30GHz, 일부 실시예들에서 약 10GHz 내지 약 40GHz의 범위일 수 있다.
I. 예시적인 실시예들
도 1a 내지 도 1e를 참조하면, 적층 세라믹 커패시터(100)의 일 실시예가 개시된다. 도 1e는 PCB(printed circuit board) 또는 기판과 같은 장착 표면(101)에 장착된 적층 커패시터(100)의 단순화된 측면도이다. 적층 커패시터(100)는 Z 방향(136)으로 적층된 복수의 전극 영역들(10)을 포함할 수 있다. 복수의 전극 영역들(10)은 유전체 영역(12), 활성 전극 영역(14) 및 차폐 전극 영역(16)을 포함할 수 있다. 활성 전극 영역(14)은 Z 방향(136)으로 유전체 영역(12)과 차폐 전극 영역(16) 사이에 위치할 수 있다. 유전체 영역(12)은 활성 전극 영역(14)으로부터 광대역 적층 세라믹 커패시터(100)의 상부 표면(18)까지 연장될 수 있다. 커패시터(100)는 Z 방향(136)으로 상부 표면(18)에 대향하는 하부 표면(20)을 포함할 수 있다.
전극 영역(10)은 복수의 유전체 층들을 포함할 수 있다. 일부 유전체 층들은 그 위에 형성된 전극층들을 포함할 수 있다. 일반적으로, 유전체 층들 및 전극 층들의 두께는 제한이 없으며 커패시터의 성능 특성에 따라 원하는 두께로 할 수 있다. 예를 들어, 전극 층들의 두께는 약 500 nm 이상, 예를 들어 약 1 ㎛ 이상, 예를 들어 약 2 ㎛ 이상, 예를 들어 약 3 ㎛ 이상, 약 4 ㎛ 이상 내지 약 10 ㎛ 이하, 예를 들어 약 5 ㎛ 이하, 예를 들어 약 4 ㎛ 이하, 예를 들어 약 3 ㎛ 이하, 예를 들어 약 2 ㎛ 이하일 수 있지만, 이에 제한되지 않는다. 예를 들어, 전극 층들은 약 1㎛ 내지 약 2㎛의 두께를 가질 수 있다. 또한, 일 실시예에서, 유전체 층의 두께는 전술한 전극 층들의 두께에 따라 정의될 수 있다. 또한, 유전체 층들의 이러한 두께는, 존재할 때 그리고 여기에 정의된 바와 같이 임의의 활성 전극 층들 및/또는 차폐 전극 층들 사이의 층들에 또한 적용될 수 있음을 이해해야 한다.
일반적으로, 본 발명은 다양한 이점들 및 장점들을 제공하는 고유한 전극 배열 및 구성을 갖는 적층 커패시터를 제공한다. 이와 관련하여, 커패시터를 구성하는 데 사용되는 재료로 제한되지 않을 수 있고 당업계에서 일반적으로 사용되는 임의의 것일 수 있고 당업계에서 일반적으로 사용되는 임의의 방법을 사용하여 형성될 수 있음을 이해해야 한다.
일반적으로, 유전체 층들은 일반적으로 상대적으로 높은 유전체 상수(K), 예를 들어, 약 10 내지 약 40,000, 일부 실시예들에서 약 50 내지 약 30,000, 및 일부 실시예들에서 약 100 내지 약 20,000을 갖는 재료로 형성된다.
이와 관련하여, 유전체 재료는 세라믹일 수 있다. 세라믹은 웨이퍼(예: 사전 소성) 또는 디바이스 자체 내에서 동시 소성되는 유전체 재료와 같은 다양한 형태로 제공될 수 있다.
고유전체 재료의 유형의 특정 예들은, 예를 들어, NPO(COG)(최대 약 100), X7R(약 3,000 내지 약 7,000), X7S, Z5U, 및/또는 Y5V 재료들을 포함한다. 앞서 언급한 재료들은 업계에서 인정하는 정의들에 따라 서술되며, 그 중 일부는 EIA(Electronic Industries Alliance)에서 설정한 표준 분류들이며, 따라서 해당 기술 분야의 통상의 기술자가 인식해야 한다. 예를 들어, 이러한 재료는 세라믹을 포함할 수 있다. 이러한 재료들은 페로브스카이트, 예컨대 티탄산바륨 및 관련 고체(예를 들어, 티탄산바륨-스트론듐, 티탄산바륨칼슘, 티탄산지르콘산바륨, 티탄산지르콘산바륨스트론튬, 티탄산지르콘산바륨칼슘 등), 티탄산납 및 관련 고체(예를 들어, 티탄산지르콘산납, 티탄산지르콘산납란타늄), 티탄산비스무트나트륨 등을 포함할 수 있다. 한 특정 실시예에서, 예를 들어, 화학식 BaxSr1-xTiO3의 티탄산바륨스트론튬("BSTO")가 사용될 수 있으며, 여기서 x는 0 내지 1, 일부 실시예들에서 약 0.15 내지 약 0.65, 일부 실시예들에서 약 0.25 내지 약 0.6이다. 다른 적합한 페로브스카이트는 예를 들어 BaxCa1-xTiO3(여기서 x는 약 0.2 내지 약 0.8이고, 일부 실시예들에서 약 0.4 내지 약 0.6임), PbxZr1-xTiO3("PZT")(여기서 x는 약 0.05 내지 약 0.4의 범위임), 티타산납란타늄지르코늄("PLZT"), 티탄산납(PbTiO3), 티탄산바륨칼슘지르코늄(BaCaZrTiO3), 질산나트륨(NaNO3), KNbO3, LiNbO3, LiTaO3, PbNb206, PbTa206, KSr(Nb03) 및 NaBa2(Nb03)5KHb2P04를 포함할 수 있다. 여전히 추가적인 복잡한 페로브스카이트들에는 A[B11/3B22/3]03재료들을 포함할 수 있고, 여기서 A는 BaxSr1-x(x는 0에서 1 사이의 값일 수 있음); B1은 MgyZn1-y(y는 0에서 1 사이의 값일 수 있음); B2는 TazNb1-z(z는 0에서 1 사이의 값일 수 있음)이다. 하나의 특정 실시예에서, 유전체 층들은 티타네이트를 포함할 수 있다.
전극 층들은 당업계에 알려진 바와 같이 다양한 상이한 금속들 중 임의의 것으로 형성될 수 있다. 전극층들은 도전성 금속과 같은 금속으로 만들어질 수 있다. 재료들은 귀금속들(예를 들어, 은, 금, 팔라듐, 백금 등), 비금속들(예를 들어, 구리, 주석, 니켈, 크롬, 티타늄, 텅스텐 등) 및 다양한 이들의 조합들을 포함할 수 있다. 스퍼터링된 티타늄/텅스텐(Ti/W) 합금뿐만 아니라 크롬, 니켈 및 금의 각각의 스퍼터링된 층도 적합할 수 있다. 전극들은 또한 은, 구리, 금, 알루미늄, 팔라듐 등과 같은 저저항 재료로 제조될 수 있다. 하나의 특정 실시예에서, 전극 층들은 니켈 또는 이들의 합금을 포함할 수 있다.
다시 도 1e를 참조하면, 일부 실시예들에서, 유전체 영역(12)에는 커패시터(100)의 제1 단부(119) 또는 제2 단부(120)로부터 커패시터(100)의 길이(21)의 25%보다 크게 연장되는 전극층들이 없을 수 있다. 예를 들어, 이러한 실시예들에서, 유전체 영역(12)은 하나 이상의 부동 전극 및/또는 더미 전극 탭을 포함할 수 있다. 그러나, 다른 실시예들에서, 유전체 영역(12)에는 모든 전극층들이 없을 수 있다. 일부 실시예들에서, 광대역 적층 세라믹 커패시터(100)는 Z 방향(136)으로 복수의 활성 전극층들(102, 104) 위에 차폐 전극들(22, 24)이 없을 수 있다. 일부 실시예들에서, 광대역 적층 세라믹 커패시터(100)는 Z 방향(136)으로 복수의 활성 전극층들(102, 104) 중 최하부 전극층(19) 위에 차폐 전극들(22, 24)이 없을 수 있다.
복수의 활성 전극층들(102, 104)은 활성 전극 영역(14) 내에 배열될 수 있다. 각각의 활성 전극층(102, 104)은 예를 들어 도 1 내지 도 3을 참조하여 후술되는 바와 같이 하나 이상의 활성 전극을 포함할 수 있다. 예를 들어, 일부 실시예들에서 각각의 활성 전극층(102, 104)은 제1 전극(106) 및 제2 전극(108)을 포함할 수 있다.
차폐 전극 영역(16)은, 예를 들어, 도 1d를 참조하여 아래에 설명된 바와 같이 하나 이상의 차폐 전극을 포함할 수 있다. 예를 들어, 차폐 전극 영역(16)은 커패시터(100)의 모놀리식 본체 내에 배열된 제1 차폐 전극(22)을 포함할 수 있다. 제1 차폐 전극(22)은 종 방향(132)과 나란할 수 있다. 제1 차폐 전극(22)은 제1 외부 단자(118)와 연결될 수 있다. 차폐 전극 영역(16)은 제2 차폐 전극(24)과 연결될 수 있고, 제2 차폐 전극(24)은 제2 외부 단자(120)와 연결될 수 있다. 제2 차폐 전극(24)은 Z 방향(136)으로 제1 차폐 전극(22)과 대략적으로 정렬될 수 있다.
제1 외부 단자(118)는 제1 전극층(102)의 제1 전극(106) 및 제2 전극층(104)의 제2 (카운터) 전극(108)에 연결될 수 있다. 제2 외부 단자(120)는 제2 전극층(104)의 제1 전극(106) 및 제1 전극층(102)의 제2 (카운터) 전극(108)에 연결될 수 있다.
제1 외부 단자(118)는 커패시터(100)의 하부 표면(20)을 따라 연장되는 하부 부분(138)을 가질 수 있다. 제2 외부 단자(120)는 커패시터(100)의 하부 표면(20)을 따라 연장된 하부 부분(140)을 가질 수 있다. 제1 외부 단자(118)의 하부 부분(138)과 제2 외부 단자(120)의 하부 부분(140)은 하부 외부 단자 이격 거리(142)만큼 종 방향(132)으로 이격될 수 있다. 커패시터 길이(21) 대 하부 외부 단자 이격 거리(142)의 비는 약 4보다 작을 수 있다.
제1 외부 단자(118)는 커패시터(100)의 상부 표면(18)을 따라 연장되는 상부 부분(144)을 포함할 수 있다. 제2 외부 단자(120)는 캐패시터(100)의 상부 표면(18)을 따라 연장되는 상부 표면(146)을 포함할 수 있다. 제1 외부 단자(118)의 상부 부분(144)은 하부 외부 단자 이격 거리(142)와 대략 동일한 상부 외부 단자 이격 거리(148)만큼 종 방향(132)으로 이격될 수 있다.
커패시터(100)의 모놀리식 본체의 유전체 재료는 커패시터(100)의 하부 표면(20)을 따라 제1 외부 단자(118)의 하부 부분(138)과 제2 외부 단자(120)의 하부 부분(140) 사이에 노출될 수 있다. 유사하게, 커패시터(100)의 모놀리식 본체의 유전체 재료는 제1 외부 단자(118)의 상부 부분(144)과 제2 외부 단자(120)의 상부 부분(146) 사이에서 노출될 수 있다.
일반적으로, 본 명세서에서 논의되는 실시예들과 관련하여, 외부 단자들은 당업계에 알려진 바와 같이 다양한 상이한 금속들 중 임의의 것으로 형성될 수 있다. 외부 단자들은 당업계에 알려진 바와 같이 다양한 상이한 금속들 중 임의의 것으로 형성될 수 있다. 외부 단자들은 도전성 금속과 같은 금속으로 만들어질 수 있다. 재료들은 귀금속들(예를 들어, 은, 금, 팔라듐, 백금 등), 비금속들(예를 들어, 구리, 주석, 니켈, 크롬, 티타늄, 텅스텐 등) 및 이들의 다양한 조합들을 포함할 수 있다. 하나의 특정한 실시예에서, 외부 단자들은 구리 또는 그 합금을 포함할 수 있다.
외부 단자들은 당업계에 일반적으로 알려진 임의의 방법을 사용하여 형성될 수 있다. 외부 단자들은 스퍼터링, 페인팅, 인쇄, 무전해 도금 또는 미세 구리 종단(FCT), 전기도금, 플라즈마 증착, 추진제 스프레이/에어 브러싱 등과 같은 기술들을 사용하여 형성될 수 있다.
일 실시예에서, 외부 단자들은 외부 단자들이 상대적으로 두껍도록 형성될 수 있다. 예를 들어, 그러한 단자들은 금속의 후막 스트라이프를 전극 층의 노출된 부분들에 적용함으로써(예를 들어, 액체 외부 단자 재료에 커패시터를 침지함으로써) 형성될 수 있다. 이러한 금속은 유리 매트릭스에 있을 수 있으며 은 또는 구리를 포함할 수 있다. 예를 들어, 이러한 스트립은 커패시터에 인쇄되고 소성될 수 있다. 그 후, 커패시터가 기판에 납땜 가능하도록 금속(예를 들어, 니켈, 주석, 땜납 등)의 추가 도금층들이 종단 스트립들 위에 생성될 수 있다. 이러한 후막 스트라이프들의 적용은 당업계에 일반적으로 알려진 임의의 방법을 사용하여 (예를 들어, 금속 로딩된 페이스트를 노출된 전극 층들 위에 전사하기 위한 종단 기계 및 인쇄 휠에 의해) 수행될 수 있다.
두껍게 도금된 외부 단자들은 약 150㎛ 이하, 예를 들어 약 125㎛ 이하, 약 100㎛ 이하, 예를 들어 약 80㎛ 이하의 평균 두께를 가질 수 있다. 두껍게 도금된 외부 단자들은 약 25㎛ 이상, 예를 들어 약 35㎛ 이상, 약 50㎛ 이상, 예를 들어 약 75㎛ 이상과 같은 평균 두께를 가질 수 있다. 예를 들어, 두껍게 도금된 외부 단자들은 약 25 ㎛ 내지 약 150 ㎛, 예를 들어 약 35 ㎛ 내지 약 125 ㎛, 예를 들어 약 50 ㎛ 내지 약 100 ㎛의 평균 두께를 가질 수 있다.
다른 실시예에서, 외부 단자들은 외부 단자가 금속의 박막 도금되도록 형성될 수 있다. 이러한 박막 도금은 전극층의 노출된 부분에 도전성 금속과 같은 도전성 재료를 증착하여 형성할 수 있다. 예를 들어, 전극층의 리딩 에지는 도금된 종단의 형성을 허용할 수 있도록 노출될 수 있다.
박판 외부 단자들은 약 50㎛ 이하, 예를 들어 약 40㎛ 이하, 예를 들어 약 30㎛ 이하, 예를 들어 약 25㎛ 이하의 평균 두께를 가질 수 있다. 박판 외부 단자들은 약 5㎛ 이상, 예를 들어 약 10㎛ 이상, 예를 들어 약 15㎛ 이상의 평균 두께를 가질 수 있다. 예를 들어, 외부 단자는 약 5㎛ 내지 약 50㎛, 예를 들어 약 10㎛ 내지 약 40㎛, 예를 들어 약 15㎛ 내지 약 30㎛, 예를 들어 약 15㎛ 내지 약 25㎛의 평균 두께를 가질 수 있다.
일반적으로 외부 단자는 도금된 단자를 포함할 수 있다. 예를 들어, 외부 단자는 전기도금된 단자, 무전해 도금된 단자, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 전기 도금된 단자는 전해 도금을 통해 형성될 수 있다. 무전해 도금 단자는 무전해 도금을 통해 형성될 수 있다.
복수의 층들이 외부 단자를 구성하는 경우, 외부 단자는 전기 도금 단자 및 무전해 도금 단자를 포함할 수 있다. 예를 들어, 무전해 도금이 먼저 재료의 초기 층을 증착하기 위해 사용될 수 있다. 그후, 도금 기술은 재료의 더 빠른 축적을 허용할 수 있는 전기화학적 도금 시스템으로 전환될 수 있다.
어느 쪽의 도금 방법으로든 도금 단자들을 형성할 때, 커패시터 본체로부터 노출된 전극층들의 리드 탭들의 선단에는 도금액이 적용된다. 적용을 수행으로써, 일 실시예에서, 커패시터는 도금 용액에 침지될 수 있다.
도금 용액은 도전성 금속과 같은 도전성 재료를 포함하고, 도전성 금속은 도금된 종단을 형성하는 데 사용된다. 이러한 도전성 재료는 전술한 재료들 중 임의의 것이거나 당업계에 일반적으로 알려진 임의의 것일 수 있다. 예를 들어, 도금 용액은 도금층 및 외부 단자가 니켈을 포함하도록 하는 니켈 설파메이트 배스 용액 또는 다른 니켈 용액일 수 있다. 대안적으로, 도금 용액은 도금층 및 외부 단자가 구리를 포함하도록 구리 산욕 또는 다른 적합한 구리 용액일 수 있다.
추가로, 도금 용액은 당업계에 일반적으로 알려진 다른 첨가제들을 포함할 수 있음을 이해해야 한다. 예를 들어, 첨가제들은 도금 공정을 도울 수 있는 다른 유기 첨가제들 및 매체를 포함할 수 있다. 또한, 원하는 pH에서 도금액을 사용하기 위해 첨가제들이 사용될 수 있다. 일 실시예에서, 저항-감소 첨가제들은 완전한 도금 커버리지 및 커패시터에 대한 도금 재료의 결합 및 리드 탭들의 노출된 리딩 에지를 보조하기 위해 용액들에 사용될 수 있다.
커패시터는 소정 시간 동안 도금액에 노출, 잠수 또는 침지될 수 있다. 이러한 노출 시간은 반드시 제한되는 것은 아니지만 도금 단자를 형성하기 위해 충분한 도금 재료가 증착되도록 하는 충분한 시간일 수 있다. 이와 관련하여, 교번하는 유전체 층들 및 전극층들의 세트 내에서 각각의 전극층들의 주어진 극성의 리드 탭의 원하는 노출된 인접 선단 에지 사이들에 연속적인 연결을 형성할 수 있도록 시간이 충분해야 한다.
일반적으로 전해 도금과 무전해 도금의 차이점은 전해 도금은 외부 전원을 사용하는 것과 같이 전기적 바이어스를 사용한다는 점이다. 전해 도금 용액은 일반적으로 높은 전류 밀도 범위, 예를 들어, 10 내지 15amp/ft2(9.4볼트 정격)에 노출될 수 있다. 도금된 단자들의 형성을 필요로 하는 커패시터에 대한 음의 연결과 동일한 도금 용액의 고체 재료(예를 들어, Cu 도금 용액의 Cu)에 대한 양의 연결로 연결이 형성될 수 있다. 즉, 커패시터는 도금액과 반대 극성으로 바이어스된다. 이러한 방법을 이용하여, 도금액의 도전성 재료는 전극층들의 리드 탭들의 노출된 선단의 금속에 흡인된다.
커패시터를 도금액에 담그거나 처리하기 전에, 다양한 전처리 단계들이 사용될 수 있다. 이러한 단계들은 촉매화, 가속화 및/또는 리드 탭들의 선단 에지에 대한 도금 재료들의 접착력을 개선하는 것을 포함하는 다양한 목적들을 위해 수행될 수 있다.
추가적으로, 도금 또는 임의의 다른 전처리 단계 전에, 초기 세정 단계가 사용될 수 있다. 이러한 단계는 전극층들의 노출된 리드 탭들 상에 형성되는 임의의 산화물 축적물을 제거하기 위해 사용될 수 있다. 이 세정 단계는 내부 전극들 또는 기타 도전성 요소들이 니켈로 형성될 때 축적된 니켈 산화물을 제거하는 데 특히 도움이 될 수 있다. 컴포넌트 세정은 산 세정제가 포함된 세척조와 같은 사전 세척 세척조에 완전히 담가서 수행할 수 있다. 일 실시예에서, 노출은 약 10분 정도와 같이 미리 결정된 시간 동안일 수 있다. 세정은 대안적으로 화학적 연마 또는 하퍼라이징(harperizing) 단계에 의해 수행될 수도 있다.
또한, 전극층들의 리드 탭들의 노출된 금속 선단부들을 활성화시키는 단계는 도전성 재료들의 증착을 용이하게 하기 위해 수행될 수 있다. 활성화는 팔라듐 염들, (마스크 또는 레이저를 통한) 포토 패턴화된 팔라듐 유기금속 전구체들, 스크린 인쇄 또는 잉크젯 증착 팔라듐 화합물 또는 전기영동 팔라듐 증착에 침지하여 달성할 수 있다. 팔라듐 기반 활성화는 현재 니켈 또는 그 합금으로 형성된 노출된 탭 부분들에 대한 활성화와 종종 잘 작동하는 활성화 용액의 예로서 현재 개시되어 있음을 이해해야 한다. 그러나 다른 활성화 솔루션도 활용될 수 있음을 이해해야 한다.
또한, 전술한 활성화 단계 대신에 또는 추가로, 활성화 도펀트가 커패시터의 전극층들을 형성할 때 도전성 재료에 도입될 수 있다. 예를 들어, 전극층이 니켈을 포함하고 활성화 도펀트가 팔라듐을 포함하는 경우, 팔라듐 도펀트는 전극층들을 형성하는 니켈 잉크 또는 조성물에 도입될 수 있다. 이렇게 하면 팔라듐 활성화 단계가 제거될 수 있다. 유기금속 전구체들과 같은 상기 활성화 방법들 중 일부는 또한 커패시터의 일반적으로 세라믹 본체에 대한 접착력을 증가시키기 위해 유리 형성제들의 동시 증착에 적합하다는 것이 추가로 이해되어야 한다. 활성화 단계가 전술한 바와 같이 취해질 때, 활성제 재료의 흔적들은 종종 종단 도금 전후에 노출된 도전성 부분에 남을 수 있다.
추가로, 도금 후의 후처리 단계가 또한 사용될 수 있다. 이러한 단계들은 재료들의 접착력 향상 및/또는 개선을 포함하는 다양한 목적들을 위해 수행될 수 있다. 예를 들어, 도금 단계를 수행한 후에 가열(또는 어닐링) 단계가 사용될 수 있다. 이러한 가열은 베이킹, 레이저 처리, UV 노출, 마이크로파 노출, 아크 용접 등을 통해 수행될 수 있다.
본 명세서에 나타낸 바와 같이, 외부 단자는 적어도 하나의 도금층을 포함할 수 있다. 일 실시예에서, 외부 단자는 단 하나의 도금층을 포함할 수 있다. 그러나, 외부 단자는 복수의 도금층들을 포함할 수 있다는 것을 이해해야 한다. 예를 들어, 외부 단자들은 제1 도금층 및 제2 도금층을 포함할 수 있다. 또한, 외부 단자는 또한 제3 도금층을 포함할 수 있다. 이들 도금층들의 재료들은 전술한 것과 당업계에 일반적으로 공지된 것 중 임의의 것일 수 있다.
예를 들어, 제1 도금층과 같은 하나의 도금층은 구리 또는 그 합금을 포함할 수 있다. 제2 도금층과 같은 다른 도금층은 니켈 또는 그 합금을 포함할 수 있다. 제3 도금층과 같은 다른 도금층은 주석, 납, 금, 또는 합금과 같은 조합을 포함할 수 있다. 대안적으로, 초기 도금층은 니켈을 포함할 수 있고, 주석 또는 금 도금층이 뒤따를 수 있다. 다른 실시예에서, 구리의 초기 도금층이 형성된 다음 니켈층이 형성될 수 있다.
일 실시예에서, 초기 또는 제1 도금층은 도전성 금속(예를 들어, 구리)일 수 있다. 그 다음, 이 영역은 밀봉을 위한 저항 중합체 재료를 포함하는 제2 층으로 덮일 수 있다. 그 다음, 이 영역은 저항성 폴리머 재료를 선택적으로 제거하기 위해 폴리싱될 수 있고, 이후 도전성 금속 재료(예를 들어, 구리)를 포함하는 제3 층으로 다시 도금될 수 있다.
초기 도금층 위의 전술한 제2 층은 솔더 배리어 층, 예를 들어, 니켈-솔더 배리어 층에 대응할 수 있다. 일부 실시예들에서, 전술한 층은 초기 무전해 또는 전해 도금된 층(예를 들어, 도금된 구리)의 상부에 금속(예를 들어, 니켈)의 추가 층을 전기도금함으로써 형성될 수 있다. 전술한 솔더 배리어 층을 위한 다른 예시적인 재료들은 니켈-인, 금 및 은을 포함한다. 전술한 솔더-배리어 층 상의 제3 층은 일부 실시예들에서 도금된 Ni, Ni/Cr, Ag, Pd, Sn, Pb/Sn 또는 다른 적합한 도금된 솔더와 같은 도전성 층에 대응할 수 있다.
또한, 금속 도금층을 형성한 후 전기도금 단계를 거쳐 저항성 합금 또는 고저항 금속 합금 코팅, 예를 들어 이러한 금속 도금 위에 무전해 Ni-P 합금을 제공할 수 있다. 그러나, 통상의 기술자가 본 명세서의 완전한 개시로부터 이해할 수 있는 바와 같이 임의의 금속 코팅을 포함하는 것이 가능하다는 것을 이해해야 한다.
전술한 단계들 중 임의의 것이 배럴 도금, 유동층 도금 및/또는 도금 종단 공정들을 통한 흐름과 같은 벌크 공정으로서 발생할 수 있으며, 이들 모두는 일반적으로 당업계에 공지되어 있음을 이해해야 한다. 이러한 대량 프로세스를 통해 여러 컴포넌트들을 한 번에 처리할 수 있어 효율적이고 신속한 종료 프로세스를 제공한다. 이는 개별 컴포넌트 처리가 필요한 후막 종단들의 인쇄와 같은 기존 종단 방법에 비해 특히 이점이 있다.
본 명세서에 기재된 바와 같이, 외부 단자들의 형성은 일반적으로 전극층의 리드 탭들의 노출된 선단 에지들의 위치에 의해 안내된다. 이러한 현상은 외부 도금 단자들의 형성이 커패시터의 선택된 주변 위치들에서 전극층들의 노출된 도전성 금속의 구성에 의해 결정되기 때문에 "자체 결정(self-determining)"이라고 할 수 있다. 일부 실시예들에서, 커패시터는 다른 전극들(예를 들어, 활성 또는 차폐 전극)을 포함하지 않는 커패시터의 모놀리식 본체의 부분을 따라 노출된 도전성 금속을 제공하기 위해 "더미 탭(dummy tab)"을 포함할 수 있다.
커패시터 단자들을 형성하기 위한 추가 기술들이 또한 본 기술의 범위 내에 있을 수 있다는 것을 이해해야 한다. 예시적인 대안들은 도금, 자기, 마스킹, 전기영동/정전기, 스퍼터링, 진공 증착, 인쇄 또는 후막 또는 박막 도전층 모두를 형성하기 위한 기타 기술에 의한 종단들의 형성을 포함하지만 이에 제한되지는 않는다.
도 1a는 본 발명의 양태들에 따른 활성 전극 영역(14) 내의 하나 이상의 전극에 대한 활성 전극 구성의 일 실시예의 평면도를 예시한다. 더 구체적으로, 활성 전극 영역(14)은 예를 들어 도 1b를 참조하여 아래에 서술되는 바와 같이 교호 배열로 제1 전극층들(102) 및 제2 전극층들(104)을 포함할 수 있다. 도 1a를 참조하면, 각각의 전극 층(102, 104)은 제1 전극(106) 및 제2 전극(108)을 포함할 수 있다. 제1 전극(106)은 측 방향(134)으로 제1 전극(106)의 종 방향 에지를 따라 연장되는 베이스 부분(114)을 가질 수 있다. 제1 전극(106)은 베이스 부분(114)으로부터 종 방향(132)으로 연장되는 한 쌍의 전극 아암들(110)을 가질 수 있다. 제2 전극(108)은 측 방향(134)으로 제2 전극층(108)의 종 방향 에지를 따라 연장하는 베이스 부분(114)을 가질 수 있다. 제2 전극(10)은 베이스 부분(114)으로부터 종 방향(132)으로 연장된 한 쌍의 전극 아암들(110)을 가질 수 있다.
제1 전극(106)의 전극 아암(들)(110)은 일반적으로 제2 전극(108)의 각각의 전극 아암(들)(110)과 종 방향으로 정렬될 수 있다. 아암 갭(들)(226)은 제1 전극 및 제2 전극(106, 108)의 정렬된 전극 아암들(110) 사이의 종 방향(132)으로 정의될 수 있다.
중앙 에지 갭 거리(23)는 제1 전극의 중앙 부분(122)과 제2 전극 아암(110) 사이의 측 방향(134)으로 정의될 수 있다. 중앙 단부 갭 거리(24)는 제1 전극(106)의 중앙 부분(122)과 제2 전극(108)의 베이스 부분(114) 사이의 길이 방향(132)으로 정의될 수 있다. 일부 실시예들에서, 중앙 에지 갭 거리(23)는 중앙 단부 갭 거리(24)와 대략 동일할 수 있다.
제1 전극(106)의 중앙 부분(112)은 제1 위치에서 제1 폭(27)을 갖고, 제2 위치에서 제1 폭(27)보다 큰 제2 폭(29)을 가질 수 있다. 제1 폭(27)의 제1 위치는 종 방향(132)으로 제2 폭의 제2 위치로부터 오프셋될 수 있다. 이러한 구성은 중앙 에지 갭 거리(23)를 변경하지 않고 Z 방향(136)으로 인접한 전극들의 중앙 부분들(112) 사이의 중첩 영역의 조정을 허용할 수 있다.
도 1b를 참조하면, 복수의 제1 전극층들(102) 및 복수의 제2 전극층들(104)이 교대로 미러링된 구성으로 배열될 수 있다. 도시된 바와 같이, 각 전극층의 중앙 부분(112)은 적어도 부분적으로 중첩된다. 도 1b는 총 4개의 전극층들을 도시한다. 하지만, 원하는 애플리케이션에 대한 원하는 커패시턴스를 얻기 위해 임의의 수의 전극 층들이 사용될 수 있음을 이해해야 한다.
도 1c를 참조하면, 제1 전극(106)과 제2 전극(108) 사이에 여러 용량성 영역들이 형성될 수 있다. 예를 들어, 일부 실시예들에서, 중앙 용량성 영역(122)은 제1 전극(106)의 중앙 부분(112)과 제2 전극(108)의 베이스 부분(114) 및/또는 아암(128) 사이에 형성될 수 있다. 일부 실시예들에서, 아암 갭 용량성 영역(124)은 제1 전극(106)의 전극 아암들(110)과 제2 전극(108) 사이의 아암 갭(240) 내에 형성될 수 있다.
도 1d는 커패시터(100)의 모놀리식 본체 내의 차폐 전극 영역(16)(도 1e에 도시됨) 내에 포함될 수 있는 차폐 전극 층(26)을 도시한다. 위에서 나타낸 바와 같이, 제1 차폐 전극(22)은 종 방향(132)과 평행할 수 있다(예를 들어, 도 1e에 도시된 상부 표면 및 하부 표면(18, 20)과 평행). 제1 차폐 전극(22)은 측 방향(134)과 정렬되고 제1 외부 단자(118)(도 1e에 도시됨) 및 제1 단부(119)로부터 멀어지는 방향을 향하는 제1 종 방향 에지(28)를 가질 수 있다. 제1 차폐 전극(22)은 측 방향(134)과 정렬되고 제1 외부 단자(도 1e에 도시됨) 및 제1 단부(119)로부터 멀어지는 방향을 향하는 제2 종 방향 에지(30)를 가질 수 있다. 제2 종 방향 에지(30)는 제1 종 방향 에지(28)로부터 종 방향(132)으로 차폐 전극 오프셋 거리(32)만큼 오프셋될 수 있다.
제2 차폐 전극(24)은 제2 외부 단자(120)(도 1e에 도시됨) 및 제2 단부(121)와 연결될 수 있다. 제2 차폐 전극(24)은 Z 방향(136)으로 제1 차폐 전극(22)과 대략적으로 정렬될 수 있다(도 1e에 도시됨). 제2 차폐 전극(24)은 제1 차폐 전극(22)과 유사한 구성을 가질 수 있다. 예를 들어, 제2 차폐 전극(24)은 측 방향(134)과 정렬되고 제2 외부 단자(120)(도 1e에 도시됨) 및 제2 단부(121)로부터 멀어지는 방향을 향하는 제1 종 방향 에지(28)를 가질 수 있다. 제2 차폐 전극(24)은 측 방향(134)과 정렬되고 제2 외부 단자(120)(도 1e에 도시됨) 및 제2 단부(121)로부터 멀어지는 방향을 향하는 제2 종 방향 에지(30)를 가질 수 있다. 제2 차폐 전극(24)의 제2 종 방향 에지(30)는 제2 차폐 전극(24)의 제1 종 방향 에지(28)로부터 종 방향(132)으로 차폐 전극 오프셋 거리(32)만큼 오프셋될 수 있다.
제1 차폐 용량성 영역(34)은 제1 차폐 전극 및 제2 차폐 전극(119, 121)의 제1 종 방향 에지들(28) 사이에 형성될 수 있다. 제2 차폐 용량 영역(36)은 제1 차폐 전극 및 제2 차폐 전극(119, 121)의 제2 종 방향 에지들(30) 사이에 형성될 수 있다. 일부 실시예들에서, 측 방향(134)에서 제1 종 방향 에지(28)의 폭(38)은 측 방향(134)에서 제1 차폐 전극(22)의 폭(40)보다 작을 수 있다.
제1 차폐 갭 거리(42)는 제1 차폐 전극(22)의 제1 종 방향 에지(28)와 제2 차폐 전극(24)의 제1 종 방향 에지(28) 사이에 종 방향(132)으로 형성될 수 있다. 제2 차폐 갭 거리(44)는 제1 차폐 전극(22)의 제2 측 방향 에지(30)와 제2 차폐 전극(22)의 제2 측 방향 에지(30) 사이에 종 방향(132)으로 형성될 수 있다.
일부 실시예들에서, 제3 차폐 갭 거리(46)는 제1 차폐 전극(22)의 제3 종 방향 에지(48)와 제2 차폐 전극(24)의 제3 종 방향 에지(48) 사이에 형성될 수 있다. 제3 차폐 용량성 영역(51)은 제1 차폐 전극 및 제2 차폐 전극(119, 121)의 제3 종 방향 에지(48) 사이에 형성될 수 있다. 일부 실시예들에서, 제3 차폐 갭 거리(46)는 제3 차폐 용량성 영역(51)이 제2 차폐 용량성 영역(36)과 크기 및 형상이 실질적으로 유사할 수 있도록 제2 차폐 갭 거리(44)와 대략 동일할 수 있다. 예를 들어, 일부 실시예들에서 제1 차폐 전극(22) 및/또는 제2 차폐 전극(24)은 종 방향(132)으로 연장되는 종 방향 중심선(50)에 대해 대칭일 수 있다.
그러나, 다른 실시예들에서, 제3 차폐 갭 거리(46)는 제2 차폐 갭 거리(44)보다 크거나 작을 수 있어 제3 용량성 영역(51)이 제2 용량성 영역(36)과 상이한 크기 및/또는 형상을 갖고 제2 용량성 영역과 상이한 용량성을 생성하도록 한다.
일부 실시예들에서, 차폐 전극들(22, 24) 중 하나 이상은 직사각형일 수 있다는 것을 이해해야 한다. 즉, 차폐 전극 오프셋 거리(32)는 제1 종 방향 에지(28) 및 제2 종 방향 에지(30)가 정렬되거나 대략적으로 정렬되도록 0 또는 대략 0일 수 있다.
도 2a 및 도 2b는 제1 전극층 및 제2 전극층(102, 104)의 다른 실시예를 도시한다. 보다 구체적으로, 각각의 전극 층(102, 104)은 제1 전극(106) 및 제2 전극(108)을 포함할 수 있다. 제1 전극(106)은 베이스 부분(114)을 가질 수 있다. 한 쌍의 전극 아암(110)과 적어도 하나의 중앙 부분(112)은 베이스 부분(114)으로부터 연장될 수 있다. 제2 전극(108)은 제2 전극 층(108)의 종 방향 에지를 따라 연장하는 베이스 부분(114)을 가질 수 있다. 제2 전극(106)은 베이스 부분(114)으로부터 연장된 한 쌍의 전극 아암들(110)을 가질 수 있다. 전극 영역들(12, 14, 16)은 일반적으로 중첩되지 않을 수 있다.
도 1e를 참조하면, 일부 실시예들에서, 광대역 적층 세라믹 커패시터(100)는 상부 표면(18)과 하부 표면(20) 사이의 Z 방향(136)으로 커패시터 두께(56)를 가질 수 있다.
유전체 영역(12)은 Z 방향(136)으로 유전체 영역 두께(58)를 가질 수 있다. 일부 실시예들에서, 커패시터 두께(56) 대 유전체 영역 두께(58)의 비는 약 10 미만일 수 있다.
활성 전극 영역(14)은 Z 방향(136)으로 활성 전극 영역 두께(59)일 수 있다. 활성 전극 영역(14)은 차폐 전극들(22, 24)이 없을 수 있고, 그리고/또는 중첩 전극들만을 포함할 수 있다. 활성 전극 영역 두께(59)는 가장 낮은 활성 전극층(19)과 가장 높은 전극층(65) 사이에 정의될 수 있다. 커패시터 두께(56) 대 활성 전극 영역 두께(59)의 비는 약 1.1 내지 약 20의 범위일 수 있다.
차폐 전극 영역(16)은 Z 방향(136)으로 차폐 전극 영역 두께(61)를 가질 수 있다. 차폐 전극 영역 두께(61)는 커패시터(100)의 하부 표면(20)과 복수의 활성 전극들 중 가장 낮은 전극층(19) 사이에 정의될 수 있다. 커패시터 두께(56) 대 차폐 전극 영역 두께(61)의 비는 약 1.1 내지 약 20의 범위일 수 있다.
일부 실시예들에서, 차폐-대-하부 표면 거리(63)는 차폐 전극들(22, 24)과 커패시터(100)의 하부 표면(20) 사이의 거리로 정의될 수 있다. 다수의 차폐 전극층들이 포함되는 경우, 차폐-대-하부 표면 거리(63)는 차폐 전극층들의 가장 낮은 부분과 하부 표면(20) 사이의 거리로 정의될 수 있다. 커패시터 두께(56) 대 하부 표면 거리(63)의 비는 약 2보다 클 수 있다.
일부 실시예들에서, 차폐 전극들(22, 24)은 활성 전극들(106, 108)로부터 제1 차폐-대-활성 거리(67)만큼 이격될 수 있다. 제1 차폐-대-활성 거리(67) 대 차폐 대 하부 표면 거리(63)의 비는 약 1 내지 약 20의 범위일 수 있다.
또한, 도 2a는 주요 부분(128) 및 단차 부분(130)을 포함하는 전극 아암(110)을 예시한다. 보다 구체적으로, 제1 전극(106)의 전극 아암(110)은 측 방향(134)으로 연장되는 제1 종 방향 에지(60)를 포함할 수 있고 그리고 단차 부분(130)의 에지를 정의할 수 있다. 제2 종 방향 에지(62)는 측 방향(134)으로 연장될 수 있고 아암(110)의 주요 부분(128)의 에지를 정의할 수 있다. 제1 종 방향 에지(60)는 종 방향(132)으로 제2 종 방향 에지(62)로부터 아암 오프셋 거리(64)만큼 오프셋될 수 있다. 제1 전극(106) 및/또는 제2 전극(108)의 전극 아암들(110) 중 하나 또는 둘 모두는 각각의 메인 및 단차 부분(128, 130)을 포함할 수 있다. 예를 들어, 양 전극들(106, 108)의 양 아암들(110)은 예를 들어 도 2a에 도시된 바와 같이 각각의 주요 부분들(128) 및 단차 부분들(130)을 포함할 수 있다. 메인 아암 갭(240)은 정렬된 아암들(110)의 단차 부분들(130) 사이에 형성될 수 있다. 단차 아암 갭들(242)은 정렬된 아암들(110)의 주요 부분들(128) 사이에 형성될 수 있다.
도 2b를 참조하면, 도 2a의 전극 구성의 제1 전극(106)과 제2 전극(108) 사이에 여러 용량성 영역들이 형성될 수 있다. 예를 들어, 일부 실시예들에서, 중앙 용량성 영역(122)은 제1 전극(106)의 중앙 부분(112)과 베이스 부분(114) 및/또는 제2 전극(108)의 아암(110) 사이에 형성될 수 있다. 일부 실시예들에서, 메인 아암 갭 용량성 영역(125)이 메인 아암 갭(240) 내에 형성될 수 있고, 단차 갭 용량성 영역(126)이 단차 아암 갭(242) 내에 형성될 수 있다.
도 3a를 참조하면, 일부 실시예들에서, 유전체 영역(12)은 제1 종단과 연결된 제1 더미 탭 전극들(52) 및/또는 제2 종단(120)과 연결된 제2 더미 탭 전극들(54)을 포함할 수 있다. 더 구체적으로, 더미 탭 전극들(52, 54)은 예를 들어 미세한 구리 종단 프로세스를 사용하여 종단들(118, 120)로부터(예를 들어, 증착하기 위해) 사용될 수 있다. 더미 탭 전극들(52, 54)은 제1 단부(119) 또는 제2 단부(121)로부터 커패시터 길이(21)의 25% 미만으로 연장될 수 있다.
본 명세서에 설명된 전극 구성들은 인접한 전극층들(102, 104)의 중앙 부분들(112) 사이의 1차 용량성 소자(즉, 평행판 커패시턴스)뿐만 아니라, 예를 들어, 도 1c, 1d 및 2b를 참조하여 위에서 서술된 바와 같은 추가적인 2차 용량성 소자를 허용할 수 있다. 이러한 구성들은 도 4a 및 4b에 개략적으로 도시되어 있다.
일부 실시예들에서, 커패시터(100)는 하나 이상의 부동 전극(111)을 포함할 수 있다. 부동 전극(111)은 유전체 영역(12)에 위치할 수 있다. 그러나, 다른 실시예들에서, 부동 전극(111)은 활성 전극 영역(14) 및/또는 차폐 전극 영역(16)에 위치할 수 있다. 일반적으로, 이러한 부동 전극(111)은 외부 단자(118, 120)에 직접 연결되지 않는다.
그러나, 일부 실시예들에서, 부동 전극은 외부 단자에 전기적으로 연결된 적어도 하나의 전극을 포함하는 부동 전극 층의 일부일 수 있지만; 그러나, 그러한 부동 전극층은 그러한 전극 또는 외부 단자와 직접 접촉하지 않는 적어도 하나의 부동 전극을 포함한다.
부동 전극은 당업계에 알려진 임의의 방법에 따라 배치 및 구성될 수 있다. 예를 들어, 부동 전극은 활성 전극층의 제1 활성 전극 및/또는 제2 활성 전극의 적어도 일부, 예를 들어 중앙 부분과 중첩되도록 제공될 수 있다. 이와 관련하여, 부동 전극층은 제1 전극층들 및 제2 내부 전극층들과 교대로 적층되어 배치될 수 있고; 이와 관련하여, 그러한 층들은 유전체 층들에 의해 분리될 수 있다.
또한, 이러한 부동 전극들은 당업계에 일반적으로 알려진 임의의 형상을 가질 수 있다. 예를 들어, 일 실시예에서, 부동 전극 층들은 단검과 같은 구성을 갖는 적어도 하나의 부동 전극을 포함할 수 있다. 예를 들어, 이러한 구성은 본 명세서에 서술된 바와 같은 제1 전극의 구성 및 형상과 유사할 수 있다. 그러나, 그러한 제1 전극은 단차 부분을 갖는 전극 아암을 포함할 수도 있고 포함하지 않을 수도 있음을 이해해야 한다.
또한, 일 실시예에서, 부동 전극 층은, 부동 전극의 단부가 적어도 하나의 외부 단자에 인접하지만 이러한 외부 단자와 접촉하지 않는 적어도 하나의 부동 전극을 포함할 수 있다. 이와 관련하여, 이러한 갭은 종 방향의 부동 전극 갭으로 지칭될 수 있다. 이러한 부동 전극 갭은 종 방향으로 커패시터의 길이의 0% 초과, 예를 들어 약 3% 이상, 예를 들어 약 5% 이상 내지 약 50% 이하, 예를 들어 약 40% 이하, 예를 들어 약 30% 이하, 예를 들어 약 20% 이하, 예를 들어 약 10% 이하일 수 있다.
도 3b는 본 발명의 양상들에 따른 커패시터(160)의 다른 실시예를 예시한다. 커패시터(160)는 복수의 유전체 영역들(162)을 포함할 수 있다. 복수의 유전체 영역들(162)은 활성 전극 영역(14), 하부 차폐 전극 영역(164) 및 상부 차폐 전극 영역(166)을 포함할 수 있다. 활성 전극 영역(14)은 하부 차폐 전극 영역(164)과 상부 차폐 전극 영역(166) 사이에 위치할 수 있다.
일부 실시예들에서, 커패시터(160) 또는 그 일부는 종 방향으로 연장되는 종 방향 중심선(167)에 대해 대칭일 수 있다. 예를 들어, 하부 차폐 전극 영역(164)의 차폐 전극들(22, 24)은 상부 전극 영역(166)의 차폐 전극들(22, 24)에 대해 종 방향 중심선(167)에 대해 대칭일 수 있다. 즉, 차폐-대-하부 표면 거리(63)는 차폐-대-상부 표면 거리(168)와 대략 동일할 수 있고, 이는 상부 차폐 전극 영역(166)의 차폐 전극들(22, 24)과 커패시터(160)의 상부 표면(18) 사이에 정의될 수 있다. 예를 들어, 일부 실시예들에서, 차폐-대-하부 표면 거리(63) 대 차폐-대-상부 표면 거리(168)의 비는 약 0.8 내지 약 1.2, 일부 실시예들에서 약 0.9 내지 약 1.1, 일부 실시예들에서 약 0.95 내지 약 1.05, 일부 실시예들에서 약 0.98 내지 약 1.02의 범위일 수 있다.
상부 차폐 전극 영역(166)의 차폐 전극들(22, 24)은 활성 전극들(106, 108)로부터 제2 차폐-대-활성 거리(169)만큼 이격될 수 있다. 제2 차폐-대-활성 거리(169) 대 차폐-대-상부 표면 거리(168)의 비는 약 1 내지 약 20의 범위일 수 있다. 추가적으로, 제1 차폐-대-활성 거리(67) 대 제2 차폐-대-활성 거리(169)의 비는 약 0.8 내지 약 1.2의 범위일 수 있다.
커패시터(160)는 (도시된 바와 같이 실질적으로 유사하게 나타나는) 종 방향(132)을 중심으로 커패시터(160)가 180도 회전되는 제1 배향(도시된 바와 같음)에서 제3 배향으로 유사한 삽입 손실 특성들을 나타낼 수 있다. 그러나, 커패시터(160)의 제2 배향은, 차폐 전극들(22, 24)이 장착 표면(101)에 수직이 되도록 종 방향(132)을 중심으로 90도 회전함으로써 제1 배향에 대해 정의될 수 있다.
제1 배향에서, 커패시터(160)는 약 2 GHz보다 큰 테스트 주파수에서 제1 삽입 손실 값을 나타낼 수 있다. 커패시터(160)는 장착 표면에 대한 제2 배향의 대략적인 테스트 주파수에서 제1 삽입 손실 값과 적어도 약 0.3dB만큼 상이한 제2 삽입 손실 값을 나타낼 수 있다.
도 4는 도 1c의 전극 구성의 3개의 용량성 소자들, 즉, 인접한 전극들 층 사이의 1차 용량성 소자(112'), 중앙 용량성 소자(122'), 및 아암 갭 용량성 소자(124')를 개략적으로 예시한다. 용량성 소자들(112', 122', 124')은 도 1c의 중앙 영역(112), 중앙 용량성 영역(122) 및 아암 갭 용량성 영역(124)에 각각 대응한다. 또한, 외부 단자들은 도 4에서 118 및 128로 표시된다.
도 5는 도 2b의 전극 구성의 4개의 용량성 소자들을 개략적으로 예시하고, 여기서 용량성 소자들(112', 122' 및 125', 126')은 도 2b의 중앙 영역(112), 용량성 영역(122), 메인 아암 갭 용량성 영역(125), 및 단차 갭 용량성 영역(126)에 각각 대응한다. 다양한 갭들의 치수는 도 4 및 5에 예시된 용량성 소자들에 대한 원하는 각각의 용량 값을 달성하도록 선택적으로 설계될 수 있음을 이해해야 한다. 보다 구체적으로, 커패시터의 구성 및 전극층들의 수, 전극쌍의 중첩 중앙 부분의 표면적, 전극 분리 거리들, 유전체 재료의 유전율 등과 같은 다양한 파라미터들이 원하는 커패시턴스 값들을 달성하기 선택될 수 있다. 그럼에도 불구하고, 본 명세서에 개시된 커패시터는 효과적인 광대역 성능을 제공하기 위해 조합된 직렬 및 병렬 커패시터들의 어레이를 포함할 수 있다.
하나의 예시적인 초광대역 커패시터 실시예에서, 1차 커패시터(112')는 일반적으로 대략 수 킬로헤르츠(kHz) 내지 대략 200 메가헤르츠(MHz)와 같은 일반적으로 더 낮은 주파수 범위에서 작동하도록 적응된 비교적 큰 커패시턴스에 대응하는 반면, 반면 2차 커패시터들(122', 124', 125' 및/또는 126')은 일반적으로 약 200메가헤르츠(MHz)에서 수 기가헤르츠(GHz) 사이와 같은 상대적으로 더 높은 주파수 범위에서 작동하도록 구성된 상대적으로 작은 값의 커패시터들에 해당할 수 있다.
도 6을 참조하면, 일부 실시예들에서 적층 커패시터(300)는 제1 단부(119)를 따라 배치된 제1 외부 단자(118) 및 종 방향(132)으로 제1 단부(119)와 대향하는 제2 단부(121)를 따라 배치된 제2 외부 단자(120)를 포함할 수 있다. 적층 캐패시터(300)는 복수의 유전체 층들 및 복수의 전극층들을 포함할 수 있으며, 상기 전극층들은 각각의 인접하는 전극층 사이에 위치하는 유전체 층과 대향하여 이격된 관계로 개재되어 있다.
또한, 위에서 지시한 바와 같이, 적층 커패시터는 차폐 전극을 포함할 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 적층 커패시터(300)는 제1 차폐 영역(210) 및 제2 차폐 영역(212)을 포함할 수 있고, 각각의 차폐 영역(210, 212)은 하나 이상의 차폐 전극층(214)을 포함할 수 있다. 차폐 영역들(210, 212)은 유전체 영역(예를 들어, 전극층들을 포함하지 않는 영역)에 의해 활성 전극 영역(216)으로부터 이격될 수 있다.
차폐 전극 층들(214)은 제1 차폐 전극 구성을 가질 수 있으며, 여기서 각각의 차폐 전극(220)은 일반적으로 직사각형이다. 다른 실시예들에서, 차폐 전극 층들(214)은 제2 차폐 전극 구성을 가질 수 있으며, 여기서 차폐 전극들(222)은 예를 들어 도 1d의 전극들을 참조하여 위에서 설명된 바와 같이 단차(224)를 포함한다.
일부 실시예들에서, 활성 전극(218) 영역은 제1 차폐 영역 및 제2 차폐 영역(210, 212) 사이에 배치될 수 있다. 활성 전극 영역(216)은, 예를 들어, 도 2a 내지 도 2d를 참조하여 설명된 바와 같이, 교대하는 복수의 활성 전극층들(218)을 포함할 수 있다. 또한, 커패시터(300)의 상면 및/또는 하면을 따라 한 쌍의 세라믹 커버들(227)이 배치될 수 있다. 세라믹 커버들(227)은 복수의 유전체 층들의 유전체 재료와 동일 또는 유사한 유전체 재료를 포함할 수 있다.
도 6을 참조하면, 일부 실시예들에서, 적층 커패시터(300)는 또한 앵커 전극 영역들(302, 304, 316, 및/또는 318)을 포함할 수 있다. 예를 들어, 적층 커패시터(300)는 활성 전극 영역(216) 상부에 제1 앵커 전극 영역(304)을 포함할 수 있다. 또한, 차폐 전극 층(214)을 포함하는 차폐 전극 영역(210)은 제1 앵커 전극 영역(304)의 상부와 같이 상부에 위치될 수 있다. 추가적으로, 제2 앵커 전극 영역(302)은 차폐 전극 영역(210)의 상부와 같이 상부에 위치될 수 있다. 유사하게, 적층 커패시터(300)는 활성 전극 영역(216) 바로 아래와 같이, 제3 앵커 전극 영역(316)을 포함할 수 있다. 또한, 차폐 전극 층(214)을 포함하는 차폐 전극 영역(210)은 제3 앵커 전극 영역(316) 바로 아래와 같이 아래에 위치할 수 있다. 추가적으로, 제4 앵커 전극 영역(318)은 차폐 전극 영역(210) 바로 아래와 같이 아래에 위치될 수 있다. 이와 관련하여, 활성 전극 영역(216)은, 예를 들어, 제1 앵커 전극 영역(304)과 제3 앵커 전극 영역(316) 사이에 배치될 수 있다. 활성 전극 영역(216)은 도 1a 내지 도 1c, 도 2a 내지 2c를 참조하여 전술한 바와 같이, 또는 도 8a 내지 도 8d를 참조하여 후술하는 바와 같이 구성될 수 있다.
도 7a를 참조하면, 앵커 전극 영역들(302, 304, 316, 및/또는 318)은 각각 한 쌍의 앵커 전극들(312)을 갖는 복수의 앵커 전극 층들(310)을 포함할 수 있다. 앵커 전극들(312)은 한 쌍의 전극 아암(314)을 포함할 수 있다. 앵커 전극들(312)의 각각의 전극 아암(314)은, 예를 들어, 도 1a 및 도 2의 전극들을 참조하여 전술한 것과 유사한 방식으로 메인 부분(328) 및 단차 부분(330)을 포함할 수 있다.
도 7b 내지 도 7d를 참조하면, 앵커 전극들(312)은 다양한 구성들을 가질 수 있다. 예를 들어, 도 7b를 참조하면, 일부 실시예들에서 앵커 전극들(312)의 전극 아암(314)은 단차를 포함하지 않을 수 있다. 예를 들어, 이러한 전극들은 단차 없이 C자 형태로 제공될 수 있다. 도 7c를 참조하면, 일부 실시예들에서, 앵커 전극들(312)의 전극 아암들(314)은 앵커 전극(312)의 외부 측 방향 에지(322)로부터 내측으로 오프셋된 단차 부분(320)을 포함할 수 있다. 도 7d를 참조하면, 다른 실시예들에서, 단차 부분(320)은 앵커 전극들(312)의 아암들(314)의 내부 측 방향 에지(324)로부터 오프셋될 수 있다. 다른 구성들도 가능하다. 예를 들어, 일부 실시예들에서, 단차 부분(320)은 외부 측 방향 에지(322) 및 내부 측 방향 에지(324) 모두로부터 오프셋될 수 있다.
도 8a 내지 도 8c를 참조하면, 일부 실시예들에서, 활성 전극들(106, 108)은 다양한 다른 구성을 가질 수 있다. 예를 들어, 도 8a를 참조하면, 일부 실시예들에서, 제1 전극(106) 및 제2 전극(108) 각각은 도 1a와 관련하여 앞서 설명된 한 쌍의 아암들(110, 202) 대신에 단일 아암(110)을 포함할 수 있다. 이와 관련하여, 그러한 전극들은 베이스로부터 연장되는 중앙 부분 및 베이스 부분으로부터 또한 연장되는 하나의 전극 아암을 포함하는 하나의 전극을 포함할 수 있는 반면, 상대 전극은 베이스 부분 및 이러한 제2 전극의 베이스 부분으로부터 연장되는 단 하나의 전극 아암을 포함할 수 있다.
도 8b를 참조하면, 일부 실시예들에서, 제1 전극(106) 및 제2 전극(108) 각각은 중앙 부분(112)을 포함할 수 있다. 예를 들어, 각각의 전극(106, 108)은 각각의 베이스 부분으로부터 연장되는 2개의 전극 아암들(110, 202)과 같은 적어도 하나의 전극 아암(110, 202)에 더하여 각각의 베이스 부분으로부터 연장되는 중앙 부분(112)을 포함할 수 있다.
도 8c를 참조하면, 일부 실시예들에서, 전극들(106, 108)의 전극 아암들(110, 202)은 전극층들의 전극들(106, 108) 중 적어도 하나의 측 방향 중심선(236)으로부터 떨어진 전극 아암의 주요 부분의 내측 측 방향 에지(324)로부터 외측으로 오프셋되는 단차 부분(130)을 가질 수 있다. 마지막으로, 도 8d를 참조하면, 일부 실시예들에서, 전극들(106, 108)의 전극 아암(110)은 전극 아암들(110, 202)의 외측 측면 에지(322) 및 내측 측면 에지(324) 모두로부터 오프셋되는 단차 부분(130)을 가질 수 있다.
Ⅱ. 삽입 손실
본 발명의 양태들은 배향 민감성 삽입 손실 특성들을 나타내는 광대역 적층 커패시터에 관한 것이다. 광대역 적층 커패시터는 제2 배향의 테스트 주파수에서의 삽입 손실로부터 약 0.3dB보다 크게 변하는 제1 배향의 테스트 주파수에서의 삽입 손실을 나타낼 수 있다. 제1 배향에서, 적층 세라믹 커패시터(100)의 종 방향(132)은 (예를 들어, 도 1e에 도시된 바와 같이) 장착 표면(101)과 평행할 수 있다. 제1 배향에서, 전극들(예를 들어, 활성 전극들(106, 108) 및 차폐 전극들(22, 24))은 일반적으로 장착 표면(101)과 평행할 수 있다. 또한, 차폐 전극 영역(1)(차폐 전극들(22, 24) 포함)은, 예를 들어, 도 1e에 도시된 것처럼, 제1 배향으로 활성 전극 영역(14)(복수의 활성 전극들(106, 108) 포함)과 장착 표면(101) 사이에 위치할 수 있다.
도 9를 참조하면, 제2 배향에서, 적층 세라믹 커패시터(100)는 제1 배향(도 1e에 도시됨)에 대해 종 방향(136)을 중심으로 180도 회전될 수 있다. 따라서, 제2 배향에서 유전체 영역(16)은 Z 방향(136)에 대해 활성 전극 영역(14)과 실장 표면(101) 사이에 위치될 수 있다.
커패시터는 제1 배향에서 약 2GHz보다 큰 테스트 주파수에서 제1 삽입 손실 값을 나타낼 수 있고, 제2 배향에서 테스트 주파수에서 제2 삽입 손실 값을 나타낼 수 있다. 일부 실시예들에서, 테스트 주파수는 약 10GHz 내지 약 30GHz, 또는 그 이상의 범위일 수 있다. 제2 삽입 손실 값은 제1 삽입 손실 값과 적어도 약 0.3dB만큼 상이할 수 있다.
III. 테스트 방법들
테스팅 어셈블리는 본 발명의 양상들에 따른 커패시터의 삽입 손실 및 반사 손실과 같은 성능 특성들을 테스트하기 위해 사용될 수 있다. 예를 들어, 커패시터를 테스트 보드에 장착할 수 있다. 입력 라인과 출력 라인은 각각 테스트 보드와 연결될 수 있다. 테스트 보드는, 입력 라인과 출력 라인을 커패시터의 각각의 외부 종단들과 전기적으로 연결하는 마이크로스트립 라인들 또는 테스트 트레이스들을 포함할 수 있다. 테스트 트레이스들은 약 0.432mm(0.017인치) 또는 약 0.610mm(0.024인치)만큼 떨어져 있을 수 있다.
입력 신호는 소스 신호 발생기(예를 들어, 1806 케이틀리 2400 시리즈 SMU(Source Measure Unit), 예를 들어, 케이틀리 2410-C SMU)를 사용하여 입력 라인에 인가될 수 있으며, 커패시터의 결과 출력 신호는 (예를 들어, 소스 신호 생성기 사용하여) 출력 라인에서 측정할 수 있다. 이 테스트 방법은 동일한 디자인과 공칭 치수들을 가진 여러 커패시터들에 대해 반복할 수 있다. 삽입 손실 결과들은 제1 배향과 제2 배향에서 측정할 수 있다. 이러한 삽입 손실 결과들 간의 차이를 계산하고 평균화하여 커패시터들의 그룹에 대한 공칭 삽입 손실 감도 값들을 결정할 수 있다.
이 절차는 여기에 서술된 커패시터의 다양한 구성에 대해 반복될 수 있다.
예시들
도 1a 내지 도 1e와 함께 전술한 구성을 갖는 8개의 적층 세라믹 커패시터들을 제조하고 제1 배향 및 제2 배향에서의 삽입 손실 응답 특성들에 대해 시험하였다. 적층 세라믹 커패시터들은 도 1a 내지 1e의 주석 치수들에 상응하는 다음 치수들을 갖는다.
Figure pct00001
따라서, 커패시터(21)의 길이 대 하부 외부 단자 이격 거리(142)의 비는 약 2.6이었다.
동일한 설계 및 공칭 치수들(제조 공차들 내)의 8개 적층 세라믹 커패시터들에 대해 삽입 손실 응답 특성들을 측정했다. 삽입 손실 값들은 제1 배향 및 제2 배향에서 8개의 적층 세라믹 커패시터들 각각에 대해 30GHz 및 40GHz에서 샘플링되었다. 30GHz 및 40GHz에서 제1 배향 및 제2 배향에 대한 삽입 손실 값들의 차이가 각 커패시터에 대해 계산되었다. 30GHz 및 40GHz에서 결과적인 삽입 손실 델타 값들을 평균하여 제1 배향 및 제2 배향 사이에서 각각 30GHz 및 40GHz에서 다음과 같은 평균 삽입 손실 델타 값들을 결정했다.
Figure pct00002
위의 표에서 볼 수 있듯이, 제작된 적층 세라믹 커패시터들의 평균 삽입 손실은 30GHz와 40GHz에서 0.3dB보다 크고 표준편차는 30GHz와 40GHz에서 각각 0.041과 0.05이다. 8개의 적층 세라믹 커패시터들 그룹에 대한 30GHz 및 40GHz에서의 평균 삽입 손실 델타 값들의 표준 편차도 위의 표와 같이 계산되었다.
도 10은 위의 평균값에 매우 가까운 삽입 손실 값들을 나타내는 적층 세라믹 커패시터들 중 하나의 삽입 손실 응답 곡선을 도시한다. 도 10의 삽입 손실 응답 곡선에서 제1 배향의 삽입 손실과 제2 배향의 삽입 손실 간의 차이는 다음과 같다.
Figure pct00003
또한, 커패시터는 제1 배향에서 우수한 삽입 손실 특성들을 나타낼 수 있다. 도 10을 참조하면, 제1 배향에서의 삽입 손실(302)은 약 10GHz, 약 20GHz, 약 30GHz, 약 40GHz, 약 50GHz, 및 약 60GHz에서 약 -0.8dB보다 크다. 제1 배향에서의 삽입 손실(302)은 약 10GHz, 약 20GHz, 약 30GHz, 및 약 40GHz에서 약 -0.5dB보다 크다.
본 발명의 이들 및 다른 수정들 및 변형들은 본 발명의 사상 및 범위를 벗어나지 않고 통상의 기술자에 의해 실시될 수 있다. 또한, 다양한 실시예들의 양태들은 전체적으로 또는 부분적으로 교환될 수 있음을 이해해야 한다. 또한, 통상의 기술자는 전술한 설명이 단지 예시일 뿐이며 그러한 첨부된 청구범위에서 추가로 서술된 본 발명을 제한하려는 의도가 아님을 이해할 것이다.

Claims (22)

  1. 제1 단부 및 제2 단부를 가지는 광대역 적층 세라믹 커패시터로서,
    상기 제2 단부는 종 방향(longitudinal direction)으로 상기 제1 단부와 이격되고, 상기 종 방향은 측 방향(lateral direction)에 수직이고, 상기 측 방향 및 상기 종 방향은 각각 Z 방향에 수직이며, 그리고 상기 커패시터는 Z 방향으로 상부 표면 및 상기 상부 표면 반대편의 하부 표면을 포함하고,
    상기 광대역 적층 세라믹 커패시터는:
    상기 Z 방향으로 적층된 복수의 유전체 층들을 포함하는 모놀리식 본체(monolithic body)와;
    상기 모놀리식 본체 내에 배열된 복수의 활성 전극들과;
    상기 제1 단부를 따라 배치되고, 상기 커패시터의 하부 표면(bottom surface)을 따라 연장되는 하부 부분(bottom portion)을 포함하는 제1 외부 단자와;
    상기 제2 단부를 따라 배치되고, 상기 커패시터의 하부 표면을 따라 연장되는 하부 부분을 포함하는 제2 외부 단자 - 상기 제1 외부 단자의 하부 부분과 상기 제2 외부 단자의 하부 부분이 하부 외부 단자 이격 거리만큼 상기 종 방향으로 이격되고 - 와;
    상기 복수의 활성 전극들과 상기 커패시터의 바닥 표면 사이의 모놀리식 본체 내부에 배열된 하부 차폐 전극(bottom shield electrode)을 포함하며,
    상기 하부 차폐 전극은 하부-차폐-대-하부 거리(bottom-shield-to-bottom distance) 만큼 상기 커패시터의 하부 표면으로부터 이격되고,
    상기 하부-차폐-대-하부 거리는 약 3 마이크론 내지 약 100 마이크론의 범위이고, 그리고
    상기 커패시터는 상기 커패시터의 제1 단부 및 제2 단부 사이의 종 방향으로 커패시터 길이를 갖고, 그리고 상기 커패시터 길이 대 상기 하부 외부 단자 이격 거리의 비는 약 4 미만인 것을 특징으로 하는
    광대역 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 제1 외부 단자는 상기 커패시터의 상부 표면을 따라 연장되는 상부 부분을 포함하고;
    상기 제2 외부 단자는 상기 커패시터의 상부 표면을 따라 연장되는 상부 부분을 포함하고; 그리고
    상기 제1 외부 단자의 상부 부분과 상기 제2 외부 단자의 상부 부분은 상기 하부 외부 단자 이격 거리와 대략 동일한 상부 외부 단자 이격 거리만큼 종 방향으로 이격되는 것을 특징으로 하는
    광대역 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 모놀리식 본체는 유전체 재료를 포함하고, 그리고 상기 유전체 재료는 상기 커패시터의 하부 표면을 따라 상기 제1 외부 단자의 하부 부분과 상기 제2 외부 단자의 하부 부분 사이에 노출되는 것을 특징으로 하는
    광대역 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 하부 차폐 전극은 상기 복수의 활성 전극들과 상기 커패시터의 하부 표면 사이에 위치하는 것을 특징으로 하는
    광대역 적층 세라믹 커패시터.
  5. 제4항에 있어서,
    상기 복수의 활성 전극들과 상기 커패시터의 상부 표면 사이에 위치하는 상부 차폐 전극을 더 포함하는 것을 특징으로 하는
    광대역 적층 세라믹 커패시터.
  6. 제5항에 있어서,
    상기 상부 차폐 전극은 상기 커패시터의 상부 표면으로부터 상부-차폐-대-상부 거리(top-shield-to-top distance) 만큼 이격되어 있고; 그리고
    상부-차폐-대-상부 거리 대 상기 하부-차폐-대-하부 거리의 비는 약 0.8 내지 약 1.2인 것을 특징으로 하는
    광대역 적층 세라믹 커패시터.
  7. 제1항에 있어서,
    상기 커패시터의 두께 대 상기 하부-차폐-대-하부 거리의 비는 약 2보다 큰 것을 특징으로 하는
    광대역 적층 세라믹 커패시터.
  8. 제1항에 있어서,
    상기 Z 방향으로 상기 하부 차폐 전극과 대략적으로 정렬되는 추가적인 하부 차폐 전극을 더 포함하고, 그리고 상기 하부 차폐 전극은 상기 제1 외부 단자와 연결되고, 상기 추가적인 하부 차폐 전극은 상기 제2 외부 단자와 연결되는 것을 특징으로 하는
    광대역 적층 세라믹 커패시터.
  9. 제1항에 있어서,
    상기 하부 차폐 전극은 상기 제1 외부 단자와 연결되고;
    상기 하부 차폐 전극은 상기 측 방향과 정렬되고 상기 제1 외부 단자로부터 멀어지는 방향을 향하는 제1 종 방향 에지를 갖고;
    상기 하부 차폐 전극은 상기 측 방향과 정렬되고 상기 제1 외부 단자로부터 멀어지는 방향을 향하는 제2 종 방향 에지를 갖고; 그리고
    상기 제2 종 방향 에지는 상기 제1 종 방향 에지로부터 상기 종 방향으로 차폐 전극 오프셋 거리만큼 오프셋되는 것을 특징으로 하는
    광대역 적층 세라믹 커패시터.
  10. 제9항에 있어서,
    상기 제2 외부 단자와 연결되고 상기 Z 방향으로 상기 하부 차폐 전극과 대략 정렬되는 추가적인 하부 차폐 전극을 더 포함하고,
    상기 추가 하부 차폐 전극은 상기 측 방향과 정렬되고 상기 제2 외부 단자로부터 멀어지는 방향을 향하는 제1 종 방향 에지를 갖고;
    상기 추가적인 하부 차폐 전극은 상기 측 방향과 정렬되고 상기 제2 외부 단자로부터 멀어지는 방향을 향하는 제2 종 방향 에지를 갖고; 그리고
    상기 제2 종 방향 에지는 상기 제1 종 방향 에지로부터 상기 종 방향으로 대략 상기 차폐 전극 오프셋 거리만큼 오프셋되는 것을 특징으로 하는
    광대역 적층 세라믹 커패시터.
  11. 제10항에 있어서,
    제1 차폐 갭 거리는 상기 하부 차폐 전극의 제1 종 방향 에지와 상기 추가적인 하부 차폐 전극의 제1 종 방향 에지 사이에 상기 종 방향으로 형성되는 것을 특징으로 하는
    광대역 적층 세라믹 커패시터.
  12. 제11항에 있어서,
    상기 커패시터는 상기 커패시터의 제1 단부와 제2 단부 사이의 종 방향으로 커패시터 길이를 갖고, 그리고 상기 커패시터 길이 대 상기 제1 차폐 갭 거리의 비는 약 2보다 큰 것을 특징으로 하는
    광대역 적층 세라믹 커패시터.
  13. 제10항에 있어서,
    제2 차폐 갭 거리는 상기 하부 차폐 전극의 제2 종 방향 에지와 상기 추가적인 하부 차폐 전극의 제2 종 방향 에지 사이의 종 방향으로 형성되는 것을 특징으로 하는
    광대역 적층 세라믹 커패시터.
  14. 제13항에 있어서,
    상기 커패시터는 상기 커패시터의 제1 단부와 제2 단부 사이의 종 방향으로 커패시터 길이를 갖고, 그리고 상기 커패시터 길이 대 상기 차폐 전극 오프셋 거리의 비는 약 2보다 큰 것을 특징으로 하는
    광대역 적층 세라믹 커패시터.
  15. 제1항에 있어서,
    상기 광대역 적층 세라믹 커패시터는 Z 방향으로 상기 복수의 활성 전극들 위에 차폐 전극들이 없는 것을 특징으로 하는
    광대역 적층 세라믹 커패시터.
  16. 제1항에 있어서,
    상기 복수의 활성 전극들과 상기 커패시터의 상부 표면 사이에 유전체 영역을 더 포함하고, 상기 유전체 영역은 전극층들이 없는 것을 특징으로 하는
    광대역 적층 세라믹 커패시터.
  17. 제1항에 있어서,
    상기 활성 전극들의 층들 중 적어도 하나는, 상기 제1 외부 단자와 전기적으로 연결된 베이스 부분을 포함하는 제1 전극, 상기 베이스 부분으로부터 상기 종 방향으로 연장되는 제1 전극 아암, 및 상기 베이스 부분으로부터 상기 종 방향으로 연장되는 중앙 부분을 포함하는 것을 특징으로 하는
    광대역 적층 세라믹 커패시터.
  18. 제1항에 있어서,
    상기 광대역 적층 세라믹 커패시터는 약 20GHz에서 약 -0.4dB보다 큰 삽입 손실을 나타내는 것을 특징으로 하는
    광대역 적층 세라믹 커패시터.
  19. 제1항에 있어서,
    상기 광대역 적층 세라믹 커패시터는 약 30GHz에서 약 -0.4dB보다 큰 삽입 손실을 나타내는 것을 특징으로 하는
    광대역 적층 세라믹 커패시터.
  20. 제1항에 있어서,
    상기 광대역 적층 세라믹 커패시터는 약 5GHz 내지 약 20GHz에서 -0.4dB보다 큰 삽입 손실을 나타내는 것을 특징으로 하는
    광대역 적층 세라믹 커패시터.
  21. 제1항에 있어서,
    상기 광대역 적층 세라믹 커패시터는 약 20GHz 내지 약 40GHz에서 -0.4dB보다 큰 삽입 손실을 나타내는 것을 특징으로 하는
    광대역 적층 세라믹 커패시터.
  22. 제1 단부 및 제2 단부를 가지는 광대역 적층 세라믹 커패시터를 형성하는 방법으로서,
    상기 제2 단부는 종 방향으로 상기 제1 단부와 이격되고, 상기 종 방향은 측 방향에 수직이고, 상기 측 방향 및 상기 종 방향은 각각 Z 방향에 수직이며, 그리고 상기 커패시터는 Z 방향으로 상부 표면 및 상기 상부 표면 반대편의 하부 표면을 포함하고,
    상기 방법은:
    복수의 활성 전극층들 상에 복수의 활성 전극들을 형성하는 단계와;
    차폐 전극층 상에 하부 차폐 전극을 형성하는 단계와;
    모놀리식 본체를 형성하도록 상기 복수의 활성 전극층들, 상기 차폐 전극층, 및 복수의 유전체 층들을 적층하는 단계 - 상기 하부 차폐 전극은 약 3 마이크론 내지 약 100 마이크론 범위의 하부 차폐-대-하부 거리만큼 상기 커패시터의 하부 표면으로부터 이격되고 - 와;
    상기 모놀리식 본체의 제1 단부 상에 제1 외부 단자를 형성하는 단계 - 상기 제1 외부 단자는 상기 커패시터의 하부 표면을 따라 연장되는 하부 부분을 포함하며 - 와; 그리고
    상기 모놀리식 본체의 제2 단부 상에 제2 외부 단자를 형성하는 단계를 포함하고,
    상기 제2 외부 단자는 상기 커패시터의 하부 표면을 따라 연장되는 하부 부분을 포함하고, 상기 제1 외부 단자의 하부 부분과 상기 제2 외부 단자의 하부 부분은 하부 외부 단자 이격 거리만큼 상기 종 방향으로 이격되고, 상기 커패시터는 상기 커패시터의 제1 단부 및 제2 단부 사이의 종 방향으로 커패시터 길이를 갖고, 그리고 상기 커패시터 길이 대 상기 하부 외부 단자 이격 거리의 비는 약 4 미만인 것을 특징으로 하는
    광대역 적층 세라믹 커패시터를 형성하는 방법.
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