KR102048098B1 - 적층 칩 전자부품 및 그 실장 기판 - Google Patents

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Abstract

본 발명은 세라믹층 및 자성체층 중 적어도 하나 이상을 포함하는 본체; 상기 본체 내에서 하면에 수직하게 배치되는 코일을 포함하는 인덕터부; 상기 본체 내에서 하면에 수직하게 배치되는 복수의 내부전극; 및 상기 본체의 하면에 배치된 입력단자와 출력단자 및 그라운드 단자;를 포함하며, 상기 본체는 상기 복수의 내부전극이 상기 세라믹층 및 자성체층 중 적어도 하나를 사이에 두고 마주하여 서로 다른 커패시턴스가 결정된 제1 및 제2 커패시터부를 포함하는 적층 칩 전자부품을 제공한다.

Description

적층 칩 전자부품 및 그 실장 기판{Multi-layered chip component and board having the same mounted thereon}
본 발명은 적층 칩 전자부품 및 그 실장 기판에 관한 것이다.
시분할다중접속(Time Division Multiple Access, TDMA)방식에 의한 TDMA 폰에서 배터리 전압은 전류를 소모하는 시그널 전송 작업 동안 요동할 수 있다.
한편, 출력 전압이 증가함에 따라 노이즈 뿐만 아니라 시그널도 증폭되고 전체 하모닉 디스토션 플러스 노이즈(THD+N) 값은 악화되는 문제가 있다.
또한, 오디오 및 TDMA 방식 단말기에 있어서 데이터 전송시 발생하는 전송 장애의 주요 형태로서 감쇠(Attenuation) 혹은 노이즈의 문제가 있을 수 있다.
상기의 문제를 해결하기 위해 오디오 및 TDMA 방식 단말기는 페라이트 비드(Ferrite Bead) 또는 전용 EMI(Electro Magnetics Interference) 필터를 사용하여 왔으나, 광대역(Broadband) 감쇠(Attenuation) 특성이 향상되고 우수한 노이즈 감소 효과를 얻을 수 있는 전용 EMI 필터에 관한 연구는 여전히 필요한 실정이다.
한편, 신호와 노이즈 주파수 대역이 접근함에 따라 ESL을 보다 감소시키고 높은 주파수까지 사용할 수 있으며, 노이즈 제거 효율이 우수한 필터의 요구가 높아지고 있다.
한국공개특허공보 2007-0039365
본 발명의 목적은 적층 칩 전자부품 및 그 실장 기판을 제공하는 것이다.
본 발명의 제1 실시형태는, 세라믹층 및 자성체층 중 적어도 하나 이상을 포함하는 본체; 상기 본체 내에서 하면에 수직하게 배치되는 코일을 포함하는 인덕터부; 상기 본체 내에서 하면에 수직하게 배치되는 복수의 내부전극; 및 상기 본체의 하면에 배치된 입력단자와 출력단자 및 그라운드 단자;를 포함하며, 상기 본체는 상기 복수의 내부전극이 상기 세라믹층 및 자성체층 중 적어도 하나를 사이에 두고 마주하여 서로 다른 커패시턴스가 결정된 제1 및 제2 커패시터부를 포함하는 적층 칩 전자부품을 제공한다.
본 발명의 제2 실시형태는, 세라믹층 및 자성체층 중 적어도 하나 이상을 포함하는 본체; 상기 본체 내에서 하면에 수직하게 배치되는 코일을 포함하는 인덕터부; 상기 본체 내에서 하면에 수직하게 배치되는 복수의 내부전극; 및 상기 본체의 하면에 배치된 입력단자와 출력단자 및 그라운드 단자;를 포함하며, 상기 본체는 상기 복수의 내부전극이 상기 세라믹층 및 자성체층 중 적어도 하나를 사이에 두고 마주하여 형성된 제1 및 제2 커패시터부를 포함하며, 상기 제1 커패시터부는 상기 복수의 내부전극이 마주하는 면적이 서로 다른 둘 이상의 제1 서브 커패시터부를 포함하고, 상기 제2 커패시터부는 상기 복수의 내부전극이 마주하는 면적이 서로 다른 둘 이상의 제2 서브 커패시터부를 포함하는 적층 칩 전자부품을 제공한다.
본 발명의 제3 실시형태는, 신호 입력부; 상기 신호 입력부로부터 입력된 신호의 노이즈를 제거하는 노이즈 제거부; 및 상기 노이즈가 제거된 신호를 출력하는 신호 출력부;를 포함하며, 상기 노이즈 제거부는 세라믹층 및 자성체층 중 적어도 하나 이상을 포함하며, 코일을 포함하는 인덕터부와 복수의 내부전극을 포함하는 커패시터부를 포함하는 본체로 구성되며, 상기 커패시터부는 상기 복수의 내부전극이 상기 세라믹층 및 자성체층 중 적어도 하나를 사이에 두고 마주하여 서로 다른 커패시턴스가 결정된 제1 및 제2 커패시터부를 포함하는 적층 칩 전자부품을 제공한다.
본 발명의 또 다른 실시형태는, 상부에 제1 내지 제3 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치된 상기 적층 칩 전자부품;을 포함하는 적층 칩 전자부품의 실장 기판을 제공한다.
본 발명에 따른 적층 칩 전자부품은 비드(Bead)와 저용량 적층 세라믹 커패시터 2개를 하나의 칩으로 구현함과 동시에 저용량 적층 세라믹 커패시터의 위치별 용량을 달리하여 광대역(Broadband) 감쇠(Attenuation) 특성을 향상시킬 수 있다.
또한, 수직 실장에 따라 저용량 적층 세라믹 커패시터의 ESL을 저감함으로써, 감쇠(Attenuation) 특성을 향상시킬 수 있다.
도 1은 본 발명의 제1 실시형태에 따른 적층 칩 전자부품의 사시도이다.
도 2는 도 1에 도시된 적층 칩 전자부품에 채용가능한 제1 내지 제4 코일과 제1 내지 제3 내부전극을 나타내는 사시도이다.
도 3은 도 2에 도시된 제1 내지 제3 내부 전극을 나타내는 평면도이다.
도 4는 본 발명의 다른 실시형태에 따른 적층 칩 전자부품에 채용가능한 제1 내지 제4 코일과 제1 내지 제3 내부전극을 나타내는 사시도이다.
도 5는 도 4에 도시된 제1 내지 제3 내부 전극을 나타내는 평면도이다.
도 6은 도 1에 도시된 적층 칩 전자부품의 등가회로도이다.
도 7은 도 1의 적층 칩 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 유전체층 또는 자성체층의 적층 방향은 길이 방향이며, 두께 방향은 상기 유전체층 또는 자성체층이 적층된 적층 방향의 수직 방향과 동일한 개념으로 사용될 수 있다.
적층 칩 전자부품
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 상세히 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 칩 전자부품의 사시도이다.
도 2는 도 1에 도시된 적층 칩 전자부품에 채용가능한 제1 내지 제4 코일과 제1 내지 제3 내부전극을 나타내는 사시도이다.
도 1 및 도 2를 참조하면, 본 발명의 제1 실시형태에 따른 적층 칩 전자부품(100)은 유전체층 및 자성체층(111) 중 적어도 하나 이상을 포함하는 본체(110)와 상기 본체(110)의 하면에 배치된 입력단자(131)와 출력단자(132) 및 그라운드 단자(133)를 포함한다.
본 실시형태에서, 상기 본체(110)는 서로 대향하는 상면 및 하면과 상기 상면 및 하면을 연결하는 길이 방향 제1, 제2 측면 및 폭 방향 제1, 제2 측면을 가진다.
상기 본체(110)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.
상기 본체(110)는 유전체층 및 자성체층(111) 중 적어도 하나 이상을 포함할 수 있으며, 복수의 유전체층 및/또는 자성체층(111)이 적층됨으로써 형성될 수 있다.
상기 본체(110)를 구성하는 복수의 유전체층 및/또는 자성체층(111)은 소결된 상태로서, 인접하는 층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 본체(110)를 구성하는 유전체층은 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 그린시트의 소성에 의하여 형성될 수 있다. 상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 티탄산바륨(BaTiO3)계 재료, 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
상기 본체(110)를 구성하는 자성체층은 Ni-Cu-Zn계, Ni-Cu-Zn-Mg계, Mn-Zn계 페라이트계 재료 또는 금속계 연자성 재료로, Fe-Si-B-Cr 계 비정질 금속 파우더 재료를 사용할 수 있으며, 이에 제한되는 것은 아니다.
상기 본체(110)를 구성하는 유전체층 및 자성체층(111) 중 적어도 하나 이상이라 함은 상기 유전체층(111)으로 상기 본체(110)를 구성할 수도 있으며, 상기 자성체층(111)으로 상기 본체(110)를 구성할 수도 있고, 상기 유전체층 및 자성체층(111)을 혼용하여 상기 본체(110)를 구성할 수도 있음을 의미한다.
예를 들어, 상기 본체(110)가 자성체층(111)을 포함할 경우 후술하는 바와 같이 인덕터부는 페라이트 비드(bead) 형태일 수 있다.
본 발명의 제1 실시형태에 따르면, 상기 본체(110)의 하면에는 입력단자(131)와 출력단자(132) 및 그라운드 단자(133)가 배치될 수 있다.
본 발명의 제1 실시형태에 따른 적층 칩 전자부품(100)은 오디오 및 TDMA 방식 단말기에 있어서 노이즈 제거 효율을 개선하는 광대역(Broadband) 감쇠(Attenuation) 특성이 향상되고 우수한 노이즈 감소 효과를 얻을 수 있는 전용 EMI(Electro Magnetics Interference) 필터일 수 있다.
본 발명의 제1 실시형태에 따른 적층 칩 전자부품(100)은 신호를 상기 본체(110)의 하면에 배치된 입력 단자(131)를 통해 입력받고, 내부에서 입력받은 신호 중 노이즈는 상기 그라운드 단자(133)를 통해 제거하고, 노이즈가 제거된 신호가 상기 출력 단자(132)를 통해 출력될 수 있다.
상기 입력단자(131)와 출력단자(132) 및 그라운드 단자(133)는 상기 본체(110)의 하면에 배치되며, 상기 본체(110)의 양 측면으로 연장하여 형성될 수도 있다.
또한, 도 1을 참조하면 상기 입력단자(131)와 출력단자(132)는 상기 본체(110)의 양 단면과 일치하고 있으나 이에 제한되는 것은 아니며, 양 단면으로부터 일정 거리 이격된 상태로 배치될 수도 있다.
또한, 도 1에는 도시하지 않았으나 상기 본체(110)의 하면에 배치된 입력단자(131)와 출력단자(132) 및 그라운드 단자(133) 외에 상기 본체(110)의 상면에 추가의 외부 단자가 배치될 수도 있다.
본 발명의 제1 실시형태에 따르면, 상기 적층 칩 전자부품(100)의 실장면은 상기 본체(110)의 하면일 수 있다.
상기 입력단자(131)와 출력단자(132) 및 그라운드 단자(133)는 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 주석(Sn), 또는 이들의 합금일 수 있다.
상기 도전성 페이스트는 절연성 물질을 더 포함할 수 있으며, 이에 제한되는 것은 아니나, 예를 들어 상기 절연성 물질은 글라스일 수 있다.
상기 입력단자(131)와 출력단자(132) 및 그라운드 단자(133)를 형성하는 방법은 특별히 제한되지 않으며, 상기 본체 상에 인쇄법에 의해 형성할 수 있으며, 디핑(dipping)하여 형성할 수도 있으며, 도금 등의 다른 방법을 사용할 수도 있음은 물론이다.
상기 입력단자(131)와 출력단자(132) 및 그라운드 단자(133) 상에는 이후에 도금층이 더 형성될 수 있다.
상기 적층 칩 전자부품(100)은 입력단자(131)와 출력단자(132) 및 그라운드 단자(133)를 갖는 3단자 LC 필터(Filter)이나, 본 발명이 이에 한정되는 것은 아니다.
도 2를 참조하면, 본 발명의 제1 실시형태에 따른 적층 칩 전자부품(100)은 상기 본체(110) 내에서 하면에 수직하게 배치되는 코일(141a, 141b, 141c, 141d)을 포함하는 인덕터부(L)와 하면에 수직하게 배치되는 복수의 내부전극(121, 122, 123)을 포함하는 커패시터부(C)를 포함한다.
상기 인덕터부(L)는 얇은 페라이트 또는 글라스 세라믹 시트에 전극을 후막 인쇄하고 비아 홀을 통하여 여러 층의 코일 패턴이 인쇄된 시트를 적층, 내부 도선을 연결하는 방식으로 형성될 수 있다.
즉, 상기 인덕터부는 유전체층 및 자성체층(111) 중 적어도 하나 이상에 코일(141a, 141b, 141c, 141d)을 배치하고 비아 홀(미도시)을 통하여 연결함으로써 형성될 수 있다.
상기 코일(141a, 141b, 141c, 141d)은 상기 본체(110) 내에서 하면에 수직하게 배치될 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 제1 실시형태에 따르면 상기 인덕터부는 신호의 기본파와 노이즈 성분의 주파수가 근접하는 경우에도 기본파에 큰 영향을 주지 않고 노이즈 성분만을 제거할 수 있는 페라이트 비드일 수 있다.
도 2에 도시된 상기 코일(141a, 141b, 141c, 141d)은 각각 하나 또는 2개가 도시되어 있으나, 실제 적용되는 형태에서는 특별히 제한되지 않으며, 복수 개가 배치될 수 있다.
또한, 도 2에 도시된 상기 코일(141a, 141b, 141c, 141d)의 패턴 형상은 본 발명의 일 실시형태에 따른 것에 불과하며, 인덕턴스를 조절하기 위하여 다양한 패턴 형상을 가질 수 있음은 물론이다.
상기 코일은 제1 내지 제4 코일(141a, 141b, 141c, 141d)로서, 제1 코일(141a)은 상기 본체(110)의 하면으로 노출되어 상기 입력 단자(131)와 연결될 수 있다.
또한, 상기 제4 코일(141d)은 상기 본체(110)의 하면으로 노출되어 상기 출력 단자(132)와 연결될 수 있다.
상기 커패시터부(C)는 유전체층 및 자성체층(111) 중 적어도 하나 이상에 복수의 내부전극(121, 122, 123)을 포함함으로써 형성될 수 있다.
상기 내부전극(121, 122, 123)은 상기 본체(110) 내에서 하면에 수직하게 배치될 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 제1 실시형태에 따르면 상기 커패시터부(C)는 상기 페라이트 비드 형태의 인덕터부와 하나의 칩으로 구현되어 노이즈 성분을 제거하는 필터의 역할을 할 수 있으며, 예를 들어 유전체층 또는 자성체층을 사이에 두고 대향하는 내부전극 사이에 마주보는 면적이 작은 저용량 적층 세라믹 커패시터일 수 있다.
도 2에 도시된 상기 내부전극(121, 122, 123)은 제1 내부전극(121)과 제2 내부전극(122)이 각각 4개이고, 제3 내부전극(123)이 3개로 도시되어 있으나, 실제 적용되는 형태에서는 특별히 제한되지 않으며, 형상이 서로 다른 내부전극이 3개 이상일 수 있다.
또한, 도 2에 도시된 상기 복수의 내부전극(121, 122, 123)의 패턴 형상은 본 발명의 일 실시형태에 따른 것에 불과하며, 커패시턴스를 조절하기 위하여 다양한 패턴 형상을 가질 수 있다.
상기 제1 내부전극(121)과 제2 내부전극(122)은 하나의 유전체층 또는 자성체층(111) 상에 서로 이격하여 형성될 수 있으며, 패턴의 형상은 동일할 수 있으나, 이에 제한되는 것은 아니며 서로 다른 형상일 수도 있다.
상기 제3 내부전극(123)은 상기 유전체층 또는 자성체층을 사이에 두고 상기 제1 내부전극(121) 및 제2 내부전극(122)과 대향할 수 있으며, 후술하는 바와 같이 상기 제1 내부전극(121)과 제3 내부전극(123)이 마주하는 면적과 상기 제2 내부전극(122)과 제3 내부전극(123)이 마주하는 면적은 서로 다를 수 있다.
즉, 본 발명의 일 실시형태에 따르면 상기 본체(110)는 상기 복수의 내부전극(121, 122, 123)이 상기 세라믹층 및 자성체층(111) 중 적어도 하나를 사이에 두고 마주하여 서로 다른 커패시턴스가 결정된 제1 및 제2 커패시터부(C1, C2)를 포함한다.
또한, 상기 제1 내부전극(121)과 제3 내부전극(123)이 마주하는 면적과 제2 내부전극(122)과 제3 내부전극(123)이 마주하는 면적이 서로 다른 적어도 둘 이상의 내부전극 유닛으로 구성될 수 있다.
즉, 상기 제1 내지 제3 내부전극(121, 122, 123)으로 구성된 내부전극 유닛이 복수 개 존재할 수 있다.
도 3은 도 2에 도시된 제1 내지 제3 내부 전극을 나타내는 평면도이다.
도 3을 참조하면, 상기 제1 커패시터부(C1)는 상기 제1 내부전극(121)과 제3 내부전극(123)이 마주하여 형성되고, 상기 제2 커패시터부(C2)는 상기 제2 내부전극(122)과 제3 내부전극(123)이 마주하여 형성된다.
이때, 상기 제1 커패시터부(C1)를 형성하는 상기 제1 내부전극(121)과 제3 내부전극(123)이 마주하는 면적은 상기 제2 커패시터부(C2)를 형성하는 상기 제2 내부전극(122)과 제3 내부전극(123)이 마주하는 면적과 달라 커패시턴스가 서로 다르게 된다.
본 발명의 제1 실시형태에 따른 적층 칩 전자부품은 서로 다른 커패시턴스를 갖는 제1 및 제2 커패시터부(C1, C2)를 포함함으로써, 오디오 및 TDMA 방식 단말기에 있어서 노이즈 제거 효율을 개선하는 광대역(Broadband) 감쇠(Attenuation) 특성을 향상시킬 수 있다.
또한, 상기 복수의 내부전극(121, 122. 123)은 상기 본체(110) 내에서 하면에 수직하게 배치되며, 상기 본체(110)의 하면으로 노출된 리드를 가질 수 있다.
상기 복수의 내부전극(121, 122. 123)이 상기 본체(110)의 하면으로 노출된 리드를 가짐으로써 상기 커패시터부의 ESL이 저감되어 적층 칩 전자부품의 광대역(Broadband) 감쇠(Attenuation) 특성이 향상될 수 있다.
상기 커패시터부의 ESL이 저감되는 것은, 상기 적층 칩 전자부품이 기판에 실장시 후술하는 바와 같이 기판에 수직으로 배치되며, 이 경우 별도의 전류 경로 없이 기판의 전극 패드와 내부전극 사이에 그라운드 단자의 두께를 통해 직접 전류가 흐를 수 있기 때문이다.
또한, EMI 필터에 있어서, 커패시터의 ESL이 낮아야 광대역(Broadband) 감쇠(Attenuation) 특성을 향상시킬 수 있으며, 본 발명의 제1 실시형태에 따르면 상기와 같이 커패시터부의 ESL이 저감되는 구조를 가지므로, 상기의 효과를 얻을 수 있다.
한편, 상기 제1 내지 제3 내부전극(121, 122, 123)은 상기 입력 단자(131), 출력 단자(132) 및 그라운드 단자(133)와 각각 연결될 수 있다.
도 4는 본 발명의 다른 실시형태에 따른 적층 칩 전자부품에 채용가능한 제1 내지 제4 코일과 제1 내지 제3 내부전극을 나타내는 사시도이다.
도 5는 도 4에 도시된 제1 내지 제3 내부 전극을 나타내는 평면도이다.
도 4 및 도 5를 참조하면, 본 발명의 다른 실시형태에 따른 적층 칩 전자부품은 상기 본 발명의 제1 실시형태에 따른 적층 칩 전자부품의 특징에 더하여, 상기 제1 커패시터부(C1)는 상기 제1 내부전극(121, 121')과 제3 내부전극(123)이 마주하는 면적이 서로 다른 둘 이상의 제1 서브 커패시터부(C1a, C1b)를 포함하며, 상기 제2 커패시터부(C2)는 상기 제2 내부전극(122)과 제3 내부전극(123)이 마주하는 면적이 서로 다른 둘 이상의 제2 서브 커패시터부(C2a, C2b)를 포함한다.
상기 제1 서브 커패시터부(C1a, C1b)는 상기 제1 내부전극(121)과 제3 내부전극(123)이 마주하는 면적과 타 유전체층 또는 자성체층(111)에 형성된 제1 내부전극(121')과 제3 내부전극(123)이 마주하는 면적이 서로 달라 다른 커패시턴스로 결정된다.
상기 마주하는 면적이 서로 다른 특징은 서로 마주하는 부분의 내부전극 폭이 서로 다르거나, 두께가 서로 다른 경우 외에 폭과 두께가 서로 달라 면적이 서로 다를 수 있으며, 그 마주하는 형상은 특별히 제한되는 것은 아니다.
마찬가지로, 상기 제2 서브 커패시터부(C2a, C2b)는 상기 제1 내부전극(122)과 제3 내부전극(123)이 마주하는 면적과 타 유전체층 또는 자성체층(111)에 형성된 제2 내부전극(122')과 제3 내부전극(123)이 마주하는 면적이 서로 달라 다른 커패시턴스로 결정된다.
본 발명의 다른 실시형태에 따르면, 상기와 같이 서로 다른 커패시턴스를 갖는 제1 서브 커패시터부(C1a, C1b) 및/또는 서로 다른 커패시턴스를 갖는 제2 서브 커패시터부(C2a, C2b)를 포함함으로써, 노이즈 제거 효율을 개선하는 광대역(Broadband) 감쇠(Attenuation) 특성을 향상시킬 수 있다.
도 4 및 도 5에서는 서로 다른 커패시턴스를 갖는 제1 서브 커패시터부(C1a, C1b)와 제2 서브 커패시터부(C2a, C2b)를 2개인 것으로 도시하였으나, 이에 한정되는 것은 아니며 상기 본체(110) 내에 서로 다른 커패시턴스를 갖는 제1 서브 커패시터부와 제2 서브 커패시터부는 3개 이상(C1a, C1b, C1c..., C2a, C2b, C2c...)이 배치될 수 있음은 물론이다.
상기 적층 칩 전자부품(100)은 인덕터부를 구성하는 페라이트 비드와 커패시터부를 구성하는 적층 세라믹 커패시터의 결합 구조로서, 상기 인덕터부와 커패시터부는 병렬 연결될 수 있다.
이로 인하여, 상기 인덕터부를 구성하는 신호의 기본파와 노이즈 성분의 주파수가 근접하는 경우에도 기본파에 큰 영향을 주지 않고 노이즈 성분만을 제거할 수 있으며, 상기 커패시터부는 ESL이 저감되고, 서로 다른 커패시턴스를 갖는 복수의 커패시터로 구성되어 광대역(Broadband) 감쇠(Attenuation) 특성을 향상시킬 수 있다.
도 6은 도 1에 도시된 적층 칩 전자부품의 등가회로도이다.
도 6을 참조하면, 본 발명의 제1 실시형태에 따른 적층 칩 전자부품(100)은 신호를 상기 본체(110)의 하면에 배치된 입력 단자(131)를 통해 입력받고, 내부에서 입력받은 신호 중 노이즈는 상기 그라운드 단자(133)를 통해 제거하고, 노이즈가 제거된 신호가 상기 출력 단자(132)를 통해 출력될 수 있다.
상기 노이즈의 제거는 상기 적층 칩 전자부품(100)이 포함하는 인덕터부(L)와 커패시터부(C)에 의해 수행되며, 제거된 노이즈는 상기 그라운드 단자(133)를 통해 접지로 제거된다.
상기 커패시터부(C)는 서로 커패시턴스가 다른 2개의 커패시터(C1, C2)를 포함할 수 있으나, 이에 제한되는 것은 아니며 3개 이상의 서로 다른 커패시턴스를 갖는 커패시터를 포함할 수 있다.
또한, 커패시터부(C)는 상기 그라운드 단자(133)와의 사이에 ESL 성분을 가질 수 있다.
상기와 같이 본 발명의 제1 실시형태에 따른 적층 칩 전자부품은 인덕터와 서로 다른 커패시턴스를 갖는 복수의 커패시터를 가지며 각각의 값을 제어할 수 있다.
본 발명의 제1 실시형태에 따른 적층 칩 전자부품은 상술한 구조를 가짐으로써, 상기 노이즈가 상기 신호의 주파수 대역에 접근하더라도 제거 효과가 우수하며, 광대역(Broadband) 감쇠(Attenuation) 특성이 향상될 수 있다.
또한, 오디오 및 TDMA 방식 단말기에 있어서 데이터 전송시 발생하는 전송 장애의 주요 형태로서 감쇠(Attenuation) 혹은 노이즈의 문제가 있을 수 있으나, 본 발명의 제1 실시형태에 따른 적층 칩 전자부품은 상기의 문제를 해결할 수 있어 우수한 노이즈 감소 효과를 얻을 수 있는 전용 EMI 필터로서의 역할을 수행할 수 있다.
한편, 본 발명의 제2 실시형태에 따른 적층 칩 전자부품(100)은 세라믹층 및 자성체층(111) 중 적어도 하나 이상을 포함하는 본체(110); 상기 본체(110) 내에서 하면에 수직하게 배치되는 코일(141a, 141b, 141c, 141d)을 포함하는 인덕터부(L); 상기 본체(110) 내에서 하면에 수직하게 배치되는 복수의 내부전극(121, 121', 122, 122', 123); 및 상기 본체(110)의 하면에 배치된 입력단자(131)와 출력단자(132) 및 그라운드 단자(133);를 포함하며, 상기 본체(110)는 상기 복수의 내부전극(121, 121', 122, 122', 123)이 상기 세라믹층 및 자성체층(111) 중 적어도 하나를 사이에 두고 마주하여 형성된 제1 및 제2 커패시터부(C1, C2)를 포함하며, 상기 제1 커패시터부(C1)는 상기 복수의 내부전극(121, 121', 123)이 마주하는 면적이 서로 다른 둘 이상의 제1 서브 커패시터부(C1a, C1b)를 포함하고, 상기 제2 커패시터부(C2)는 상기 복수의 내부전극(122, 122', 123)이 마주하는 면적이 서로 다른 둘 이상의 제2 서브 커패시터부(C2a, C2b)를 포함한다.
상기 복수의 내부전극은 제1 내지 제3 내부전극(121, 121', 122, 122', 123)을 포함하며, 제1 내부전극(121, 121')과 제3 내부전극(123)이 마주하는 면적과 제2 내부전극(122, 122')과 제3 내부전극(123)이 마주하는 면적이 서로 다른 적어도 둘 이상의 내부전극 유닛으로 구성될 수 있다.
본 발명의 제2 실시형태에 따르면, 상기 노이즈가 상기 신호의 주파수 대역에 접근하더라도 제거 효과가 우수하며, 특히 광대역(Broadband) 감쇠(Attenuation) 특성이 향상될 수 있다.
그 외, 본 발명의 제2 실시형태에 따른 적층 칩 전자부품의 특징은 상술한 본 발명의 제1 실시형태에 따른 적층 칩 전자부품의 특징과 동일하므로 여기서는 생략하도록 한다.
한편, 본 발명의 제3 실시형태에 따른 적층 칩 전자부품(100)은 신호 입력부; 상기 신호 입력부로부터 입력된 신호의 노이즈를 제거하는 노이즈 제거부; 및 상기 노이즈가 제거된 신호를 출력하는 신호 출력부;를 포함하며, 상기 노이즈 제거부는 세라믹층 및 자성체층(111) 중 적어도 하나 이상을 포함하며, 코일(141a, 141b, 141c, 141d)을 포함하는 인덕터부(L)와 복수의 내부전극(121, 122, 123)을 포함하는 커패시터부(C)를 포함하는 본체(110)로 구성되며, 상기 커패시터부(C)는 상기 복수의 내부전극(121, 122, 123)이 상기 세라믹층 및 자성체층(111) 중 적어도 하나를 사이에 두고 마주하여 서로 다른 커패시턴스가 결정된 제1 및 제2 커패시터부(C1, C2)를 포함한다.
상기 신호 입력부는 상기 본 발명의 제1 내지 제3 실시형태에 따른 적층 칩 전자부품의 입력 단자(131)를 의미하며, 상기 신호 출력부는 상기 본 발명의 제1 내지 제3 실시형태에 따른 적층 칩 전자부품의 출력 단자(132)를 의미한다.
상기 코일(141a, 141b, 141c, 141d)은 상기 본체(110) 내에서 하면에 수직하게 배치될 수 있으며, 상기 복수의 내부전극(121, 122, 123)은 상기 본체(110) 내에서 하면에 수직하게 배치될 수 있다.
그 외, 본 발명의 제3 실시형태에 따른 적층 칩 전자부품의 특징은 상술한 본 발명의 제1 내지 제2 실시형태에 따른 적층 칩 전자부품의 특징과 동일하므로 여기서는 생략하도록 한다.
적층 칩 전자부품의 실장 기판
도 7은 도 1의 적층 칩 전자부품가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 7을 참조하면, 본 실시 형태에 따른 적층 칩 전자부품(100)의 실장 기판(200)은 적층 칩 전자부품(100)의 코일과 내부전극이 수직하도록 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 배치된 제1 내지 제3 전극 패드(221, 222, 223)을 포함한다.
이때, 적층 칩 전자부품(100)은 입력단자(131)와 출력단자(132) 및 그라운드 단자(133)가 각각 제1 내지 제3 전극 패드(221, 222, 223) 위에 접촉되게 위치한 상태에서 솔더(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
상기의 설명을 제외하고 상술한 본 발명의 제1 실시형태에 따른 적층 칩 전자부품의 특징과 중복되는 설명은 여기서 생략하도록 한다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100; 적층 칩 전자부품
110; 본체 111; 유전체층 및/또는 자성체층
121, 121', 122, 122', 123; 복수의 내부전극(제1 내지 제3 내부전극)
141a, 141b, 141c, 141d; 코일(제1 내지 제4 코일)
131, 132, 133; 입력단자, 출력단자, 그라운드 단자
200; 실장 기판 210; 인쇄회로기판
221, 222, 223; 제1 내지 제3 전극 패드
230; 솔더

Claims (17)

  1. 세라믹층 및 자성체층 중 적어도 하나 이상을 포함하는 본체;
    상기 본체 내에서 하면에 수직하게 배치되는 코일을 포함하는 인덕터부;
    상기 본체 내에서 하면에 수직하게 배치되는 복수의 내부전극; 및
    상기 본체의 하면에 배치된 입력단자와 출력단자 및 그라운드 단자;를 포함하며,
    상기 본체는 상기 복수의 내부전극이 상기 세라믹층 및 자성체층 중 적어도 하나를 사이에 두고 마주하여 서로 다른 커패시턴스가 결정된 제1 및 제2 커패시터부를 포함하며, 상기 인덕터부는 상기 제1 및 제2 커패시터부와 병렬로 연결된 적층 칩 전자부품.
  2. 제1항에 있어서,
    상기 복수의 내부전극은 상기 본체의 하면으로 노출된 리드를 갖는 적층 칩 전자부품.
  3. 제1항에 있어서,
    상기 복수의 내부전극은 제1 내지 제3 내부전극을 포함하며, 제1 내부전극과 제3 내부전극이 마주하는 면적과 제2 내부전극과 제3 내부전극이 마주하는 면적이 서로 다른 적어도 둘 이상의 내부전극 유닛으로 구성된 적층 칩 전자부품.
  4. 제1항에 있어서,
    상기 복수의 내부전극은 제1 내지 제3 내부전극을 포함하며, 상기 제1 커패시터부는 상기 제1 내부전극과 제3 내부전극이 마주하여 형성되고, 상기 제2 커패시터부는 상기 제2 내부전극과 제3 내부전극이 마주하여 형성된 적층 칩 전자부품.
  5. 제4항에 있어서,
    상기 제1 커패시터부는 상기 제1 내부전극과 제3 내부전극이 마주하는 면적이 서로 다른 둘 이상의 제1 서브 커패시터부를 포함하는 적층 칩 전자부품.
  6. 제4항에 있어서,
    상기 제2 커패시터부는 상기 제2 내부전극과 제3 내부전극이 마주하는 면적이 서로 다른 둘 이상의 제2 서브 커패시터부를 포함하는 적층 칩 전자부품.
  7. 제1항에 있어서,
    상기 복수의 내부전극은 제1 내지 제3 내부전극을 포함하며, 상기 제1 내지 제3 내부전극은 상기 입력 단자, 출력 단자 및 그라운드 단자와 각각 연결된 적층 칩 전자부품.
  8. 세라믹층 및 자성체층 중 적어도 하나 이상을 포함하는 본체;
    상기 본체 내에서 하면에 수직하게 배치되는 코일을 포함하는 인덕터부;
    상기 본체 내에서 하면에 수직하게 배치되는 복수의 내부전극; 및
    상기 본체의 하면에 배치된 입력단자와 출력단자 및 그라운드 단자;를 포함하며,
    상기 본체는 상기 복수의 내부전극이 상기 세라믹층 및 자성체층 중 적어도 하나를 사이에 두고 마주하여 형성된 제1 및 제2 커패시터부를 포함하며, 상기 제1 커패시터부는 상기 복수의 내부전극이 마주하는 면적이 서로 다른 둘 이상의 제1 서브 커패시터부를 포함하고, 상기 제2 커패시터부는 상기 복수의 내부전극이 마주하는 면적이 서로 다른 둘 이상의 제2 서브 커패시터부를 포함하며, 상기 인덕터부는 상기 제1 및 제2 커패시터부와 병렬로 연결된 적층 칩 전자부품.
  9. 제8항에 있어서,
    상기 복수의 내부전극은 제1 내지 제3 내부전극을 포함하며, 제1 내부전극과 제3 내부전극이 마주하는 면적과 제2 내부전극과 제3 내부전극이 마주하는 면적이 서로 다른 적어도 둘 이상의 내부전극 유닛으로 구성된 적층 칩 전자부품.
  10. 제8항에 있어서,
    상기 복수의 내부전극은 제1 내지 제3 내부전극을 포함하며, 상기 제1 내지 제3 내부전극은 상기 입력 단자, 출력 단자 및 그라운드 단자와 각각 연결된 적층 칩 전자부품.
  11. 신호 입력부;
    상기 신호 입력부로부터 입력된 신호의 노이즈를 제거하는 노이즈 제거부; 및
    상기 노이즈가 제거된 신호를 출력하는 신호 출력부;를 포함하며,
    상기 노이즈 제거부는 세라믹층 및 자성체층 중 적어도 하나 이상을 포함하며, 코일을 포함하는 인덕터부와 복수의 내부전극을 포함하는 커패시터부를 포함하는 본체로 구성되며, 상기 커패시터부는 상기 복수의 내부전극이 상기 세라믹층 및 자성체층 중 적어도 하나를 사이에 두고 마주하여 서로 다른 커패시턴스가 결정된 제1 및 제2 커패시터부를 포함하며, 상기 인덕터부는 상기 제1 및 제2 커패시터부와 병렬로 연결된 적층 칩 전자부품.
  12. 제11항에 있어서,
    상기 복수의 내부전극은 상기 본체의 하면으로 노출된 리드를 갖는 적층 칩 전자부품.
  13. 제11항에 있어서,
    상기 복수의 내부전극은 제1 내지 제3 내부전극을 포함하며, 제1 내부전극과 제3 내부전극이 마주하는 면적과 제2 내부전극과 제3 내부전극이 마주하는 면적이 서로 다른 적어도 둘 이상의 내부전극 유닛으로 구성된 적층 칩 전자부품.
  14. 제11항에 있어서,
    상기 복수의 내부전극은 제1 내지 제3 내부전극을 포함하며, 상기 제1 커패시터부는 상기 제1 내부전극과 제3 내부전극이 마주하여 형성되고, 상기 제2 커패시터부는 상기 제2 내부전극과 제3 내부전극이 마주하여 형성된 적층 칩 전자부품.
  15. 제14항에 있어서,
    상기 제1 커패시터부는 상기 제1 내부전극과 제3 내부전극이 마주하는 면적이 서로 다른 둘 이상의 제1 서브 커패시터부를 포함하는 적층 칩 전자부품.
  16. 제14항에 있어서,
    상기 제2 커패시터부는 상기 제2 내부전극과 제3 내부전극이 마주하는 면적이 서로 다른 둘 이상의 제2 서브 커패시터부를 포함하는 적층 칩 전자부품.
  17. 상부에 제1 내지 제3 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 위에 설치된 상기 제1항, 제8항 및 제11항 중 어느 한 항의 적층 칩 전자부품;을 포함하는 적층 칩 전자부품의 실장 기판.
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