KR101580395B1 - 적층 칩 전자부품 및 그 실장 기판 - Google Patents

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Abstract

본 발명은 복수의 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체; 상기 세라믹 본체 내에 형성되며, 제1 및 제2 주면으로 노출된 제1 내부전극과 제1 주면으로 노출된 제2 내부전극, 제3 내부전극 및 제1 및 제2 주면으로 노출된 제4 내부전극을 포함하는 인덕터부; 상기 세라믹 본체 내에 형성되며, 제1 주면으로 노출된 제5 내부전극과 제2 주면으로 노출된 제6 내부전극을 포함하는 커패시터부; 상기 세라믹 본체 내에 형성되며, 상기 세라믹 본체의 제2 주면 및 제1 단면으로 노출된 제1 더미 전극과 상기 세라믹 본체의 제2 주면 및 제2 단면으로 노출된 제2 더미 전극; 및 상기 세라믹 본체의 제1 및 제2 주면에 형성되며, 상기 제1 내지 제6 내부전극과 전기적으로 연결된 제1 내지 제6 외부 전극과 상기 세라믹 본체의 제2 주면 및 제1 단면에 형성되며, 상기 제1 더미 전극과 연결되는 제1 연결 단자와 상기 세라믹 본체의 제2 주면 및 제2 단면에 형성되며, 상기 제2 더미 전극과 연결되는 제2 연결 단자;를 포함하며, 상기 인덕터부는 제1 및 제2 인덕터부로 구성되며, 상기 인덕터부와 상기 커패시터부는 연결된 적층 칩 전자부품을 제공한다.

Description

적층 칩 전자부품 및 그 실장 기판{Multi-layered chip component and board for mounting the same}
본 발명은 적층 칩 전자부품 및 그 실장 기판에 관한 것이다.
최근 스마트폰이나 태블릿 PC의 등장에 의해 소형 휴대용 단말기 시장은 급속하게 성장하여 휴대용 단말기의 다기능화나 소형 및 박형화 경쟁이 한층 격화되고 있는 실정이다.
그 가운데 무선통신회로는 모듈화가 진행되어 멀티 밴드 대응에 더해 용적 자체의 축소가 요구되고 있다.
한편, 베이스 밴드부의 CPU의 처리 능력도 향상되어 더 고주파에서 구동하게 되면서 무선 모듈이나 RF 아날로그 회로는 주변 회로의 전자파 간섭을 받아 통신 장해가 발생하기 쉬운 환경이 되고 있다.
한편, 적층 칩 전자 부품의 하나인 LC 필터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 노이즈 대책용 전자부품으로 기능하고 있다.
이러한 LC 필터 역시 휴대용 단말기의 소형화에 따라 마찬가지로 소형화 및 고효율화가 요구되고 있는 실정이다.
또한, 최근의 태블릿(Tablet) PC나 울트라북(Ultra Book) 등 모바일(Mobile) 단말기의 급속한 발전과 더불어 마이크로 프로세서(Micro Processor)도 소형 고집적 제품으로 전환되고 있다.
이로 인하여 인쇄회로기판의 면적은 줄어들고, 마찬가지로 LC 필터의 실장 공간도 제한되어 이를 만족할 수 있는 적층 칩 전자부품의 요구가 계속되고 있다.
더 나아가 이전보다 더 고주파 환경에서 상기 휴대용 단말기가 사용됨으로 인하여 고주파 영역에서도 효율이 우수한 LC 필터가 요구되는 실정이다.
일본공개특허공보 2012-138415
본 발명은 적층 칩 전자부품 및 그 실장 기판에 관한 것이다.
본 발명의 제1 실시형태는, 복수의 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체; 상기 세라믹 본체 내에 형성되며, 제1 및 제2 주면으로 노출된 제1 내부전극과 제1 주면으로 노출된 제2 내부전극, 제3 내부전극 및 제1 및 제2 주면으로 노출된 제4 내부전극을 포함하는 인덕터부; 상기 세라믹 본체 내에 형성되며, 제1 주면으로 노출된 제5 내부전극과 제2 주면으로 노출된 제6 내부전극을 포함하는 커패시터부; 상기 세라믹 본체 내에 형성되며, 상기 세라믹 본체의 제2 주면 및 제1 단면으로 노출된 제1 더미 전극과 상기 세라믹 본체의 제2 주면 및 제2 단면으로 노출된 제2 더미 전극; 및 상기 세라믹 본체의 제1 및 제2 주면에 형성되며, 상기 제1 내지 제6 내부전극과 전기적으로 연결된 제1 내지 제6 외부 전극과 상기 세라믹 본체의 제2 주면 및 제1 단면에 형성되며, 상기 제1 더미 전극과 연결되는 제1 연결 단자와 상기 세라믹 본체의 제2 주면 및 제2 단면에 형성되며, 상기 제2 더미 전극과 연결되는 제2 연결 단자;를 포함하며, 상기 인덕터부는 제1 및 제2 인덕터부로 구성되며, 상기 인덕터부와 상기 커패시터부는 연결된 적층 칩 전자부품를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 내부전극은 제2, 제5 외부전극과 연결되고, 상기 제2 내부전극은 제5, 제6 외부전극과 연결되며, 상기 제3 내부전극은 제4, 제6 외부전극과 연결되고, 상기 제4 내부전극은 제1, 제4 외부전극과 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 제5 내부전극은 제6 외부전극과 연결되고, 상기 제6 내부전극은 제3 외부전극과 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 인덕터부와 커패시터부는 상기 제2 및 제3 내부전극과 제5 내부전극이 상기 제6 외부전극을 통해 접속됨으로써, 서로 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 연결단자는 도금막으로 형성될 수 있다.
본 발명의 제2 실시형태는, 복수의 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체; 상기 세라믹 본체 내에 형성되며, 제1 및 제2 주면으로 노출된 제1 내부전극과 제1 주면으로 노출된 제2 내부전극, 제3 내부전극 및 제1 및 제2 주면으로 노출된 제4 내부전극을 포함하는 인덕터부; 상기 세라믹 본체 내에 형성되며, 제2 주면으로 노출된 2개의 제5 내부전극과 제2 주면으로 노출된 제6 내부전극을 포함하는 커패시터부; 상기 세라믹 본체 내에 형성되며, 상기 세라믹 본체의 제2 주면 및 제1 단면으로 노출된 제1 더미 전극과 상기 세라믹 본체의 제2 주면 및 제2 단면으로 노출된 제2 더미 전극; 및 상기 세라믹 본체의 제1 및 제2 주면에 형성되며, 상기 제1 내지 제6 내부전극과 전기적으로 연결된 제1 내지 제6 외부 전극과 상기 세라믹 본체의 제2 주면 및 제1 단면에 형성되며, 상기 제1 더미 전극과 연결되는 제1 연결 단자와 상기 세라믹 본체의 제2 주면 및 제2 단면에 형성되며, 상기 제2 더미 전극과 연결되는 제2 연결 단자;를 포함하며, 상기 커패시터부는 제1 및 제2 커패시터부로 구성되며, 상기 인덕터부와 상기 커패시터부는 연결된 적층 칩 전자부품을 제공한다.
본 발명의 일 실시 예에서, 상기 2개의 제5 내부전극은 하나의 유전체층 상에 서로 절연되어 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 2개의 제5 내부전극은 별개의 유전체층 상에 각각 하나씩 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내부전극은 제2, 제5 외부전극과 연결되고, 상기 제2 내부전극은 제5, 제6 외부전극과 연결되며, 상기 제3 내부전극은 제4, 제6 외부전극과 연결되고, 상기 제4 내부전극은 제1, 제4 외부전극과 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 2개의 제5 내부전극은 각각 제1 외부전극 및 제2 외부전극과 연결되고, 상기 제6 내부전극은 제3 외부전극과 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 인덕터부와 커패시터부는 상기 제1 및 제4 내부전극과 2개의 제5 내부전극이 상기 제1, 제2 외부전극을 통해 접속됨으로써, 서로 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 연결단자는 도금막으로 형성될 수 있다.
본 발명의 또 다른 실시형태는, 상부에 제1 내지 제3 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치된 상기 적층 칩 전자부품;을 포함하는 적층 칩 전자부품의 실장 기판을 제공한다.
본 발명에 따른 적층 칩 전자부품은 인덕터부와 커패시터부를 가지며 각각의 값을 제어할 수 있다.
이로 인하여, 종래 구조에 비하여 보다 고주파수 영역에서 높은 노이즈 제거 효율을 보일 수 있으며, 부품 감소에 따른 실장 공간과 비용을 줄일 수 있다.
또한, 본 발명에 따른 적층 칩 전자부품은 쓰루홀(Through Hole) 전극을 사용하지 않고 인덕터부를 구성하기 때문에 제조 비용을 절감할 수 있다.
또한, 수직 실장에 따라 비접촉 단자(No Contact terminal)에 의한 다운사이징(Downsizing)의 방해가 없어 제품의 소형화에 유리한 효과가 있다.
또한, 적층 칩 전자부품의 양 단면에 도금막으로 형성된 연결 도체를 추가로 형성함으로써, 기판에 실장시 솔더가 형성되어 적층 칩 전자부품의 고착력이 향상될 수 있다.
도 1은 본 발명의 제1 실시형태에 따른 적층 칩 전자부품의 사시도이다.
도 2는 도 1에 도시된 적층 칩 전자부품에 채용가능한 제1 내지 제4 내부전극을 나타내는 평면도이다.
도 3은 도 2에 도시된 제1 내지 제4 내부 전극과 함께 사용가능한 제5 및 제6 내부전극을 나타내는 평면도이다.
도 4는 도 1에 도시된 적층 칩 전자부품에 채용가능한 제1 및 제2 더미전극을 나타내는 평면도이다.
도 5는 도 1에 도시된 적층 칩 전자부품의 등가회로도이다.
도 6은 본 발명의 제2 실시형태에 따른 적층 칩 전자부품의 사시도이다.
도 7은 도 6에 도시된 적층 칩 전자부품에 채용가능한 제1 내지 제4 내부 전극을 나타내는 평면도이다.
도 8은 도 7에 도시된 제1 내지 제4 내부 전극과 함께 사용가능한 제5 및 제6 내부 전극을 나타내는 평면도이다.
도 9는 도 6에 도시된 적층 칩 전자부품의 등가회로도이다.
도 10은 본 발명의 제3 실시형태에 따른 적층 칩 전자부품의 사시도이다.
도 11은 도 10에 도시된 적층 칩 전자부품에 채용가능한 제1 내지 제4 내부 전극을 나타내는 평면도이다.
도 12는 도 11에 도시된 제1 내지 제4 내부 전극과 함께 사용가능한 제5 및 제6 내부 전극을 나타내는 평면도이다.
도 13은 도 1의 적층 칩 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
적층 칩 전자부품
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 상세히 설명한다.
도 1은 본 발명의 제1 실시형태에 따른 적층 칩 전자부품의 사시도이다.
도 2는 도 1에 도시된 적층 칩 전자부품에 채용가능한 제1 내지 제4 내부전극을 나타내는 평면도이다.
도 3은 도 2에 도시된 제1 내지 제4 내부 전극과 함께 사용가능한 제5 및 제6 내부전극을 나타내는 평면도이다.
도 4는 도 1에 도시된 적층 칩 전자부품에 채용가능한 제1 및 제2 더미전극을 나타내는 평면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 제1 실시형태에 따른 적층 칩 전자부품(100)은 복수의 유전체층(111)을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체(110)를 포함할 수 있다.
본 실시형태에서, 상기 세라믹 본체(110)는 서로 대향하는 제1 주면(5) 및 제 2주면(6)과 상기 제1 주면 및 제2 주면을 연결하는 제1 측면(3), 제2 측면(4), 제1 단면(1) 및 제2 단면(2)을 가질 수 있다.
상기 세라믹 본체(110)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.
상기 세라믹 본체(110)는 복수의 유전체층이 적층됨으로써 형성되며, 상기 세라믹 본체(110)의 내에는 복수의 내부 전극들(121, 122, 123, 124, 125, 126: 순차적으로 제1 내지 제6 내부 전극)이 유전체층을 사이에 두고 서로 분리되어 배치될 수 있다.
상기 세라믹 본체(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 유전체층(111)은 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 그린시트의 소성에 의하여 형성될 수 있다. 상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 티탄산바륨(BaTiO3)계 재료, 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
한편, 후술하는 바와 같이 커패시터부를 형성하는 유전체층은 상기의 세라믹 파우더를 포함하여 형성할 수 있고, 인덕터부를 형성하는 유전체층은 Ni-Cu-Zn계, Ni-Cu-Zn-Mg계, Mn-Zn계 페라이트계 재료를 이용할 수 있으나, 이에 제한되는 것은 아니다.
상기 적층 칩 전자부품(100)은 상기 세라믹 본체(110) 내에 형성되며, 제1 및 제2 주면(5, 6)으로 노출된 제1 내부전극(121)과 제1 주면(5)으로 노출된 제2 내부전극(122), 제3 내부전극(123) 및 제1 및 제2 주면(5, 6)으로 노출된 제4 내부전극(124)을 포함하는 인덕터부를 포함할 수 있다.
상기 인덕터부는 제3 내부전극(123)과 제4 내부전극(124)으로 구성되는 제1 인덕터부(L1)와 제1 내부전극(121)과 제2 내부전극(122)으로 구성되는 제2 인덕터부(L2)로 구성될 수 있다.
본 발명의 제1 실시형태에 따르면, 상기 제1 내지 제4 내부전극(121, 122, 123, 124)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.
유전체층을 형성하는 세라믹 그린시트 상에 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통하여 도전성 페이스트로 내부 전극을 인쇄할 수 있다.
내부전극이 인쇄된 세라믹 그린시트를 번갈아가며 적층하고 소성하여 세라믹 본체를 형성할 수 있다.
또한, 상기 적층 칩 전자부품(100)은 상기 세라믹 본체(110) 내에 형성되며, 제1 주면(5)으로 노출된 제5 내부전극(125)과 제2 주면(6)으로 노출된 제6 내부전극(126)을 포함하는 커패시터부(C)를 포함할 수 있다.
상기 제5 및 제6 내부 전극(125, 126)은 특별히 제한되는 것은 아니며, 예를 들어 상기 제1 내지 제4 내부전극(121, 122, 123, 124)과 유사하게 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.
또한, 상기 적층 칩 전자부품(100)은 상기 세라믹 본체(110) 내에 형성되며, 상기 세라믹 본체(110)의 제2 주면(6) 및 제1 단면(1)으로 노출된 제1 더미 전극(127)과 상기 세라믹 본체(110)의 제2 주면(6) 및 제2 단면(2)으로 노출된 제2 더미 전극(128)을 포함할 수 있다.
상기 제1 및 제2 더미 전극(127, 128)은 특별히 제한되는 것은 아니며, 예를 들어 상기 제1 내지 제4 내부전극(121, 122, 123, 124)과 유사하게 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.
또한, 상기 적층 칩 전자부품(100)은 상기 세라믹 본체(110)의 제1 및 제2 주면(5, 6)에 형성되며, 상기 제1 내지 제6 내부전극(121, 122, 123, 124, 125, 126)과 전기적으로 연결된 제1 내지 제6 외부 전극(131, 132, 133, 134, 135, 136)을 포함할 수 있다.
상기 제1 내지 제3 외부 전극(131, 132, 133)은 상기 세라믹 본체(110)의 제2 주면(6)에 서로 이격하여 배치되고, 상기 제4 내지 제6 외부 전극(134, 135, 136)은 상기 세라믹 본체의 제1 주면(5)에 서로 이격하여 배치될 수 있다.
본 발명의 제1 실시형태에 따르면, 상기 적층 칩 전자부품(100)의 실장면은 상기 세라믹 본체(110)의 제2 주면(6)인 것을 특징으로 한다.
상기와 같이, 본 발명의 제1 실시형태에 따른 적층 칩 전자부품은 수직 실장 형태로서 실장면이 상기 세라믹 본체(110)의 제2 주면(6)이므로, 도면에 도시하지 않았으나, 실장 방향을 판별하기 위해 일측 최외층 유전체층에는 시각으로 판별할 수 있는 색채가 다른 마킹부를 더 형성할 수 있다.
따라서, 후술하는 적층 세라믹 기판의 실장 기판상에서 제1 내지 제3 전극 패드와 접촉하게 되는 외부전극은 제1 내지 제3 외부 전극(131, 132, 133)일 수 있다.
이 경우, 상기 제1 외부전극(131)은 신호의 입력 단자로서 기능할 수 있으며, 상기 제2 외부전극(132)은 신호의 출력 단자 및 상기 제3 외부전극(133)은 그라운드 단자 혹은 접지 단자로서 기능할 수 있다.
본 발명의 제1 실시형태에 따르면, 전원 라인과 연결을 위한 외부 단자로 사용되는 제1 및 제2 외부 전극(131, 132) 및 그라운드 단자로 사용되는 제3 외부전극(133)을 제외한 3개의 외부 전극(134, 135, 136)은 상기 인덕터부를 형성하기 위한 연결 단자 혹은 상기 인덕터부와 커패시터부를 연결하기 위한 단자로 사용되는 것으로 이해할 수 있다.
따라서, 상기 인덕터부를 형성하기 위한 연결 단자 혹은 상기 인덕터부와 커패시터부를 연결하기 위한 단자로 사용될 수 있는 제4 내지 제6 외부전극(134, 135, 136)은 상술한 바와 같이 전원 라인과 연결되지 않는 비접촉 단자(No Contact terminal)로서, 실장 상태에서 볼 때 적층 칩 전자부품의 상부면에 위치할 수 있다.
즉, 본 발명의 제1 실시형태에 따르면, 상기 비접촉 단자(No Contact terminal)인 제4 내지 제6 외부전극(134, 135, 136)이 적층 칩 전자부품의 측면이 아닌 상면에 형성되기 때문에 비접촉 단자의 다운 사이징(Downsizing)의 방해가 없어 제품의 소형화에 유리한 효과가 있다.
상기 제1 내지 제6 외부 전극(131, 132, 133, 134, 135, 136)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 주석(Sn), 또는 이들의 합금일 수 있다.
상기 도전성 페이스트는 절연성 물질을 더 포함할 수 있으며, 이에 제한되는 것은 아니나, 예를 들어 상기 절연성 물질은 글라스일 수 있다.
상기 제1 내지 제6 외부 전극(131, 132, 133, 134, 135, 136)을 형성하는 방법은 특별히 제한되지 않으며, 상기 세라믹 본체 상에 인쇄법에 의해 형성할 수 있으며, 디핑(dipping)하여 형성할 수도 있으며, 도금 등의 다른 방법을 사용할 수도 있음은 물론이다.
상기 제1 내지 제6 외부 전극(131, 132, 133, 134, 135, 136) 상에는 이후에 도금층이 더 형성될 수 있다.
상기 적층 칩 전자부품(100)은 총 6개의 외부 전극을 가지면서 3개의 접촉 단자를 갖는 3단자 LC 필터(Filter)이나, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 적층 칩 전자부품(100)은 상기 세라믹 본체(110)의 제2 주면(6) 및 제1 단면(1)에 형성되며, 상기 제1 더미 전극(127)과 연결되는 제1 연결 단자(137)와 상기 세라믹 본체(110)의 제2 주면(6) 및 제2 단면(2)에 형성되며, 상기 제2 더미 전극(128)과 연결되는 제2 연결 단자(138)를 포함할 수 있다.
상기 제1 및 제2 연결 단자(137, 138)가 상기 세라믹 본체의 제2 주면 및 양 단면에 각각 형성됨으로써, 후술하는 바와 같이 적층 칩 전자부품의 실장 기판상에 실장시 적층 칩 전자부품의 방향을 결정할 수 있다.
상기 제1 및 제2 연결 단자(137, 138)는 도전성 금속으로 이루어질 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 주석(Sn), 또는 이들의 합금일 수 있다.
즉, 상기 제1 및 제2 연결 단자(137, 138)는 상기 제1 내지 제6 외부 전극(131, 132, 133, 134, 135, 136)과 달리 도금에 의해 형성될 수 있으며, 따라서 상기 제1 내지 제6 외부 전극(131, 132, 133, 134, 135, 136)과 달리 글라스를 포함하지 않는다.
한편, 상기 제1 및 제2 연결 단자(137, 138)는 도금층으로서, 상기 제1 및 제2 외부 전극(131, 132)과 각각 연결될 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기와 같이 제1 및 제2 연결 단자(137, 138)가 상기 제1 및 제2 외부 전극(131, 132)과 각각 연결될 수 있어, 적층 칩 전자부품의 기판 실장시 상기 제1 및 제2 연결 단자(137, 138)에도 솔더가 형성되어 적층 칩 전자부품의 고착력이 향상될 수 있다.
이하, 본 발명의 제1 실시형태에 따른 적층 칩 전자부품(100)의 구성 중 제1 내지 제6 내부전극(121, 122, 123, 124, 125, 126)과 제1 내지 제6 외부 전극(131, 132, 133, 134, 135, 136)에 대하여 도 2 내지 도 4를 참조하여 자세히 설명하도록 한다.
도 2를 참조하면, 상기 인덕터부는 상기 세라믹 본체(110) 내에 형성되며, 제1 및 제2 주면(5, 6)으로 노출된 제1 내부전극(121)과 제1 주면(5)으로 노출된 제2 내부전극(122), 제3 내부전극(123) 및 제1 및 제2 주면(5, 6)으로 노출된 제4 내부전극(124)을 포함하여 인덕턴스를 형성할 수 있다.
특히, 상기 인덕터부는 제3 내부전극(123)과 제4 내부전극(124)으로 구성되는 제1 인덕터부(L1)와 제1 내부전극(121)과 제2 내부전극(122)으로 구성되는 제2 인덕터부(L2)로 구성되어, 각각 인덕턴스를 형성할 수 있다.
상기 제1 내부전극(121)은 제2, 제5 외부전극(132, 135)과 연결되고, 상기 제2 내부전극(122)은 제5, 제6 외부전극(135, 136)과 연결되며, 상기 제3 내부전극(123)은 제4, 제6 외부전극(134, 136)과 연결되고, 상기 제4 내부전극(124)은 제1, 제4 외부전극(131, 134)과 연결될 수 있다.
즉, 신호의 입력 단자로 사용되는 상기 제1 외부전극(131)으로 입력된 신호는 상기 제3 및 제4 내부전극(123, 124)으로 구성되는 제1 인덕터부(L1)와 제1 및 제2 내부전극(121, 122)으로 구성되는 제2 인덕터부(L2)를 거쳐 신호의 출력 단자로 사용되는 제2 외부전극(132)을 통해 노이즈가 제거된 신호가 출력된다.
도 3을 참조하면, 상기 커패시터부는 상기 세라믹 본체(110) 내에 형성되며, 제1 주면(5)으로 노출된 제5 내부전극(125)과 제2 주면(6)으로 노출된 제6 내부전극(126)을 포함하여, 정전 용량을 형성할 수 있다.
상기 제5 내부전극(125)은 제6 외부전극(136)과 연결되고, 상기 제6 내부전극(126)은 제3 외부전극(133)과 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 인덕터부와 커패시터부는 상기 제2 및 제3 내부전극(122, 123)과 제5 내부전극(125)이 상기 제6 외부전극(136)을 통해 접속됨으로써, 서로 연결될 수 있다.
상기 커패시터부는 상기 세라믹 본체(110) 내에서 특별히 제한 없이 배치될 수 있으며, 목표 용량값을 구현하기 위하여 복수개가 적층될 수 있다.
한편, 도 2 내지 도 4를 참조하면, 상기 적층 칩 전자부품(100)은 상기 세라믹 본체(110) 내에 형성되며, 상기 세라믹 본체(110)의 제2 주면(6) 및 제1 단면(1)으로 노출된 제1 더미 전극(127)과 상기 세라믹 본체(110)의 제2 주면(6) 및 제2 단면(2)으로 노출된 제2 더미 전극(128)을 포함할 수 있다.
상기 제1 내지 제6 내부전극(121, 122, 123, 124, 125, 126)과 제1, 제2 더미전극(127, 128)의 적층 순서는 특별히 제한되지 않는다.
예를 들면, 도 4에 도시된 제1, 제2 더미전극(127, 128)이 형성된 유전체층을 제1 내지 제6 내부전극(121, 122, 123, 124, 125, 126)이 형성된 유전체층 사이에 반복적으로 배치하여 형성할 수도 있다.
또한, 도 2 내지 도 4에 도시된 제1 내지 제6 내부전극(121, 122, 123, 124, 125, 126)과 제1, 제2 더미전극(127, 128)은 각각 하나씩 도시되어 있으나, 실제 적용되는 형태에서는 내부 전극이 복수 개일 수 있다.
또한, 도 2 및 도 3에 도시된 상기 제1 내지 제6 내부전극(121, 122, 123, 124, 125, 126)의 패턴 형상은 본 발명의 일 실시형태에 따른 것에 불과하며, 인덕턴스 및 커패시턴스를 조절하기 위하여 다양한 패턴 형상을 가질 수 있음은 물론이다.
도 5는 도 1에 도시된 적층 칩 전자부품의 등가회로도이다.
도 5를 참조하면, 상기 제3 내부전극(123)과 제4 내부전극(124)을 포함하는 제1 인덕터부(L1), 상기 제1 내부전극(121)과 제2 내부전극(122)을 포함하는 제2 인덕터부(L2)와 상기 제5 및 제6 내부전극(125, 126)을 포함하는 커패시터부(C)는 연결될 수 있다.
상기와 같이 본 발명의 제1 실시형태에 따른 적층 칩 전자부품는 2종류의 인덕터와 1종류의 커패시터를 가지며 각각의 값을 제어할 수 있다.
본 발명의 제1 실시형태에 따른 적층 칩 전자부품은 상술한 구조를 가짐으로써, 종래 구조에 비하여 고주파수 영역에서 높은 노이즈 제거 효율을 보일 수 있으며, 부품 감소에 따른 실장 공간과 비용을 줄일 수 있다.
또한, 본 발명에 따른 적층 칩 전자부품은 쓰루홀(Through Hole) 전극을 사용하지 않고 인덕터부를 구성하기 때문에 제조 비용을 절감할 수 있다.
또한, 수직 실장에 따라 비접촉 단자(No Contact terminal)에 의한 다운사이징(Downsizing)의 방해가 없어 제품의 소형화에 유리한 효과가 있다.
도 6은 본 발명의 제2 실시형태에 따른 적층 칩 전자부품의 사시도이다.
도 7은 도 6에 도시된 적층 칩 전자부품에 채용가능한 제1 내지 제4 내부 전극을 나타내는 평면도이다.
도 8은 도 7에 도시된 제1 내지 제4 내부 전극과 함께 사용가능한 제5 및 제6 내부 전극을 나타내는 평면도이다.
도 9는 도 6에 도시된 적층 칩 전자부품의 등가회로도이다.
도 6 내지 도 9를 참조하면, 본 발명의 제2 실시형태에 따른 적층 칩 전자부품(200)은 복수의 유전체층(211)을 포함하며, 서로 마주보는 제1, 제2 주면(5, 6), 서로 마주보는 제1, 제2 측면(3, 4) 및 서로 마주보는 제1, 제2 단면(1, 2)을 가지는 세라믹 본체(210); 상기 세라믹 본체(210) 내에 형성되며, 제1 및 제2 주면(5, 6)으로 노출된 제1 내부전극(221)과 제1 주면(5)으로 노출된 제2 내부전극(222), 제3 내부전극(223) 및 제1 및 제2 주면(5, 6)으로 노출된 제4 내부전극(224)을 포함하는 인덕터부; 상기 세라믹 본체(210) 내에 형성되며, 제2 주면(6)으로 노출된 2개의 제5 내부전극(225, 225')과 제2 주면(6)으로 노출된 제6 내부전극(226)을 포함하는 커패시터부; 상기 세라믹 본체(210) 내에 형성되며, 상기 세라믹 본체(210)의 제2 주면(6) 및 제1 단면(1)으로 노출된 제1 더미 전극(227)과 상기 세라믹 본체(210)의 제2 주면(6) 및 제2 단면(2)으로 노출된 제2 더미 전극(228); 및 상기 세라믹 본체(210)의 제1 및 제2 주면(5, 6)에 형성되며, 상기 제1 내지 제6 내부전극(221, 222, 223, 224, 225, 226)과 전기적으로 연결된 제1 내지 제6 외부 전극(231, 232, 233, 234, 235, 236)과 상기 세라믹 본체(210)의 제2 주면(6) 및 제1 단면(1)에 형성되며, 상기 제1 더미 전극(227)과 연결되는 제1 연결 단자(237)와 상기 세라믹 본체(210)의 제2 주면(6) 및 제2 단면(2)에 형성되며, 상기 제2 더미 전극(228)과 연결되는 제2 연결 단자(238);를 포함하며, 상기 커패시터부는 제1 및 제2 커패시터부(C1, C2)로 구성되며, 상기 인덕터부(L)와 상기 커패시터부(C1, C2)는 연결될 수 있다.
특히, 본 발명의 제2 실시 형태에 따른 적층 칩 전자부품(200)에서 상기 2개의 제5 내부전극(225, 225')은 하나의 유전체층 상에 서로 절연되어 형성될 수 있다.
상기 커패시터부는 제5 및 제6 내부전극에 의해 형성될 수 있으며, 하나의 유전체층 상에 서로 절연되어 있는 상기 2개의 제5 내부전극(225, 225')과 제6 내부전극(226)이 각각 제1 및 제2 커패시터부(C1, C2)를 구성하며, 서로 연결될 수 있다.
본 발명의 제2 실시 형태에서, 상기 2개의 제5 내부전극(225, 225')은 각각 제1 외부전극(231) 및 제2 외부전극(232)과 연결되고, 상기 제6 내부전극(226)은 제3 외부전극(233)과 연결될 수 있다.
본 발명의 제2 실시 형태에서, 상기 인덕터부(L)와 커패시터부(C1, C2)는 상기 제1 및 제4 내부전극(221, 224)과 2개의 제5 내부전극(225, 225')이 상기 제1, 제2 외부전극(231, 232)을 통해 접속됨으로써, 서로 연결될 수 있다.
도 9를 참조하면, 상기 2개의 제5 내부전극(225, 225')과 제6 내부전극(226)이 각각 구성하는 제1 및 제2 커패시터부(C1, C2)와 제1 내지 제4 내부전극(221, 222, 223, 224)를 포함하는 인덕터부(L)는 서로 연결될 수 있다.
그 외, 본 발명의 제2 실시형태에 따른 적층 칩 전자부품의 특징은 상술한 본 발명의 제1 실시형태에 따른 적층 칩 전자부품의 특징과 동일하므로 여기서는 생략하도록 한다.
도 10은 본 발명의 제3 실시형태에 따른 적층 칩 전자부품의 사시도이다.
도 11은 도 10에 도시된 적층 칩 전자부품에 채용가능한 제1 내지 제4 내부 전극을 나타내는 평면도이다.
도 12는 도 11에 도시된 제1 내지 제4 내부 전극과 함께 사용가능한 제5 및 제6 내부 전극을 나타내는 평면도이다.
도 10 내지 도 12를 참조하면, 본 발명의 제3 실시형태에 따른 적층 칩 전자부품(300)는 복수의 유전체층(311)을 포함하며, 서로 마주보는 제1, 제2 주면(5, 6), 서로 마주보는 제1, 제2 측면(3, 4) 및 서로 마주보는 제1, 제2 단면(1, 2)을 가지는 세라믹 본체(310); 상기 세라믹 본체(310) 내에 형성되며, 제1 및 제2 주면(5, 6)으로 노출된 제1 내부전극(321)과 제1 주면(5)으로 노출된 제2 내부전극(322), 제3 내부전극(323) 및 제1 및 제2 주면(5, 6)으로 노출된 제4 내부전극(324)을 포함하는 인덕터부; 상기 세라믹 본체(310) 내에 형성되며, 제2 주면(6)으로 노출된 2개의 제5 내부전극(325, 325')과 제2 주면(6)으로 노출된 제6 내부전극(326)을 포함하는 커패시터부; 상기 세라믹 본체(310) 내에 형성되며, 상기 세라믹 본체(310)의 제2 주면(6) 및 제1 단면(1)으로 노출된 제1 더미 전극(327)과 상기 세라믹 본체(310)의 제2 주면(6) 및 제2 단면(2)으로 노출된 제2 더미 전극(328); 및 상기 세라믹 본체(310)의 제1 및 제2 주면(5, 6)에 형성되며, 상기 제1 내지 제6 내부전극(321, 322, 323, 324, 325, 326)과 전기적으로 연결된 제1 내지 제6 외부 전극(331, 332, 333, 334, 335, 336)과 상기 세라믹 본체(310)의 제2 주면(6) 및 제1 단면(1)에 형성되며, 상기 제1 더미 전극(327)과 연결되는 제1 연결 단자(337)와 상기 세라믹 본체(310)의 제2 주면(6) 및 제2 단면(2)에 형성되며, 상기 제2 더미 전극(328)과 연결되는 제2 연결 단자(338);를 포함하며, 상기 커패시터부는 제1 및 제2 커패시터부(C1, C2)로 구성되며, 상기 인덕터부(L)와 상기 커패시터부(C1, C2)는 연결될 수 있고, 특히 상기 2개의 제5 내부전극(325, 325')은 별개의 유전체층 상에 각각 하나씩 형성될 수 있다.
상기 커패시터부는 제5 및 제6 내부전극(325, 325', 326)에 의해 형성될 수 있으며, 하나의 유전체층 상에 서로 절연되어 있는 상기 2개의 제5 내부전극(325, 325')과 제6 내부전극(326)이 각각 제1 및 제2 커패시터부(C1, C2)를 구성하며, 서로 병렬로 연결될 수 있다.
본 발명의 제3 실시 형태에서, 상기 2개의 제5 내부전극(325, 325')은 각각 제1 외부전극(331) 및 제2 외부전극(332)과 연결되고, 상기 제6 내부전극(326)은 제3 외부전극(333)과 연결될 수 있다.
본 발명의 제2 실시 형태에서, 상기 인덕터부(L)와 커패시터부(C1, C2)는 상기 제1 및 제4 내부전극(321, 324)과 2개의 제5 내부전극(325, 325')이 상기 제1, 제2 외부전극(331, 332)을 통해 접속됨으로써, 서로 연결될 수 있다.
그 외, 본 발명의 제3 실시형태에 따른 적층 칩 전자부품의 특징은 상술한 본 발명의 제1 및 제2 실시형태에 따른 적층 칩 전자부품의 특징과 동일하므로 여기서는 생략하도록 한다.
적층 칩 전자부품의 실장 기판
도 13은 도 1의 적층 칩 전자부품가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 13을 참조하면, 본 실시 형태에 따른 적층 칩 전자부품(100)의 실장 기판(500)은 적층 칩 전자부품(100)의 내부전극이 수직하도록 실장되는 인쇄회로기판(510)과, 인쇄회로기판(510)의 상면에 서로 이격되게 형성된 제1 내지 제3 전극 패드(521, 522, 523)을 포함한다.
이때, 적층 칩 전자부품(100)은 제1 내지 제3 외부 전극(131, 132, 133)이 각각 제1 내지 제3 전극 패드(521, 522, 523) 위에 접촉되게 위치한 상태에서 솔더(530)에 의해 인쇄회로기판(510)과 전기적으로 연결될 수 있다.
상기의 설명을 제외하고 상술한 본 발명의 제1 실시형태에 따른 적층 칩 전자부품의 특징과 중복되는 설명은 여기서 생략하도록 한다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100, 200, 300; 적층 칩 전자부품
110, 210, 310; 세라믹 본체 111, 211, 311; 유전체층
121, 221, 321; 제1 내부전극 122, 222, 322; 제2 내부전극
123, 223, 323; 제3 내부전극 124, 224, 324; 제4 내부전극
125, 225, 225', 325, 325'; 제5 내부전극
126, 226, 326 ; 제6 내부전극
127, 128, 227, 228, 327, 328; 제1 및 제2 더미전극
131, 132, 133, 134, 135, 136, 231, 232, 233, 234, 235, 236, 331, 332, 333, 334, 335, 336; 제1 내지 제6 외부전극
137, 138, 237, 238, 337, 338; 제1 및 제2 연결 단자
500; 실장 기판 510; 인쇄회로기판
521, 522, 523; 제1 내지 제3 전극 패드
530; 솔더

Claims (13)

  1. 복수의 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체;
    상기 세라믹 본체 내에 형성되며, 제1 및 제2 주면으로 노출된 제1 내부전극과 제1 주면으로 노출된 제2 내부전극, 제3 내부전극 및 제1 및 제2 주면으로 노출된 제4 내부전극을 포함하는 인덕터부;
    상기 세라믹 본체 내에 형성되며, 제1 주면으로 노출된 제5 내부전극과 제2 주면으로 노출된 제6 내부전극을 포함하는 커패시터부;
    상기 세라믹 본체 내에 형성되며, 상기 세라믹 본체의 제2 주면 및 제1 단면으로 노출된 제1 더미 전극과 상기 세라믹 본체의 제2 주면 및 제2 단면으로 노출된 제2 더미 전극; 및
    상기 세라믹 본체의 제1 및 제2 주면에 형성되며, 상기 제1 내지 제6 내부전극과 전기적으로 연결된 제1 내지 제6 외부 전극과 상기 세라믹 본체의 제2 주면 및 제1 단면에 형성되며, 상기 제1 더미 전극과 연결되는 제1 연결 단자와 상기 세라믹 본체의 제2 주면 및 제2 단면에 형성되며, 상기 제2 더미 전극과 연결되는 제2 연결 단자;를 포함하며,
    상기 인덕터부는 제1 및 제2 인덕터부로 구성되며, 상기 인덕터부와 상기 커패시터부는 연결된 적층 칩 전자부품.
  2. 제1항에 있어서,
    상기 제1 내부전극은 제2, 제5 외부전극과 연결되고, 상기 제2 내부전극은 제5, 제6 외부전극과 연결되며, 상기 제3 내부전극은 제4, 제6 외부전극과 연결되고, 상기 제4 내부전극은 제1, 제4 외부전극과 연결되는 적층 칩 전자부품.
  3. 제1항에 있어서,
    상기 제5 내부전극은 제6 외부전극과 연결되고, 상기 제6 내부전극은 제3 외부전극과 연결되는 적층 칩 전자부품.
  4. 제1항에 있어서,
    상기 인덕터부와 커패시터부는 상기 제2 및 제3 내부전극과 제5 내부전극이 상기 제6 외부전극을 통해 접속됨으로써, 서로 연결되는 적층 칩 전자부품.
  5. 제1항에 있어서,
    상기 제1 및 제2 연결단자는 도금막으로 형성된 적층 칩 전자부품.
  6. 복수의 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 가지는 세라믹 본체;
    상기 세라믹 본체 내에 형성되며, 제1 및 제2 주면으로 노출된 제1 내부전극과 제1 주면으로 노출된 제2 내부전극, 제3 내부전극 및 제1 및 제2 주면으로 노출된 제4 내부전극을 포함하는 인덕터부;
    상기 세라믹 본체 내에 형성되며, 제2 주면으로 노출된 2개의 제5 내부전극과 제2 주면으로 노출된 제6 내부전극을 포함하는 커패시터부;
    상기 세라믹 본체 내에 형성되며, 상기 세라믹 본체의 제2 주면 및 제1 단면으로 노출된 제1 더미 전극과 상기 세라믹 본체의 제2 주면 및 제2 단면으로 노출된 제2 더미 전극; 및
    상기 세라믹 본체의 제1 및 제2 주면에 형성되며, 상기 제1 내지 제6 내부전극과 전기적으로 연결된 제1 내지 제6 외부 전극과 상기 세라믹 본체의 제2 주면 및 제1 단면에 형성되며, 상기 제1 더미 전극과 연결되는 제1 연결 단자와 상기 세라믹 본체의 제2 주면 및 제2 단면에 형성되며, 상기 제2 더미 전극과 연결되는 제2 연결 단자;를 포함하며,
    상기 커패시터부는 제1 및 제2 커패시터부로 구성되며, 상기 인덕터부와 상기 커패시터부는 연결된 적층 칩 전자부품.
  7. 제6항에 있어서,
    상기 2개의 제5 내부전극은 하나의 유전체층 상에 서로 절연되어 형성된 적층 칩 전자부품.
  8. 제6항에 있어서,
    상기 2개의 제5 내부전극은 별개의 유전체층 상에 각각 하나씩 형성된 적층 칩 전자부품.
  9. 제6항에 있어서,
    상기 제1 내부전극은 제2, 제5 외부전극과 연결되고, 상기 제2 내부전극은 제5, 제6 외부전극과 연결되며, 상기 제3 내부전극은 제4, 제6 외부전극과 연결되고, 상기 제4 내부전극은 제1, 제4 외부전극과 연결되는 적층 칩 전자부품.
  10. 제6항에 있어서,
    상기 2개의 제5 내부전극은 각각 제1 외부전극 및 제2 외부전극과 연결되고, 상기 제6 내부전극은 제3 외부전극과 연결되는 적층 칩 전자부품.
  11. 제6항에 있어서,
    상기 인덕터부와 커패시터부는 상기 제1 및 제4 내부전극과 2개의 제5 내부전극이 상기 제1, 제2 외부전극을 통해 접속됨으로써, 서로 연결되는 적층 칩 전자부품.
  12. 제6항에 있어서,
    상기 제1 및 제2 연결단자는 도금막으로 형성된 적층 칩 전자부품.
  13. 상부에 제1 내지 제3 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 위에 설치된 상기 제1항 또는 제6항의 적층 칩 전자부품;을 포함하는 적층 칩 전자부품의 실장 기판.
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