TW202109572A - 具有超寬頻效能的多層陶瓷電容器 - Google Patents

具有超寬頻效能的多層陶瓷電容器 Download PDF

Info

Publication number
TW202109572A
TW202109572A TW109102924A TW109102924A TW202109572A TW 202109572 A TW202109572 A TW 202109572A TW 109102924 A TW109102924 A TW 109102924A TW 109102924 A TW109102924 A TW 109102924A TW 202109572 A TW202109572 A TW 202109572A
Authority
TW
Taiwan
Prior art keywords
capacitor
electrode
external terminal
multilayer ceramic
shield
Prior art date
Application number
TW109102924A
Other languages
English (en)
Inventor
瑪麗安 貝羅里尼
傑佛列 Ａ 賀恩
李察 Ｃ 范奧斯丁
Original Assignee
美商Ａｖｘ公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商Ａｖｘ公司 filed Critical 美商Ａｖｘ公司
Publication of TW202109572A publication Critical patent/TW202109572A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H01G4/302—Stacked capacitors obtained by injection of metal in cavities formed in a ceramic body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
    • H01G2/02—Mountings
    • H01G2/06—Mountings specially adapted for mounting on a printed-circuit support
    • H01G2/065—Mountings specially adapted for mounting on a printed-circuit support for surface mounting, e.g. chip capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
    • H01G2/22—Electrostatic or magnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H01G4/1218—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates
    • H01G4/1227—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates based on alkaline earth titanates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H01G4/2325—Terminals electrically connecting two or more layers of a stacked or rolled capacitor characterised by the material of the terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H01G4/1218—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/35—Feed-through capacitors or anti-noise capacitors

Abstract

本發明揭示一種多層電容器，其可包含一單片體，該單片體包含複數個介電層。一第一外部端子可沿一第一端安置，且一第二外部端子可沿該電容器之一第二端安置。該等外部端子可包含沿該電容器之一底面延伸之各自底部部分。該等外部端子之該等底部部分可間隔開一底部外部端子間隔距離。一底部屏蔽電極可配置於該單片體內之複數個活性電極與該電容器之該底面之間。該底部屏蔽電極可與該電容器之該底面間隔開可自約3微米至約100微米之範圍內之一底部屏蔽至底部距離。該電容器之一長度與該底部外部端子間隔距離之一比率可小於約4。

Description

具有超寬頻效能的多層陶瓷電容器
現代技術應用之多樣性需要高效電子組件及積體電路用於其內。電容器係用於此等現代應用之濾波、耦合、旁通及其他態樣的一基本組件，現代應用可包含無線通信、警報系統、雷達系統、電路切換、匹配網路及諸多其他應用。積體電路之速度及堆積密度之急劇提高特別需要耦合電容器技術升級。當高電容耦合電容器經受諸多當前應用之高頻時，效能特性變得越來越重要。因為電容器係此各種應用之基礎，所以其精度及效率係很重要的。因此，電容器設計之諸多特定態樣已聚焦於改良其效能特性。
根據本發明之一實施例，一種寬頻多層陶瓷電容器可具有一第一端及沿一縱向方向與該第一端間隔開之一第二端。該縱向方向可垂直於一橫向方向，且該橫向方向及該縱向方向可各垂直於一Z方向。該電容器可包含一頂面及沿該Z方向與該頂面對置之一底面。該寬頻多層陶瓷電容器可包含一單片體，其包括沿該Z方向堆疊之複數個介電層。複數個活性電極可配置於該單片體內。一第一外部端子可沿該第一端安置。該第一外部端子可包含沿該電容器之該底面延伸之一底部部分。一第二外部端子可沿該第二端安置。該第二外部端子可包含沿該電容器之該底面延伸之一底部部分。該第一外部端子之該底部部分及該第二外部端子之該底部部分可沿該縱向方向間隔開一底部外部端子間隔距離。該電容器可包含配置於該單片體內之該複數個活性電極與該電容器之該底面之間的一底部屏蔽電極。該底部屏蔽電極可與該電容器之該底面間隔開一底部屏蔽至底部距離。該底部屏蔽至底部距離可在自約3微米至約100微米之範圍內。該電容器可具有該電容器之該第一端與該第二端之間的沿該縱向方向之一電容器長度。該電容器長度與該底部外部端子間隔距離之一比率可小於約4。
根據本發明之另一實施例，揭示一種用於形成一寬頻多層陶瓷電容器之方法。該電容器可具有一第一端及沿垂直於一橫向方向之一縱向方向與該第一端間隔開之一第二端。該橫向方向及該縱向方向可各垂直於一Z方向。該電容器可具有一頂面及沿該Z方向與該頂面對置之一底面。該方法可包含：在複數個活性電極層上形成複數個活性電極；在一屏蔽電極層上形成一底部屏蔽電極；堆疊該複數個活性電極層、該屏蔽電極層及複數個介電層以形成一單片體；在該單片體之一第一端上形成一第一外部終端，該第一外部端子包含沿該電容器之該底面延伸之一底部部分；及在該單片體之一第二端上形成一第二外部終端。該第二外部端子可包含沿該電容器之該底面延伸之一底部部分。該第一外部端子之該底部部分及該第二外部端子之該底部部分可沿該縱向方向間隔開一底部外部端子間隔距離。該電容器可包含配置於該單片體內之該複數個活性電極與該電容器之該底面之間的一底部屏蔽電極。該底部屏蔽電極可與該電容器之該底面間隔開一底部屏蔽至底部距離。該底部屏蔽至底部距離可在自約3微米至約100微米之範圍內。該電容器可具有該電容器之該第一端與該第二端之間的沿該縱向方向之一電容器長度。該電容器長度與該底部外部端子間隔距離之一比率可小於約4。
相關申請案之交叉參考 本申請案主張具有2019年1月28日之申請日之美國臨時專利申請案第62/797,542號之申請權利，該案之全文以引用的方式併入本文中。
一般技術者應瞭解，本討論僅為例示性實施例之一描述，且不意欲限制本發明之較廣態樣。
一般而言，本發明係針對一種多層陶瓷電容器。電容器含有一單一單片體內之交替介電層及電極層。電容器包含沿電容器之一第一端安置之一第一外部端子及沿電容器之一第二端安置之一第二外部端子。第一外部端子包含沿電容器之底面延伸之一底部部分，且第二外部端子包含沿電容器之底面延伸之一底部部分。第一外部端子之底部部分及第二外部端子之底部部分沿縱向方向間隔開一底部外部端子間隔距離。第一端與第二端之間的電容器之一長度與底部外部端子間隔距離之一比率可小於約3，在一些實施例中小於約2.75，在一些實施例中小於約2.5，在一些實施例中小於約2.25，在一些實施例中小於約2，在一些實施例中小於約1.75，在一些實施例中小於約1.5，及在一些實施例中小於約1.25。
電容器可包含一底部屏蔽電極。底部屏蔽電極可定位於複數個活性電極與電容器之底面之間。一底部屏蔽至底部距離可界定為屏蔽電極與電容器之底面之間的一距離。若包含多個屏蔽電極層，則底部屏蔽至底部距離可界定為最低屏蔽電極層與底面之間的距離。底部屏蔽至底部距離可在自約3微米至約100微米之範圍內，在一些實施例中自約4微米至約75微米，在一些實施例中自約5微米至約60微米，及在一些實施例中自約8微米至約30微米。
本發明者已發現，此一組態可提供一種具有跨一寬頻率範圍之一低插入損耗的多層陶瓷電容器。一般而言，插入損耗係透過電容器之功率損耗且可使用此項技術中一般已知之任何方法來量測。
屏蔽電極可依可展現不同插入損耗特性之各種組態配置於單片體內。例如，在一實施例中，屏蔽電極可定位於一活性電極區域與電容器之一底面之間。無屏蔽電極之一介電區域可定位於活性電極區域與電容器之一頂面之間，例如下文將參考圖1E描述。在此等實施例中，電容器可展現自約1 GHz至約40 GHz之大於約-0.5 dB之一插入損耗，在一些實施例中大於約-0.4 dB，在一些實施例中大於約-0.35 dB，及在一些實施例中大於約-0.3 dB。在一些實施例中，電容器可展現約10 GHz處大於約-0.4 dB之一插入損耗，在一些實施例中約10 GHz處大於約-0.35 dB，在一些實施例中大於約-0.3 dB，及在一些實施例中約10 GHz處大於約-0.25 dB。電容器可展現約20 GHz處大於約-0.4 dB之一插入損耗，在一些實施例中約20 GHz處大於約-0.35 dB，及在一些實施例中約20 GHz處大於約-0.3 dB。電容器可展現約30 GHz處大於約-0.4 dB之一插入損耗，在一些實施例中約30 GHz處大於約-0.35 dB，在一些實施例中約30 GHz處大於約-0.3 dB，及在一些實施例中約30 GHz處大於約-0.25 dB。電容器可展現約40 GHz處大於約-0.4 dB之一插入損耗，在一些實施例中約40 GHz處大於約-0.35 dB，在一些實施例中約40 GHz處大於約-0.3 dB，及在一些實施例中約40 GHz處大於約-0.25 dB。
在一些實施例中，寬頻多層陶瓷電容器可展現自約5 GHz至約20 GHz之自約-0.05 dB至約-0.4 dB之範圍內的一插入損耗，在一些實施例中自約10 GHz至約20 GHz之自約-0.05 dB至約-0.3 dB，在一些實施例中自約20 GHz至約30 GHz之自約-0.05 dB至約-0.3 dB，及在一些實施例中自約30 GHz至約40 GHz之自約-0.05 dB至約-0.3 dB。
在另一實施例中，一或多個底部屏蔽電極可配置於活性電極區域與電容器之底面之間。一或多個頂部屏蔽電極可配置於活性電極區域與電容器之頂面之間，例如下文將參考圖3B描述。在此等實施例中，插入損耗可為跨自4 GHz至10 GHz之一頻率範圍所量測之約-0.3 dB或更大，諸如約-0.28 dB或更大，諸如約-0.25 dB或更大，諸如約-0.23 dB或更大。
在此等實施例中，插入損耗可為跨自13 GHz至20 GHz之一頻率範圍所量測之約-0.4 dB或更大，諸如約-0.38 dB或更大，諸如約-0.35 dB或更大，諸如約-0.34 dB或更大。
在此等實施例中，插入損耗可為跨自23 GHz至30 GHz之一頻率範圍所量測之約-0.45 dB或更大，諸如約-0.4 dB或更大，諸如約-0.38 dB或更大，諸如約-0.35 dB或更大，諸如約-0.32 dB或更大。
在此等實施例中，插入損耗可為跨自33 GHz至40 GHz之一頻率範圍所量測之約-0.55 dB或更大，諸如約-0.5 dB或更大，諸如約-0.48 dB或更大，諸如約-0.45 dB或更大，諸如約-0.43 dB或更大。
在一些實施例中，電容器厚度與底部屏蔽至底部距離之一比率可大於約3，在一些實施例中大於約5，在一些實施例中大於約10，在一些實施例中大約15，在一些實施例中大於約20，及在一些實施例中大於約40。電容器厚度與底部屏蔽至底部距離之一比率可在自約10至約100之範圍內，在一些實施例中自約20至約80，在一些實施例中自約30至約50。
一頂部外部端子間隔距離亦可形成於第一外部端子與第二外部端子之間。更具體言之，第一外部端子可包含沿電容器之頂面延伸之一頂部部分。第二外部端子可包含沿電容器之頂面延伸之一頂部部分。第一外部端子之頂部部分及第二外部端子之頂部部分可沿縱向方向間隔開頂部外部端子間隔距離。頂部外部端子間隔距離可約等於底部外部端子間隔距離。在一些實施例中，第一端與第二端之間的電容器之一長度與頂部外部端子間隔距離之一比率可小於約4，在一些實施例中小於約3.5，在一些實施例中小於約3.25，在一些實施例中小於約3，在一些實施例中小於約2.75，在一些實施例中小於約2.5，在一些實施例中小於約2.25，在一些實施例中小於約2，在一些實施例中小於約1.75，在一些實施例中小於約1.5，在一些實施例中小於約1.25，及在一些實施例中小於約1.1。
電容器之單片體可包含沿電容器之底面暴露於第一外部端子之底部部分與第二外部端子之底部部分之間的一介電材料。
在一些實施例中，電容器可包含定位於複數個活性電極與電容器之頂面之間的一頂部屏蔽電極。頂部屏蔽電極可與電容器之頂面間隔開一頂部屏蔽至頂部距離。頂部屏蔽至頂部距離與底部屏蔽至底部距離之一比率介於約0.8至約1.2之間，在一些實施例中自約0.9至約1.1，在一些實施例中自約0.95至約1.05，及在一些實施例中自約0.98至約1.02。
電容器厚度與底部屏蔽至底部距離之一比率可大於約2，在一些實施例中大於約3，在一些實施例中大於約5，在一些實施例中大於約10，在一些實施例中大於約15，在一些實施例中大於約20，及在一些實施例中大於約40。
一額外底部屏蔽電極可沿Z方向與底部屏蔽電極大致對準。底部屏蔽電極可與第一外部端子連接，且額外底部屏蔽電極可與第二外部端子連接。
屏蔽電極可具有各種形狀。例如，在一些實施例中，底部屏蔽電極可界定兩個縱向邊緣之間的一階梯特徵。底部屏蔽電極可具有各與橫向方向對準且背向第一外部端子之一第一縱向邊緣及一第二縱向邊緣。第二縱向邊緣可自第一縱向邊緣沿縱向方向偏移一屏蔽電極偏移距離。然而，在一些實施例中，一或多個屏蔽電極可呈矩形，無任何階梯特徵。另外，一或多個屏蔽電極(例如(若干)底部屏蔽電極及/或(若干)頂部屏蔽電極)可圍繞沿縱向方向延伸之一縱向中心線沿橫向方向對稱。
類似地，可與第二外部端子連接且沿Z方向與底部屏蔽電極大致對準之額外底部屏蔽電極可具有一階梯特徵。更具體言之，一第一縱向邊緣可與橫向方向對準且背離第二外部端子，且一第二縱向邊緣與橫向方向對準且背離第二外部端子。第二縱向邊緣可自第一縱向方向沿縱向方向偏移約屏蔽電極偏移距離。
一第一屏蔽間隙距離可沿縱向方向形成於底部屏蔽電極之第一縱向邊緣與額外底部屏蔽電極之第一縱向邊緣之間。電容器可具有電容器之第一端與第二端之間的沿縱向方向之一電容器長度。電容器長度與第一屏蔽間隙距離之一比率可大於約2，在一些實施例中大於約3，在一些實施例中大於約4，在一些實施例中大於約5，在一些實施例中大於約10，在一些實施例中大於約15，在一些實施例中大於約20，及在一些實施例中大於約50。
一第二屏蔽間隙距離可沿縱向方向形成於底部屏蔽電極之第二縱向邊緣與額外底部屏蔽電極之第二縱向邊緣之間。電容器長度與第二屏蔽間隙距離之一比率可大於約2，在一些實施例中大於約3，在一些實施例中大於約4，在一些實施例中大於約5，在一些實施例中大於約10，在一些實施例中大於約15，在一些實施例中大於約20，及在一些實施例中大於約50。
第一屏蔽間隙距離及/或第二屏蔽間隙距離可在自約10微米至約200微米之範圍內，在一些實施例中自約20微米至約150微米，及在一些實施例中自約30微米至約80微米。
屏蔽電極偏移距離可在自約75微米至約300微米之範圍內，在一些實施例中自約100微米至約250微米，及在一些實施例中自約125微米至約175微米。
寬頻多層陶瓷電容器可具有頂面與底面之間的沿Z方向之一電容器厚度。電容器厚度與沿Z方向之頂部屏蔽電極區域之一厚度的一比率可在自約2.1至約20之範圍內，在一些實施例中自約2.2至約10，在一些實施例中自約2.5至約7，在一些實施例中自約2.7至約6，及在一些實施例中自約3至約5。電容器厚度與沿Z方向之底部屏蔽電極區域之一厚度的一比率可在自約2.1至約20之範圍內，在一些實施例中自約2.2至約10，在一些實施例中自約2.5至約7，在一些實施例中自約2.7至約6，及在一些實施例中自約3至約5。
電容器厚度與一活性電極區域厚度之一比率可在自約1.1至約20之範圍內，在一些實施例中自約1.5至約15，在一些實施例中自約1.7至約12，在一些實施例中自約2至約10，及在一些實施例中自約3至約7。
電容器可包含沿一垂直Z方向堆疊之複數個電極區域。複數個電極區域可包含一介電區域、一活性電極區域及一屏蔽電極區域。活性電極區域可包含複數個活性電極層。屏蔽電極區域可包含至少一屏蔽電極。活性電極區域可沿Z方向定位於介電區域與屏蔽電極區域之間。
介電區域可自活性電極區域延伸至寬頻多層陶瓷電容器之一頂面。介電區域可無活性電極及/或屏蔽電極。例如，介電區域可無自電容器之一端延伸大於電容器之一長度之25%的電極層，在一些實施例中大於電容器之長度之20%，在一些實施例中大於電容器之長度之15%，在一些實施例中大於電容器之長度之10%，在一些實施例中大於電容器之長度之5%，及在一些實施例中大於電容器之長度之2%。例如，在一些實施例中，介電區域可包含一或多個浮動電極及/或虛設電極片。然而，在其他實施例中，介電區域可無所有電極層。在一些實施例中，寬頻多層陶瓷電容器可無沿Z方向位於複數個活性電極層上方之屏蔽電極。在一些實施例中，寬頻多層陶瓷電容器可無沿Z方向位於複數個活性電極層之一最低電極層上方之屏蔽電極。
寬頻多層陶瓷電容器可具有頂面與底面之間的沿Z方向之一電容器厚度。介電區域可具有沿Z方向之一介電區域厚度。電容器厚度與介電區域厚度之一比率可在自約1.1至約20之範圍內，在一些實施例中自約1.5至約10，在一些實施例中自約1.7至約5。
本發明之態樣係針對一種展現定向敏感插入損耗特性之寬頻多層電容器。例如，電容器可展現第一定向上大於約2 GHz之一測試頻率處之一第一插入損耗值及一第二定向上約測試頻率處之一第二插入損耗值，第二插入損耗值與第一插入損耗值相差至少約0.3 dB，在一些實施例中至少約0.4 dB，在一些實施例中至少約0.5 dB。在第二定向上，電容器可圍繞縱向方向相對於第一定向旋轉90度或更大。例如，在一些實施例中，在第二定向上，電容器可圍繞縱向方向相對於第一定向旋轉180度。在其他實施例中，在第二定向上，電容器可圍繞縱向方向相對於第一定向旋轉90度。
測試頻率可在自約10 GHz至約20 GHz之範圍內，在一些實施例中自約10 GHz至約30 GHz，及在一些實施例中自約10 GHz至約40 GHz。I. 實例性實施例
轉至圖1A至圖1E，揭示一多層陶瓷電容器100之一實施例。圖1E係安裝至一安裝表面101 (諸如一印刷電路板或基板)之多層電容器100之一簡化側視圖。多層電容器100可包含沿Z方向136堆疊之複數個電極區域10。複數個電極區域10可包含一介電區域12、一活性電極區域14及一屏蔽電極區域16。活性電極區域14可沿Z方向136定位於介電區域12與屏蔽電極區域16之間。介電區域12可自活性電極區域14延伸至寬頻多層陶瓷電容器100之頂面18。電容器100可包含沿Z方向136與頂面18對置之一底面20。
電極區域10可包含複數個介電層。一些介電層可包含形成於其上之電極層。一般而言，介電層及電極層之厚度不受限制且可取決於電容器之效能特性而為任何所要厚度。例如，電極層之厚度可為(但不限於)約500 nm或更大，諸如約1 μm或更大，諸如約2 μm或更大，諸如約3 μm或更大，諸如約4 μm或更大至約10 μm或更小，諸如約5 μm或更小，諸如約4 μm或更小，諸如約3 μm或更小，諸如約2 μm或更小。例如，電極層可具有自約1 μm至約2 μm之一厚度。另外，在一實施例中，可根據電極層之上述厚度來界定介電層之厚度。亦應瞭解，介電層之此等厚度亦可應用於任何活性電極層及/或屏蔽電極層之間的層(若存在且如本文中所界定)。
一般而言，本發明提供一種具有提供各種益處及優點之一唯一電極配置及組態的多層電容器。就此而言，應瞭解，建構電容器時所採用之材料可不受限制且可為此項技術中一般所採用之任何材料且使用此項技術中一般所採用之任何方法來形成。
一般而言，介電層通常由具有一相對較高介電常數(K)(諸如自約10至約40,000，在一些實例中自約50至約30,000，及在一些實施例中自約100至約20,000)之一材料形成。
就此而言，介電材料可為一陶瓷。可依各種形式(諸如一晶圓(例如預燒)或在裝置本身內共燒之一介電材料)提供陶瓷。
高介電材料之類型之特定實例包含(例如) NPO (COG)(高達約100)、X7R (自約3,000至約7,000)、X7S、Z5U及/或Y5V材料。應瞭解，上述材料由其工業接受定義(一些定義係由電子工業聯盟(EIA)制定之標準分類)描述，且因而應能由一般技術者辨識。例如，此材料可包含一陶瓷。此等材料可包含鈣鈦礦，諸如鈦酸鋇及相關固溶體(例如鈦酸鋇鍶、鈦酸鋇鈣、鋯鈦酸鋇、鋯鈦酸鋇鍶、鋯鈦酸鋇鈣等等)、鈦酸鉛及相關固溶體(例如鋯鈦酸鉛、鋯鈦酸鉛鑭)、鈦酸鈉鉍等等。例如，在一特定實施例中，可採用式Bax Sr1-x TiO3 之鈦酸鋇鍶(「BSTO」)，其中x係自0至1，在一些實施例中自約0.15至約0.65，及在一些實施例中自約0.25至約0.6。其他適合鈣鈦礦可包含(例如) Bax Ca1-x TiO3 (其中x係自約0.2至約0.8，及在一些實施例中自約0.4至約0.6)、Pbx Zr1-x TiO3 (「PZT」)(其中x在自約0.05至約0.4之範圍內)、鈦酸鉛鑭鋯(「PLZT」)、鈦酸鉛(PbTiO3 )、鈦酸鋇鈣鋯(BaCaZrTiO3 )、硝酸鈉(NaNO3 )、KNbO3 、LiNbO3 、LiTaO3 、PbNb2 O6 、PbTa2 O6 、KSr(NbO3 )及NaBa2 (NbO3 )5 KHb2 PO4 。額外複合鈣鈦礦可包含A[B11/3 B22/3 ]O3 材料，其中A係Bax Sr1-x (x可為自0至1之一值)，B1係Mgy Zn1-y (y可為自0至1之一值)，B2係Taz Nb1-z (z可為自0至1之一值)。在一特定實施例中，介電層可包括鈦酸鹽。
電極層可由此項技術中已知之各種不同金屬之任何者形成。電極層可由一金屬(諸如一導電金屬)製成。材料可包含貴金屬(例如銀、金、鈀、鉑等等)、賤金屬(例如銅、錫、鎳、鉻、鈦、鎢等等)等等及其等之各種組合。濺鍍鈦/鎢(Ti/W)合金及鉻、鎳及金之各自濺鍍層亦可為適合的。電極亦可由一低電阻材料(諸如銀、銅、金、鋁、鈀等等)製成。在一特定實施例中，電極層可包括鎳或其一合金。
再次參考圖1E，在一些實施例中，介電區域12可無自電容器100之一第一端119或一第二端120延伸大於電容器100之一長度21之25%的電極層。例如，在此等實施例中，介電區域12可包含一或多個浮動電極及/或虛設電極片。然而，在其他實施例中，介電區域12可無所有電極層。在一些實施例中，寬頻多層陶瓷電容器100可無沿Z方向136位於複數個活性電極層102、104上方之屏蔽電極22、24。在一些實施例中，寬頻多層陶瓷電容器100可無沿Z方向136位於複數個活性電極層102、104之一最低電極層19上方之屏蔽電極22、24。
複數個活性電極層102、104可配置於活性電極區域14內。各活性電極層102、104可包含一或多個活性電極，例如下文將參考圖1A至圖1C描述。例如，在一些實施例中，各活性電極層102、104可包含一第一電極106及一第二電極108。
屏蔽電極區域16可包含一或多個屏蔽電極，例如下文將參考圖1D描述。例如，屏蔽電極區域16可包含配置於電容器100之一單片體內之一第一屏蔽電極22。第一屏蔽電極22可與縱向方向132平行。第一屏蔽電極22可與第一外部端子118連接。屏蔽電極區域16可包含可與一第二外部端子120連接之一第二屏蔽電極24。第二屏蔽電極24可沿Z方向136與第一屏蔽電極22大致對準。
第一外部端子118可連接至一第一電極層102之第一電極106及第二電極層104之一第二(反)電極108。第二外部端子120可連接至第二電極層104之第一電極106及第一電極層102之第二(反)電極108。
第一外部端子118可具有沿電容器100之底面20延伸之一底部部分138。第二外部端子120可具有沿電容器100之底面20延伸之一底部部分140。第一外部端子118之底部部分138及第二外部端子120之底部部分140可沿縱向方向132間隔開一底部外部端子間隔距離142。電容器長度21與底部外部端子間隔距離142之一比率可小於約4。
第一外部端子118可包含沿電容器100之頂面18延伸之一頂部部分144。第二外部端子120可包含沿電容器100之頂面18延伸之一頂部部分146。第一外部端子118之頂部部分144及第二外部端子120之頂部部分146可沿縱向方向132間隔開約等於底部外部端子間隔距離142之一頂部外部端子間隔距離148。
電容器100之單片體之介電材料可沿電容器100之底面20暴露於第一外部端子118之底部部分138與第二外部端子120之底部部分140之間。類似地，電容器100之單片體之介電材料可暴露於第一外部端子118之頂部部分144與第二外部端子120之頂部部分146之間。
一般而言，關於本文中所討論之實施例，外部端子可由此項技術中已知之各種不同金屬之任何者形成。外部端子可由此項技術中已知之各種不同金屬之任何者形成。外部端子可由一金屬(諸如一導電金屬)製成。材料可包含貴金屬(例如銀、金、鈀、鉑等等)、賤金屬(例如銅、錫、鎳、鉻、鈦、鎢等等)等等及其等之各種組合。在一特定實施例中，外部端子可包括銅或其一合金。
可使用此項技術中一般已知之任何方法來形成外部端子。可使用諸如濺鍍、塗刷、印刷、無電鍍或細銅終止(FCT)、電鍍、電漿沈積、推進劑噴射/空氣噴塗等等之技術來形成外部端子。
在一實施例中，外部端子可經形成使得外部端子相對較厚。例如，可藉由將一金屬之一厚膜帶施加於電極層之暴露部分(例如藉由將電容器浸入一液體外部端子材料中)來形成此等端子。此金屬可位於一玻璃基質中且可包含銀或銅。作為一實例，可印刷此帶且將其燒製至電容器上。其後，可在終止帶上產生金屬(例如鎳、錫、焊料等等)之額外鍍層，使得電容器可焊接至一基板。可使用此項技術中一般已知之任何方法(例如藉由用於將一金屬負載膏轉移至暴露電極層上之一終止機及印刷輪)來進行此厚膜帶施加。
厚鍍外部端子可具有約150 μm或更小之一平均厚度，諸如約125 μm或更小，諸如約100 μm或更小，諸如約80 μm或更小。厚鍍外部端子可具有約25 μm或更大之一平均厚度，諸如約35 μm或更大，諸如約50 μm或更大，諸如約75 μm或更大。例如，厚鍍外部端子可具有自約25 μm至約150 μm之一平均厚度，諸如自約35 μm至約125 μm，諸如自約50 μm至約100 μm。
在另一實施例中，外部端子可經形成使得外部端子係一金屬之一薄膜鍍層。可藉由將一導電材料(諸如一導電金屬)沈積於一電極層之一暴露部分上來形成此薄膜鍍層。例如，一電極層之一前緣可經暴露使得其可允許形成一鍍終端。
薄鍍外部端子可具有約50 μm或更小之一平均厚度，諸如約40 μm或更小，諸如約30 μm或更小，諸如約25 μm或更小。薄鍍外部端子可具有約5 μm或更大之一平均厚度，諸如約10 μm或更大，諸如約15 μm或更大。例如，外部端子可具有自約5 μm至約50 μm之一平均厚度，諸如自約10 μm至約40 μm，諸如自約15 μm至約30 μm，諸如自約15 μm至約25 μm。
一般而言，外部端子可包括一鍍端子。例如，外部端子可包括一電鍍端子、一無電鍍端子或其等之一組合。例如，可經由電解電鍍來形成一電鍍端子。可經由無電鍍來形成一無電鍍端子。
當多個層構成外部端子時，外部端子可包含一電鍍端子及一無電鍍端子。例如，可首先採用無電鍍來沈積材料之一初始層。接著，可將鍍技術切換至可允許較快累積材料之一電化學電鍍系統。
當使用任一鍍法來形成鍍端子時，自電容器之主體暴露之電極層之前導片之一前緣經受一鍍液。在一實施例中，可藉由經受來將電容器浸入鍍液中。
鍍液含有用於形成鍍終端之一導電材料，諸如一導電金屬。此導電材料可為上述材料之任何者或此項技術中一般已知之任何材料。例如，鍍液可為胺基磺酸鎳電解液或其他鎳溶液，使得鍍層及外部端子包括鎳。替代地，鍍液可為銅酸浴或其他適合銅溶液，使得鍍層及外部端子包括銅。
另外，應瞭解，鍍液可包括此項技術中一般已知之其他添加劑。例如，添加劑可包含可有助於鍍程序之其他有機添加劑及介質。另外，可採用添加劑以採用一所要pH之鍍液。在一實施例中，降阻添加劑可用於溶液中以有助於完成鍍材料至電容器及前導片之暴露前緣的鍍覆及接合。
可在一預定時間量內將電容器暴露、浸沒或浸入於鍍液中。此暴露時間不必受限制，而是可為足以允許沈積足夠鍍材料以形成鍍端子之時間量。就此而言，時間應足以允許一連續連接形成於一組交替介電層及電極層內之各自電極層之一給定極性之前導片之所要暴露、相鄰前緣之間。
一般而言，電解電鍍與無電鍍之間的差異在於電解電鍍採用一電偏壓，諸如藉由使用一外部電源供應器。電解電鍍液通常可經受一高電流密度範圍，例如10安培/ft2 至15安培/ft2 (額定9.4伏特)。可使用至需要形成鍍端子之電容器的一負連接及至相同鍍液中之一固體材料(例如Cu鍍液中之Cu)的一正連接來形成一連接。即，將電容器偏壓至與鍍液之極性相反的一極性。使用此方法，將鍍液之導電材料吸引至電極層之前導片之暴露前緣。
在使電容器浸沒於或經受一鍍液之前，可採用各種預處理步驟。可為了各種目的(其包含催化、加速及/或改良鍍材料至前導片之前緣的黏附性)而進行此等步驟。
另外，在鍍或任何其他預處理步驟之前，可採用一初始清潔步驟。此步驟可用於移除形成於電極層之暴露前導片上之任何氧化物累積。當內部電極或其他導電元件由鎳形成時，此清潔步驟可尤其有助於促進氧化鎳之任何累積移除。可藉由完全浸漬於一預清潔浴(諸如包含酸性清潔劑之預清潔浴)中來實現組件清潔。在一實施例中，可在一預定時間(諸如約10分鐘)內暴露。替代地，亦可藉由化學拋光或整體研磨(harperizing)步驟來實現清潔。
另外，可執行用於活化電極層之前導片之暴露金屬前緣的一步驟以促進導電材料沈積。可藉由浸漬於鈀鹽中、光圖案化鈀有機金屬前驅物(經由遮罩或雷射)、網版印刷或噴墨沈積之鈀化合物或電泳鈀沈積來達成活化。應瞭解，基於鈀之活化當前僅揭示為通常非常適合於活化由鎳或其一合金形成之暴露片部分的活化解決方案之一實例。然而，應瞭解，亦可利用其他活化解決方案。
此外，作為上述活化步驟之代替或另外例，可在形成電容器之電極層時將活化摻雜劑引入至導電材料中。例如，當電極層包括鎳且活化摻雜劑包括鈀時，可將鈀摻雜劑引入至形成電極層之鎳墨或組合物中。藉此可消除鈀活化步驟。亦應進一步瞭解，一些上述活化法(諸如有機金屬前驅物)亦使其本身適於共同沈積玻璃形成劑以增加與電容器之大體陶瓷體之黏附性。當如上述般採取活化步驟時，微量活化劑材料通常可在終止鍍之前及終止鍍之後留在暴露導電部分處。
另外，亦可在鍍之後採用後處理步驟。可為了各種目的(其包含增強及/或改良材料之黏附性)而進行此等步驟。例如，可在執行鍍步驟之後採用一加熱(或退火)步驟。可經由烘烤、經受雷射、UV暴露、微波暴露、電弧焊接等等來進行此加熱。
如本文中所指示，外部端子可包含至少一鍍層。在一實施例中，外部端子可僅包括一個鍍層。然而，應瞭解，外部端子可包括複數個鍍層。例如，外部端子可包括一第一鍍層及一第二鍍層。另外，外部端子亦可包括一第三鍍層。此等鍍層之材料可為上述任何材料且如此項技術中一般已知。
例如，一鍍層(諸如一第一鍍層)可包括銅或其一合金。另一鍍層(諸如一第二鍍層)可包括鎳或其一合金。另一鍍層(諸如一第三鍍層)可包括錫、鉛、金或一組合，諸如一合金。替代地，一初始鍍層可包含鎳，接著為錫或金鍍層。在另一實施例中，可形成一初始銅鍍層且接著形成一鎳層。
在一實施例中，初始或第一鍍層可為一導電金屬(例如銅)。接著，此區域可由含有用於密封之一電阻器聚合材料之一第二層覆蓋。接著，此區域可經拋光以選擇性移除電阻聚合材料且接著再次鍍有含有一導電金屬材料(例如銅)之一第三層。
初始鍍層上方之上述第二層可對應於一焊料障壁層，例如一鎳焊料障壁層。在一些實施例中，可藉由在一初始無電或電解鍍層(例如鍍銅)之頂部上電鍍一額外金屬(例如鎳)層來形成上述層。上述焊料障壁層之其他例示性材料包含鎳磷、金及銀。在一些實施例中，上述焊料障壁層上之一第三層可對應於一導電層，諸如鍍Ni、Ni/Cr、Ag、Pd、Sn、Pb/Sn或其他適合鍍焊料。
另外，可形成一金屬鍍層，接著進行一電鍍步驟以在此金屬鍍層上提供一電阻合金或一較高電阻金屬合金塗層，例如無電Ni-P合金。然而，應瞭解，可包含任何金屬塗層，如一般技術者將自本文之整個揭示內容瞭解。
應瞭解，任何上述步驟可發生為一整體程序，諸如一滾鍍、流體化床鍍及/或流動穿過鍍終止程序，其等所有在此項技術中一般已知。此等整體程序能夠一次處理多個組件以提供一高效及迅速終止程序。此係相對於習知終止法(諸如需要個別組件處理之厚膜終端印刷)之一特別優點。
如本文中所描述，一般由電極層之前導片之暴露前緣之位置引導外部端子之形成。此現象可指稱「自判定」，因為外部鍍端子之形成由電容器之選定周邊位置處之電極層之暴露導電金屬之組態判定。在一些實施例中，電容器可包含「虛設片」以沿不包含其他電極(例如活性或屏蔽電極)之電容器之單片體之部分提供暴露導電金屬。
應瞭解，用於形成電容器端子之額外技術亦可在本發明之範疇內。例示性替代包含(但不限於)藉由鍍覆、磁性、遮罩、電泳/靜電、濺鍍、真空沈積、印刷或用於形成厚膜或薄膜兩種導電層之其他技術來形成終端。
圖1A繪示根據本發明之態樣之活性電極區域14中之一或多個電極之一活性電極組態之一實施例之一俯視圖。更具體言之，活性電極區域14可包含呈一交替配置之第一電極層102及第二電極層104，例如下文將參考圖1B描述。參考圖1A，各電極層102、104可包含一第一電極106及一第二電極108。第一電極106可具有在橫向方向134上沿第一電極106之一縱向邊緣延伸之一基底部分114。第一電極106可具有自一基底部分114沿縱向方向132延伸之一對電極臂110。第二電極108可具有在橫向方向134上沿第二電極層108之一縱向邊緣延伸之一基底部分114。第二電極10可具有自基底部分114沿縱向方向132延伸之一對電極臂110。
第一電極106之(若干)電極臂110可大體上與第二電極108之各自(若干)電極臂110縱向對準。(若干)臂間隙226可沿縱向方向132界定於第一電極106及第二電極108之對準電極臂110之間。
一中心邊緣間隙距離23可沿橫向方向134界定於第一電極之中心部分122與第二電極臂110之間。一中心端間隙距離24可沿縱向方向132界定於第一電極106之中心部分122與第二電極108之基底部分114之間。在一些實施例中，中心邊緣間隙距離23可約等於中心端間隙距離24。
第一電極106之中心部分112可具有一第一位置處之一第一寬度27及大於第一寬度27之一第二位置處之一第二寬度29。第一寬度27之第一位置可自第二寬度之第二位置沿縱向方向132偏移。此一組態可允許在不改變中心邊緣間隙距離23之情況下調整Z方向136上之相鄰電極之中心部分112之間的一重疊區域。
參考圖1B，複數個第一電極層102及複數個第二電極層104可配置成一交替鏡像組態。如所繪示，各自電極層之中心部分112至少部分重疊。圖1B繪示總共4個電極層；然而，應瞭解，可採用任何數目個電極層來獲得所要應用之所要電容。
參考圖1C，若干電容區域可形成於第一電極106與第二電極108之間。例如，在一些實施例中，一中心電容區域122可形成於第一電極106之中心部分112與第二電極108之基底部分114及/或臂128之間。在一些實施例中，一臂間隙電容區域124可形成於第一電極106及第二電極108之電極臂110之間的臂間隙240內。
圖1D繪示一屏蔽電極層26，其可包含於電容器100之單片體內之屏蔽電極區域16 (如圖1E中所繪示)內。如上文所指示，第一屏蔽電極22可與縱向方向132平行(例如與圖1E中所繪示之底面18及頂面20平行)。第一屏蔽電極22可具有與橫向方向134對準且背離第一外部端子118 (如圖1E中所展示)及第一端119之一第一縱向邊緣28。第一屏蔽電極22可具有與橫向方向134對準且背離第一外部端子(如圖1E中所展示)及第一端119之一第二縱向邊緣30。第二縱向邊緣30可自第一縱向邊緣28沿縱向方向132偏移一屏蔽電極偏移距離32。
第二屏蔽電極24可與第二外部端子120 (如圖1E中所繪示)及第二端121連接。第二屏蔽電極24可沿Z方向136與第一屏蔽電極22大致對準(如圖1E中所繪示)。第二屏蔽電極24可具有類似於第一屏蔽電極22之一組態。例如，第二屏蔽電極24可具有與橫向方向134對準且背離第二外部端子120 (如圖1E中所繪示)及第二端121之一第一縱向邊緣28。第二屏蔽電極24可具有與橫向方向134對準且背離第二外部端子120 (如圖1E中所繪示)及第二端121之一第二縱向邊緣30。第二屏蔽電極24之第二縱向邊緣30可自第二屏蔽電極24之第一縱向邊緣28沿縱向方向132偏移屏蔽電極偏移距離32。
一第一屏蔽電容區域34可形成於第一屏蔽電極119及第二屏蔽電極121之第一縱向邊緣28之間。一第二屏蔽電容區域36可形成於第一屏蔽電極119及第二屏蔽電極121之第二縱向邊緣30之間。在一些實施例中，沿橫向方向134之第一縱向邊緣28之一寬度38可小於沿橫向方向134之第一屏蔽電極22之一寬度40。
一第一屏蔽間隙距離42可沿縱向方向132形成於第一屏蔽電極22之第一縱向邊緣28與第二屏蔽電極24之第一縱向邊緣28之間。一第二屏蔽間隙距離44可沿縱向方向132形成於第一屏蔽電極22之第二橫向邊緣30與第二屏蔽電極22之第二橫向邊緣30之間。
在一些實施例中，一第三屏蔽間隙距離46可形成於第一屏蔽電極22之一第三縱向邊緣48與第二屏蔽電極24之一第三縱向邊緣48之間。一第三屏蔽電容區域51可形成於第一屏蔽電極119及第二屏蔽電極121之第三縱向邊緣48之間。在一些實施例中，第三屏蔽間隙距離46可約等於第二屏蔽間隙距離44，使得第三屏蔽電容區域51可實質上在大小及形狀上類似於第二屏蔽電容區域36。例如，在一些實施例中，第一屏蔽電極22及/或第二屏蔽電極24可圍繞沿縱向方向132延伸之一縱向中心線50對稱。
然而，在其他實施例中，第三屏蔽間隙距離46可大於或小於第二屏蔽間隙距離44，使得第三電容區域51在大小及/或形狀上不同於第二電容區域36且產生不同於第二電容區域之一電容。
應瞭解，在一些實施例中，一或多個屏蔽電極22、24可呈矩形。換言之，屏蔽電極偏移距離32可為零或接近為零，使得第一縱向邊緣28及第二縱向邊緣30對準或大致對準。
圖2A及圖2B繪示第一電極層102及第二電極層104之另一實施例。更具體言之，各電極層102、104可包含一第一電極106及一第二電極108。第一電極106可具有一基底部分114。一對電極臂110及至少一中心部分112可自基底部分114延伸。第二電極108可具有沿第二電極層108之一縱向邊緣延伸之一基底部分114。第二電極106可具有自基底部分114延伸之一對電極臂110。電極區域12、14、16可大體上不重疊。
參考圖1E，在一些實施例中，寬頻多層陶瓷電容器100可具有頂面18與底面20之間的沿Z方向136之一電容器厚度56。
介電區域12可具有沿Z方向136之一介電區域厚度58。在一些實施例中，電容器厚度56與介電區域厚度58之一比率可小於約10。
活性電極區域14可具有沿Z方向136之一活性電極區域厚度59。活性電極區域14可無屏蔽電極22、24及/或可僅包含重疊電極。活性電極區域厚度59可界定於最低活性電極層19與一最高電極層65之間。電容器厚度56與活性電極區域厚度59之一比率可在自約1.1至約20之範圍內。
屏蔽電極區域16可具有沿Z方向136之一屏蔽電極區域厚度61。屏蔽電極區域厚度61可界定於電容器100之底面20與複數個活性電極之一最低電極層19之間。電容器厚度56與屏蔽電極區域厚度61之一比率可在自約1.1至約20之範圍內。
在一些實施例中，一屏蔽至底面距離63可界定為屏蔽電極22、24與電容器100之底面20之間的一距離。若包含多個屏蔽電極層，則屏蔽至底面距離63可界定為屏蔽電極層之最低者與底面20之間的距離。電容器厚度56與屏蔽至底面距離63之一比率可大於約2。
在一些實施例中，屏蔽電極22、24可與活性電極106、108間隔開一第一屏蔽至活性距離67。第一屏蔽至活性距離67與屏蔽至底面距離63之一比率可在自約1至約20之範圍內。
另外，圖2A繪示包含一主部分128及一階梯部分130之電極臂110。更具體言之，第一電極106之一電極臂110可包含沿橫向方向134延伸且可界定階梯部分130之一邊緣的一第一縱向邊緣60。一第二縱向邊緣62可沿橫向方向134延伸且可界定臂110之主部分128之一邊緣。第一縱向邊緣60可自第二縱向邊緣62沿縱向方向132偏移一臂偏移距離64。第一電極106及/或第二電極108之一或多個電極臂110可包含各自主部分128及階梯部分130。例如，兩個電極106、108之兩個臂110可包含各自主部分128及階梯部分130，例如圖2A中所繪示。主臂間隙240可形成於對準臂110之階梯部分130之間。階梯臂間隙242可形成於對準臂110之主部分128之間。
參考圖2B，若干電容區域可形成於圖2A之電極組態之第一電極106與第二電極108之間。例如，在一些實施例中，一中心電容區域122可形成於第一電極106之中心部分112與第二電極108之基底部分114及/或臂110之間。在一些實施例中，一主臂間隙電容區域125可形成於主臂間隙240內，且一階梯間隙電容區域126可形成於階梯臂間隙242內。
參考圖3A，在一些實施例中，介電區域12可包含與第一終端連接之第一虛設片電極52及/或與第二終端120連接之第二虛設片電極54。更具體言之，虛設片電極52、54可用於形成(例如沈積)終端118、120，例如使用一細銅終止程序。虛設片電極52、54可自第一端119或第二端121延伸小於電容器長度21之25%。
本文中所描述之電極組態可允許相鄰電極層102、104之中心部分112之間的一主電容元件(即，平行板電容)及額外次電容元件，例如上文參考圖1C、圖1D及圖2B所描述。圖4A及圖4B中示意性描繪此等組態。
在一些實施例中，電容器100可包含一或多個浮動電極111。浮動電極111可定位於介電區域12中。然而，在其他實施例中，浮動電極111可定位於活性電極區域14及/或屏蔽電極區域16中。一般而言，此等浮動電極111不直接連接至一外部端子118、120。
然而，在一些實施例中，浮動電極可為含有電連接至一外部端子之至少一電極的一浮動電極層之一部分；然而，此浮動電極層含有不直接接觸此電極或外部端子之至少一浮動電極。
可根據此項技術中已知之任何方法來定位及組態浮動電極。例如，浮動電極可經提供使得其與一活性電極層之一第一活性電極及/或一第二活性電極之至少一部分(諸如一中心部分)重疊。就此而言，浮動電極層可與第一電極層及第二內部電極層交替層疊及安置；就此而言，此等層可由介電層分離。
另外，此等浮動電極可具有此項技術中一般已知之任何形狀。例如，在一實施例中，浮動電極層可包含具有一匕首狀組態之至少一浮動電極。例如，此組態可類似於本文中所描述之第一電極之組態及形狀。然而，應瞭解，此第一電極可或可不含有具有一階梯部分之一電極臂。
另外，在一實施例中，浮動電極層可含有至少一浮動電極，其中浮動電極之端相鄰於至少一外部端子但不接觸此外部端子。就此而言，此間隙可指稱沿一縱向方向之一浮動電極間隙。此浮動電極間隙可大於沿縱向方向之電容器之長度之0%，諸如約3%或更大，諸如約5%或更大至約50%或更小，諸如約40%或更小，諸如約30%或更小，諸如約20%或更小，諸如約10%或更小。
圖3B繪示根據本發明之態樣之一電容器160之另一實施例。電容器160可包含複數個介電區域162。複數個介電區域162可包含一活性電極區域14、一底部屏蔽電極區域164及一頂部屏蔽電極區域166。活性電極區域14可定位於底部屏蔽電極區域164與頂部屏蔽電極區域166之間。
在一些實施例中，電容器160或其一部分可圍繞沿縱向方向延伸之一縱向中心線167對稱。例如，底部屏蔽電極區域164之屏蔽電極22、24可圍繞縱向中心線167相對於頂部電極區域166之屏蔽電極22、24對稱。換言之，屏蔽至底面距離63可約等於一屏蔽至頂面距離168，屏蔽至頂面距離168可界定於頂部屏蔽電極區域166之屏蔽電極22、24與電容器160之頂面18之間。例如，在一些實施例中，屏蔽至底面距離63與屏蔽至頂面距離168之一比率可在自約0.8至約1.2之範圍內，在一些實施例中自約0.9至約1.1，在一些實施例中自約0.95至約1.05，及在一些實施例中自約0.98至約1.02。
頂部屏蔽電極區域166之屏蔽電極22、24可與活性電極106、108間隔開一第二屏蔽至活性距離169。第二屏蔽至活性距離169與屏蔽至頂面168之一比率可在自約1至約20之範圍內。另外，第一屏蔽至活性距離67與第二屏蔽至活性距離169之一比率可在自約0.8至約1.2之範圍內。
電容器160可展現第一定向(如所繪示)上與一第三定向相當之插入損耗特性，在第三定向上，電容器160圍繞縱向方向132旋轉180度(實質上類似於所繪示般呈現)。然而，電容器160之第二定向可藉由圍繞縱向方向132旋轉90度來相對於第一定向界定，使得屏蔽電極22、24垂直於安裝表面101。
在第一定向上，電容器160可展現大於約2 GHz之一測試頻率處之一第一插入損耗值。電容器160可展現相對於安裝表面之第二定向上約測試頻率處之一第二插入損耗值，其與第一插入損耗值相差至少約0.3 dB。
圖4示意性繪示圖1C之電極組態之三個電容元件：相鄰電極層之間的一主電容元件112'、一中心電容元件122'及一臂間隙電容元件124'。電容元件112'、122'及124'分別與圖1C之中心區域112、中心電容區域122及臂間隙電容區域124對應。另外，外部端子在圖4中描繪為118及128。
圖5示意性繪示圖2B之電極組態之四個電容元件，其中電容元件112'、122'及125'及126'分別與圖2B之中心區域112、電容區域122、主臂間隙電容區域125及階梯間隙電容區域126對應。應瞭解，各種間隙之尺寸可經選擇性設計以達成圖4及圖5中所繪示之電容元件所要之各自電容值。更具體言之，電容器之組態及各種參數(諸如電極層之數目、電極對之重疊中心部分之表面積、分離電極之距離、介電材料之介電常數等等)可經選擇以達成所要電容值。然而，本文中所揭示之電容器可包含組合串並聯電容器之一陣列以提供有效寬頻效能。
在一例示性超寬頻電容器實施例中，主電容器112'大體上對應於適合於在一大體上較低頻率範圍(諸如大致介於約數千赫(kHz)至約200百萬赫茲(MHz)之間)內操作之一相對較大電容，而次電容器122'、124'、125'及/或126'可大體上對應於經組態以在一相對較高頻率範圍(諸如大致介於約200百萬赫茲(MHz)至數十億赫茲(GHz)之間)內操作之相對較小值電容器。
參考圖6，在一些實施例中，一多層電容器300可包含沿一第一端119安置之一第一外部端子118及沿在縱向方向132上與第一端119對置之一第二端121安置之一第二外部端子120。多層電容器300可包含複數個介電層及複數個電極層，其中電極層與定位於各相鄰電極層之間的一介電層依一對置且間隔開關係交錯。
另外，如上文所指示，多層電容器可包含一屏蔽電極。例如圖6中所繪示，多層電容器300可包含一第一屏蔽區域210及一第二屏蔽區域212，且屏蔽區域210、212之各者可包含一或多個屏蔽電極層214。屏蔽區域210、212可與活性電極區域216間隔開一介電區域(例如不含任何電極層之介電區域)。
屏蔽電極層214可具有一第一屏蔽電極組態，其中各屏蔽電極220大體上呈矩形。在其他實施例中，屏蔽電極層214可具有一第二屏蔽電極組態，其中屏蔽電極222包含一階梯224，例如上文參考圖1D之電極所解釋。
在一些實施例中，一活性電極區域218可安置於第一屏蔽區域210與第二屏蔽區域212之間。活性電極區域216可包含複數個交替活性電極層218，例如參考圖2A至圖2D所解釋。另外，一對陶瓷蓋227可沿電容器300之頂面及/或底面安置。陶瓷蓋227可包含相同或類似於複數個介電層之介電材料的一介電材料。
參考圖6，在一些實施例中，多層電容器300亦可包含錨電極區域302、304、316及/或318。例如，多層電容器300可包含活性電極區域216之頂部上之一第一錨電極區域304。此外，含有一屏蔽電極層214之一屏蔽電極區域210可定位於第一錨電極區域304上方，諸如在第一錨電極區域304之頂部上。另外，一第二錨電極區域302可定位於屏蔽電極區域210上方，諸如在屏蔽電極區域210之頂部上。類似地，多層電容器300可包含活性電極區域216下方(諸如直接在活性電極區域216下方)之一第三錨電極區域316。此外，含有一屏蔽電極層214之一屏蔽電極區域210可定位於第三錨電極區域316下方，諸如直接在第三錨電極區域316下方。另外，一第四錨電極區域318可定位於屏蔽電極區域210下方，諸如直接在屏蔽電極區域210下方。就此而言，例如，活性電極區域216可安置於第一錨電極區域304與第三錨電極區域316之間。活性電極區域216可如上文參考圖1A至圖1C、圖2A至圖2C所描述般或如下文將參考圖8A至圖8D描述般組態。
參考圖7A，錨電極區域302、304、316及/或318可包含各具有一對錨電極312之複數個錨電極層310。錨電極312可包含一對電極臂314。錨電極312之各電極臂314可(例如)依類似於上文參考圖1A及圖2之電極所描述之方式的一方式包含一主部分328及一階梯部分330。
參考圖7B至圖7D，錨電極312可具有各種組態。例如，參考圖7B，在一些實施例中，錨電極312之電極臂314可不包含一階梯。例如，此等電極可呈現為無階梯之一C形組態。參考圖7C，在一些實施例中，錨電極312之電極臂314可包含自錨電極312之一外橫向邊緣322向內偏移之一階梯部分320。參考圖7D，在其他實施例中，階梯部分320可自錨電極312之臂314之一內橫向邊緣324偏移。然而，其他組態係可行的。例如，在一些實施例中，階梯部分320可自外橫向邊緣322及內橫向邊緣324兩者偏移。
參考圖8A至圖8C，在一些實施例中，活性電極106、108可具有各種其他組態。例如，參考圖8A，在一些實施例中，第一電極106及第二電極108之各者可包含一單一臂110、202而非上文相對於圖1A所描述之一對臂110。就此而言，此等電極可包含一電極，其含有自一基底延伸之一中心部分及亦自基底部分延伸之一電極臂；同時，反電極可包含一基底部分及自此第二電極之基底部分延伸之僅一個電極臂。
參考圖8B，在一些實施例中，第一電極106及第二電極108之各者可包含中心部分112。例如，除自一各自基底部分延伸之至少一電極臂110、202 (諸如兩個電極臂110、202)之外，各電極106、108亦可包含自各自基底部分延伸之一中心部分112。
參考圖8C，在一些實施例中，電極106、108之電極臂110、202可具有自一電極臂之主部分之一內橫向邊緣324向外偏移電極層之電極106、108之至少一者之一橫向中心線236的一階梯部分130。最後，參考圖8D，在一些實施例中，電極106、108之電極臂110可具有自電極臂110、202之外橫向邊緣322及內橫向邊緣324兩者偏移之階梯部分130。II. 插入損耗
本發明之態樣係針對一種展現定向敏感插入損耗特性之寬頻多層電容器。寬頻多層電容器可展現一第一定向上一測試頻率處之一插入損耗，其自一第二定向上測試頻率處之一插入損耗變動大於約0.3 dB。在第一定向上，多層陶瓷電容器100之縱向方向132可與安裝表面101平行(例如圖1E中所繪示)。在第一定向上，電極(例如活性電極106、108及屏蔽電極22、24)可大體上與安裝表面101平行。另外，在第一定向上，屏蔽電極區域1 (其包含屏蔽電極22、24)可定位於活性電極區域14 (其包含複數個活性電極106、108)與安裝表面101之間，例如圖1E中所繪示。
參考圖9，在第二定向上，多層陶瓷電容器100可圍繞縱向方向136相對於第一定向(圖1E中所繪示)旋轉180度。因此，在第二定向上，介電區域16可相對於Z方向136定位於活性電極區域14與安裝表面101之間。
電容器可展現第一定向上大於約2 GHz之一測試頻率處之一第一插入損耗值及第二定向上測試頻率處之一第二插入損耗值。在一些實施例中，測試頻率可在自約10 GHz至約30 GHz或更高之範圍內。第二插入損耗值可與第一插入損耗值相差至少約0.3 dB。III. 測試方法
一測試總成可用於測試根據本發明之態樣之一電容器之效能特性，諸如插入損耗及回波損耗。例如，電容器可安裝至一測試板。一輸入線及一輸出線可各與測試板連接。測試板可包含使輸入線及輸出線與電容器之各自外部終端電連接之微帶線或測試跡線。測試跡線可間隔開約0.432毫米 (0.017吋)或約0.610毫米 (0.024吋)。
可使用一源信號產生器(例如一1806 Keithley 2400系列源量測單元(SMU)，例如一Keithley 2410-C SMU)來將一輸入信號施加於輸入線且可在輸出線處量測電容器之所得輸出信號(例如使用源信號產生器)。可針對具有相同設計及標稱尺寸之多個電容器重複此測試方法。可在第一定向及第二定向上量測插入損耗結果。可計算此等插入損耗結果之間的差且使其平均化以判定電容器群組之標稱插入損耗敏感度值。
可針對本文中所描述之電容器之各種組態重複此程序。實例
針對第一定向及第二定向上之插入損耗回應特性來製造及測試具有上文相對於圖1A至圖1E所描述之組態的八個多層陶瓷電容器。多層陶瓷電容器具有與圖1A至圖1E之標註尺寸對應之以下尺寸。
尺寸 元件符號 長度
長度 21 1000微米 (0.04吋)
寬度 - 500微米 (0.02吋)
第一屏蔽間隙距離 42 51微米 (0.002吋)
屏蔽電極偏移距離 32 150微米 (0.006吋)
電容器厚度 56 510微米 (0.020吋)
底部外部端子間隔距離 142 381微米 (0.015吋)
底部屏蔽至底面距離 63 12.7微米 (0.0005吋)
介電區域厚度 58 71.1微米 (0.0028吋)
屏蔽電極區域厚度 61 71.1微米 (0.0028吋)
活性電極區域厚度 59 367.8微米 (0.0145吋)
因此，電容器之長度21與底部外部端子間隔距離142之比率係約2.6。
量測相同設計及標稱尺寸(在製造容限內)之八個多層陶瓷電容器之插入損耗回應特性。在第一定向及第二定向上依30 GHz及40 GHz取樣八個多層陶瓷電容器之各者之插入損耗值。計算各電容器之30 GHz及40 GHz處之第一定向及第二定向之插入損耗值之差。平均化30 GHz及40 GHz處之所得插入損耗Δ值以分別判定第一定向與第二定向之間的30 GHz及40 GHz處之以下平均插入損耗Δ值：
測試頻率(GHz) 平均插入損耗Δ (dB) 插入損耗之標準偏差
30 0.332 0.041
40 0.324 0.051
如上表中所展示，所製造之多層陶瓷電容器之平均插入損耗在30 GHz及40 GHz兩者處大於0.3 dB且在30 GHz及40 GHz處分別具有0.041及0.05之一標準偏差。八個多層陶瓷電容器之群組之30 GHz及40 GHz處之平均插入損耗Δ值之標準偏差亦如上表中所展示般計算。
圖10描繪展現非常接近上述平均值之插入損耗值的多層陶瓷電容器之一者之一插入損耗回應曲線。來自圖10之插入損耗回應曲線之第一定向上之插入損耗與第二定向上之插入損耗之間的差係如下：
測試頻率(GHz) 插入損耗(dB)
30 0.330
40 0.325
另外，電容器可展現第一定向上之優異插入損耗特性。參考圖10，第一定向上之插入損耗302在約10 GHz、約20 GHz、約30 GHz、約40 GHz、約50 GHz及約60 GHz處大於約-0.8 dB。第一定向上之插入損耗302在約10 GHz、約20 GHz、約30 GHz及約40 GHz處大於約-0.5 dB。
一般技術者可在不背離本發明之精神及範疇之情況下實踐本發明之此等及其他修改及變動。另外，應瞭解，各種實施例之態樣可完全或部分互換。此外，一般技術者應瞭解，以上描述僅供例示，且不意欲限制隨附申請專利範圍中進一步所描述之本發明。
10:電極區域 12:介電區域 14:活性電極區域 16:屏蔽電極區域/介電區域 18:頂面 19:最低活性電極層 20:底面 21:電容器長度 22:第一屏蔽電極 23:中心邊緣間隙距離 24:第二屏蔽電極/中心端間隙距離 26:屏蔽電極層 27:第一寬度 28:第一縱向邊緣 29:第二寬度 30:第二縱向邊緣 32:屏蔽電極偏移距離 34:第一屏蔽電容區域 36:第二屏蔽電容區域 38:寬度 40:寬度 42:第一屏蔽間隙距離 44:第二屏蔽間隙距離 46:第三屏蔽間隙距離 48:第三縱向邊緣 50:縱向中心線 51:第三屏蔽電容區域 52:第一虛設片電極 54:第二虛設片電極 56:電容器厚度 58:介電區域厚度 59:活性電極區域厚度 60:第一縱向邊緣 61:屏蔽電極區域厚度 62:第二縱向邊緣 63:屏蔽至底面距離 64:臂偏移距離 65:最高電極層 67:第一屏蔽至活性距離 100:寬頻多層陶瓷電容器 101:安裝表面 102:活性電極層/第一電極層 104:活性電極層/第二電極層 106:第一電極/活性電極 108:第二電極/活性電極 110:電極臂 111:浮動電極 112:中心部分/中心區域 112':主電容元件/主電容器 114:基底部分 118:第一外部端子/終端 119:第一端 120:第二終端/第二外部端子 121:第二端 122:中心電容區域 122':中心電容元件/次電容器 124:臂間隙電容區域 124':臂間隙電容元件/次電容器 125:主臂間隙電容區域 125':電容元件/次電容器 126:階梯間隙電容區域 126':電容元件/次電容器 128:主部分 130:階梯部分 132:縱向方向 134:橫向方向 136:Z方向 138:底部部分 140:底部部分 142:底部外部端子間隔距離 144:頂部部分 146:頂部部分 148:頂部外部端子間隔距離 160:電容器 162:介電區域 164:底部屏蔽電極區域 166:頂部屏蔽電極區域 167:縱向中心線 168:屏蔽至頂面距離 169:第二屏蔽至活性距離 202:電極臂 210:第一屏蔽區域 212:第二屏蔽區域 214:屏蔽電極層 216:活性電極區域 218:活性電極層 220:屏蔽電極 222:屏蔽電極 224:階梯 226:臂間隙 227:陶瓷蓋 236:橫向中心線 240:主臂間隙 242:階梯臂間隙 300:多層電容器 302:第二錨電極區域/第一定向上之插入損耗 304:第一錨電極區域 310:錨電極層 312:錨電極 314:電極臂 316:第三錨電極區域 318:第四錨電極區域 320:階梯部分 322:外橫向邊緣 324:內橫向邊緣 328:主部分 330:階梯部分
本說明書之剩餘部分(包含參考附圖)中更具體闡述本發明之一完全及有利揭示(包含熟習技術者所認為之本發明之最佳模式)，其中：
圖1A繪示根據本發明之態樣之一活性電極層之一實施例之一俯視圖；
圖1B繪示根據本發明之態樣之如圖1A中所展示般組態之交替電極層之一透視圖；
圖1C繪示根據本發明之態樣之其中形成多個電容區域之圖1A之活性電極層之實施例之一俯視圖；
圖1D繪示根據本發明之態樣之其中形成多個電容區域之一屏蔽電極層之實施例之一俯視圖；
圖1E繪示根據本發明之態樣之包含多個區域(其中如圖1A至圖1C中所展示般組態活性電極層且如圖1C中所展示般組態一屏蔽電極層)之一電容器之一實施例之一側視橫截面圖；
圖2A繪示根據本發明之態樣之一活性電極層之另一實施例之一俯視圖；
圖2B繪示根據本發明之態樣之其中形成多個電容區域之圖2A之活性電極層之實施例之一俯視圖；
圖2C繪示根據本發明之態樣之如圖2A中所展示般組態之交替電極層之一透視圖；
圖3A繪示根據本發明之態樣之包含多個區域(其中如圖2A至圖2C中所展示般組態活性電極層且如圖1D中所展示般組態一屏蔽電極層)之一電容器之另一實施例之一側視橫截面圖；
圖3B繪示根據本發明之態樣之一電容器之另一實施例；
圖4描繪具有多個電容區域之圖1A至圖1E中所繪示之一電容器之實施例之一電路示意圖；
圖5描繪具有多個電容區域之圖2A至圖2C中所繪示之一電容器之實施例之一電路示意圖；
圖6繪示本發明之一電容器之一實施例之一側視橫截面圖；
圖7A至圖7D繪示根據本發明之一實施例之圖6之電容器之錨電極、屏蔽電極及活性電極之俯視圖；
圖8A至圖8D繪示根據本發明之特定實施例之活性電極層之額外實施例之俯視圖；
圖9繪示第二定向上之圖1E之電容器；及
圖10描繪針對所製造之八個多層陶瓷電容器之一多層陶瓷所量測之一插入損耗回應曲線。
10:電極區域
12:介電區域
14:活性電極區域
16:屏蔽電極區域
18:頂面
19:最低活性電極層
20:底面
21:電容器長度
22:第一屏蔽電極
24:第二屏蔽電極
56:電容器厚度
58:介電區域厚度
59:活性電極區域厚度
61:屏蔽電極區域厚度
63:屏蔽至底面距離
65:最高電極層
67:第一屏蔽至活性距離
100:寬頻多層陶瓷電容器
101:安裝表面
102:活性電極層/第一電極層
104:活性電極層/第二電極層
106:第一電極/活性電極
108:第二電極/活性電極
118:第一外部端子/終端
119:第一端
120:第二終端/第二外部端子
121:第二端
132:縱向方向
136:Z方向
142:底部外部端子間隔距離
148:頂部外部端子間隔距離

Claims (22)

  1. 一種寬頻多層陶瓷電容器，其具有一第一端及沿垂直於一橫向方向之一縱向方向與該第一端間隔開之一第二端，該橫向方向及該縱向方向各垂直於一Z方向，且其中該電容器包括一頂面及沿該Z方向與該頂面對置之一底面，該寬頻多層陶瓷電容器包括： 一單片體，其包括沿該Z方向堆疊之複數個介電層； 複數個活性電極，其等配置於該單片體內； 一第一外部端子，其沿該第一端安置，該第一外部端子包含沿該電容器之該底面延伸之一底部部分； 一第二外部端子，其沿該第二端安置，該第二外部端子包含沿該電容器之該底面延伸之一底部部分，該第一外部端子之該底部部分及該第二外部端子之該底部部分沿該縱向方向間隔開一底部外部端子間隔距離； 一底部屏蔽電極，其配置於該單片體內之該複數個活性電極與該電容器之該底面之間，該底部屏蔽電極與該電容器之該底面間隔開一底部屏蔽至底部距離； 其中： 該底部屏蔽至底部距離在自約3微米至約100微米之範圍內；且 該電容器具有該電容器之該第一端與該第二端之間的沿該縱向方向之一電容器長度，且其中該電容器長度與該底部外部端子間隔距離之一比率小於約4。
  2. 如請求項1之寬頻多層陶瓷電容器，其中： 該第一外部端子包含沿該電容器之該頂面延伸之一頂部部分； 該第二外部端子包含沿該電容器之該頂面延伸之一頂部部分；且 該第一外部端子之該頂部部分及該第二外部端子之該頂部部分沿該縱向方向間隔開約等於該底部外部端子間隔距離之一頂部外部端子間隔距離。
  3. 如請求項1之寬頻多層陶瓷電容器，其中該單片體包括一介電材料，且其中該介電材料沿該電容器之該底面暴露於該第一外部端子之該底部部分與該第二外部端子之該底部部分之間。
  4. 如請求項1之寬頻多層陶瓷電容器，其中該底部屏蔽電極定位於該複數個活性電極與該電容器之該底面之間。
  5. 如請求項4之寬頻多層陶瓷電容器，其進一步包括定位於該複數個活性電極與該電容器之該頂面之間的一頂部屏蔽電極。
  6. 如請求項5之寬頻多層陶瓷電容器，其中： 該頂部屏蔽電極與該電容器之該頂面間隔開一頂部屏蔽至頂部距離；且 該頂部屏蔽至頂部距離與該底部屏蔽至底部距離之一比率介於約0.8至約1.2之間。
  7. 如請求項1之寬頻多層陶瓷電容器，其中該電容器厚度與該底部屏蔽至底部距離之一比率大於約2。
  8. 如請求項1之寬頻多層陶瓷電容器，其進一步包括沿該Z方向與該底部屏蔽電極大致對準之一額外底部屏蔽電極，且其中該底部屏蔽電極與該第一外部端子連接，且該額外底部屏蔽電極與該第二外部端子連接。
  9. 如請求項1之寬頻多層陶瓷電容器，其中： 該底部屏蔽電極與該第一外部端子連接； 該底部屏蔽電極具有與該橫向方向對準且背離該第一外部端子之一第一縱向邊緣； 該底部屏蔽電極具有與該橫向方向對準且背離該第一外部端子之一第二縱向邊緣；且 該第二縱向邊緣自該第一縱向邊緣沿該縱向方向偏移一屏蔽電極偏移距離。
  10. 如請求項9之寬頻多層陶瓷電容器，其進一步包括與該第二外部端子連接且沿該Z方向與該底部屏蔽電極大致對準之一額外底部屏蔽電極，且其中： 該額外底部屏蔽電極具有與該橫向方向對準且背離該第二外部端子之一第一縱向邊緣； 該額外底部屏蔽電極具有與該橫向方向對準且背離該第二外部端子之一第二縱向邊緣；且 該第二縱向邊緣自該第一縱向邊緣沿該縱向方向偏移約該屏蔽電極偏移距離。
  11. 如請求項10之寬頻多層陶瓷電容器，其中一第一屏蔽間隙距離沿該縱向方向形成於該底部屏蔽電極之該第一縱向邊緣與該額外底部屏蔽電極之該第一縱向邊緣之間。
  12. 如請求項11之寬頻多層陶瓷電容器，其中該電容器具有該電容器之該第一端與該第二端之間的沿該縱向方向之一電容器長度，且其中該電容器長度與該第一屏蔽間隙距離之一比率大於約2。
  13. 如請求項10之寬頻多層陶瓷電容器，其中一第二屏蔽間隙距離沿該縱向方向形成於該底部屏蔽電極之該第二縱向邊緣與該額外底部屏蔽電極之該第二縱向邊緣之間。
  14. 如請求項13之寬頻多層陶瓷電容器，其中該電容器具有該電容器之該第一端與該第二端之間的沿該縱向方向之一電容器長度，且其中該電容器長度與該屏蔽電極偏移距離之一比率大於約2。
  15. 如請求項1之寬頻多層陶瓷電容器，其中該寬頻多層陶瓷電容器無沿該Z方向位於該複數個活性電極層上方之屏蔽電極。
  16. 如請求項1之寬頻多層陶瓷電容器，其進一步包括該複數個活性電極與該電容器之該頂面之間的一介電區域，該介電區域無電極層。
  17. 如請求項1之寬頻多層陶瓷電容器，其中該等活性電極層之至少一者包括一第一電極，該第一電極包括與該第一外部端子電連接之一基底部分、自該基底部分沿該縱向方向延伸之一第一電極臂及自該基底部分沿該縱向方向延伸之一中心部分。
  18. 如請求項1之寬頻多層陶瓷電容器，其中該寬頻多層陶瓷電容器展現約20 GHz處大於約-0.4 dB之一插入損耗。
  19. 如請求項1之寬頻多層陶瓷電容器，其中該寬頻多層陶瓷電容器展現約30 GHz處大於約-0.4 dB之一插入損耗。
  20. 如請求項1之寬頻多層陶瓷電容器，其中該寬頻多層陶瓷電容器展現自約5 GHz至約20 GHz之大於約-0.4 dB之一插入損耗。
  21. 如請求項1之寬頻多層陶瓷電容器，其中該寬頻多層陶瓷電容器展現自約20 GHz至約40 GHz之大於約-0.4 dB之一插入損耗。
  22. 一種形成一寬頻多層陶瓷電容器之方法，該寬頻多層陶瓷電容器具有一第一端及沿垂直於一橫向方向之一縱向方向與該第一端間隔開之一第二端，該橫向方向及該縱向方向各垂直於一Z方向，且該電容器具有一頂面及沿該Z方向與該頂面對置之一底面，該方法包括： 在複數個活性電極層上形成複數個活性電極； 在一屏蔽電極層上形成一底部屏蔽電極； 堆疊該複數個活性電極層、該屏蔽電極層及複數個介電層以形成一單片體，其中該底部屏蔽電極與該電容器之該底面間隔開自約3微米至約100微米之範圍內的一底部屏蔽至底部距離； 在該單片體之一第一端上形成一第一外部終端，該第一外部端子包含沿該電容器之該底面延伸之一底部部分； 在該單片體之一第二端上形成一第二外部終端，該第二外部端子包含沿該電容器之該底面延伸之一底部部分，該第一外部端子之該底部部分及該第二外部端子之該底部部分沿該縱向方向間隔開一底部外部端子間隔距離，其中該電容器具有該電容器之該第一端與該第二端之間的沿該縱向方向之一電容器長度，且其中該電容器長度與該底部外部端子間隔距離之一比率小於約4。
TW109102924A 2019-01-28 2020-01-30 具有超寬頻效能的多層陶瓷電容器 TW202109572A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201962797542P 2019-01-28 2019-01-28
US62/797,542 2019-01-28

Publications (1)

Publication Number Publication Date
TW202109572A true TW202109572A (zh) 2021-03-01

Family

ID=71732671

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109102924A TW202109572A (zh) 2019-01-28 2020-01-30 具有超寬頻效能的多層陶瓷電容器

Country Status (7)

Country Link
US (2) US11361907B2 (zh)
JP (2) JP7252357B2 (zh)
KR (1) KR20210098546A (zh)
CN (1) CN113316829B (zh)
DE (1) DE112020000543T5 (zh)
TW (1) TW202109572A (zh)
WO (1) WO2020159813A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020159809A1 (en) 2019-01-28 2020-08-06 Avx Corporation Multilayer ceramic capacitor having ultra-broadband performance
US11361907B2 (en) * 2019-01-28 2022-06-14 KYOCERA AVX Components Corporation Multilayer ceramic capacitor having ultra-broadband performance
US11211201B2 (en) 2019-01-28 2021-12-28 Avx Corporation Multilayer ceramic capacitor having ultra-broadband performance
DE112020000549T5 (de) * 2019-01-28 2021-10-14 Avx Corporation Mehrschichtiger Keramikkondensator mit Ultrabreitbandleistungsfähigkeit
WO2020159807A1 (en) 2019-01-28 2020-08-06 Avx Corporation Multilayer ceramic capacitor having ultra-broadband performance
US11705280B2 (en) 2019-04-25 2023-07-18 KYOCERA AVX Components Corporation Multilayer capacitor having open mode electrode configuration and flexible terminations
KR20210074610A (ko) * 2019-12-12 2021-06-22 삼성전기주식회사 적층 세라믹 전자부품 및 이의 제조 방법
JP7462846B2 (ja) 2021-01-07 2024-04-05 キョーセラ・エイブイエックス・コンポーネンツ・コーポレーション 超広帯域性能を有する積層セラミックコンデンサ
US11830676B2 (en) 2021-01-07 2023-11-28 KYOCERA AVX Components Corporation Multilayer ceramic capacitor having ultra-broadband performance
KR20230100941A (ko) * 2021-12-29 2023-07-06 주식회사 아모텍 세라믹 커패시터

Family Cites Families (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2852372B2 (ja) 1989-07-07 1999-02-03 株式会社村田製作所 積層セラミックコンデンサ
JP2890985B2 (ja) 1992-06-16 1999-05-17 株式会社村田製作所 バンドパスフィルタ
DE69432059T2 (de) 1993-08-24 2003-11-20 Matsushita Electric Ind Co Ltd Geschichtetes dielektrisches Filter
JP3201466B2 (ja) 1997-03-31 2001-08-20 日本電気株式会社 導電性高分子端子および固体電解コンデンサ
US6191933B1 (en) 1998-01-07 2001-02-20 Tdk Corporation Ceramic capacitor
JP2002343677A (ja) 2001-05-14 2002-11-29 Murata Mfg Co Ltd コンデンサ内蔵型積層電子部品
JP3885938B2 (ja) * 2002-03-07 2007-02-28 Ｔｄｋ株式会社 セラミック電子部品、ペースト塗布方法及びペースト塗布装置
US7463474B2 (en) 2002-04-15 2008-12-09 Avx Corporation System and method of plating ball grid array and isolation features for electronic components
US7177137B2 (en) 2002-04-15 2007-02-13 Avx Corporation Plated terminations
US6816356B2 (en) 2002-05-17 2004-11-09 Daniel Devoe Integrated broadband ceramic capacitor array
US6587327B1 (en) 2002-05-17 2003-07-01 Daniel Devoe Integrated broadband ceramic capacitor array
US6900708B2 (en) 2002-06-26 2005-05-31 Georgia Tech Research Corporation Integrated passive devices fabricated utilizing multi-layer, organic laminates
JP2007515794A (ja) 2003-12-22 2007-06-14 エックストゥーワイ アテニュエイターズ，エルエルシー 内部で遮蔽されたエネルギー調節器
US20050248908A1 (en) 2004-05-06 2005-11-10 Gunther Dreezen Termination coating
US7334981B2 (en) 2004-10-29 2008-02-26 General Electric Company Counter-rotating gas turbine engine and method of assembling same
TWI277988B (en) 2004-11-18 2007-04-01 Tdk Corp Multilayer capacitor
JP4462194B2 (ja) 2006-01-17 2010-05-12 Ｔｄｋ株式会社 積層型貫通コンデンサアレイ
US8238075B2 (en) 2006-02-22 2012-08-07 Vishay Sprague, Inc. High voltage capacitors
US7336475B2 (en) 2006-02-22 2008-02-26 Vishay Vitramon, Inc. High voltage capacitors
JP4374041B2 (ja) 2007-07-09 2009-12-02 Ｔｄｋ株式会社 積層コンデンサ
CN101868838B (zh) 2007-11-22 2011-11-09 株式会社村田制作所 层叠陶瓷电子元件
US8125762B2 (en) * 2008-08-11 2012-02-28 Vishay Sprague, Inc. High voltage capacitors
US8446705B2 (en) * 2008-08-18 2013-05-21 Avx Corporation Ultra broadband capacitor
JP4835686B2 (ja) * 2008-12-22 2011-12-14 Ｔｄｋ株式会社 積層コンデンサ
CN102473522A (zh) 2009-07-01 2012-05-23 凯米特电子公司 具有高电压容量的高电容多层
KR20120068622A (ko) 2010-12-17 2012-06-27 삼성전기주식회사 외부전극용 도전성 페이스트 조성물, 이를 포함하는 적층 세라믹 커패시터 및 그 제조방법
JP5267548B2 (ja) 2010-12-24 2013-08-21 Ｔｄｋ株式会社 積層コンデンサ
JP5353911B2 (ja) 2011-01-28 2013-11-27 株式会社村田製作所 電子部品及び基板モジュール
JP2012253057A (ja) 2011-05-31 2012-12-20 Tdk Corp 貫通コンデンサ及び貫通コンデンサの製造方法
KR20130042924A (ko) 2011-10-19 2013-04-29 삼성전기주식회사 적층 세라믹 전자 부품
US20130107419A1 (en) 2011-10-28 2013-05-02 Kemet Electronics Corporation Multilayered ceramic capacitor with improved lead frame attachment
US9087648B2 (en) 2012-03-26 2015-07-21 Kemet Electronics Corporation Asymmetric high voltage capacitor
KR101444540B1 (ko) 2012-11-20 2014-09-24 삼성전기주식회사 적층 세라믹 커패시터, 적층 세라믹 커패시터의 회로 기판 실장 구조 및 적층 세라믹 커패시터의 포장체
KR101525666B1 (ko) 2013-07-11 2015-06-03 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조 방법
JP2015070144A (ja) 2013-09-30 2015-04-13 京セラ株式会社 積層コンデンサおよび閃光発光装置
KR101514558B1 (ko) * 2013-10-28 2015-04-22 삼성전기주식회사 적층 세라믹 커패시터
KR102089694B1 (ko) 2014-04-30 2020-03-16 삼성전기주식회사 적층 세라믹 전자부품
KR102089700B1 (ko) * 2014-05-28 2020-04-14 삼성전기주식회사 적층 세라믹 커패시터, 적층 세라믹 커패시터의 제조 방법 및 적층 세라믹 커패시터의 실장 기판
US9997295B2 (en) 2014-09-26 2018-06-12 Murata Manufacturing Co., Ltd. Electronic component
US9443656B2 (en) 2014-09-30 2016-09-13 Murata Manufacturing Co., Ltd. Tensile stress resistant multilayer ceramic capacitor
US10083795B2 (en) 2014-09-30 2018-09-25 Murata Manufacturing Co., Ltd. Multilayer ceramic capacitor and mounted structure with multilayer ceramic capacitor
KR102048098B1 (ko) 2014-11-04 2019-11-22 삼성전기주식회사 적층 칩 전자부품 및 그 실장 기판
KR102029497B1 (ko) 2014-11-04 2019-11-08 삼성전기주식회사 적층 칩 전자부품 및 그 실장 기판
KR101659209B1 (ko) * 2015-02-10 2016-09-22 삼성전기주식회사 적층 세라믹 전자부품 및 이를 구비한 기판
US9847173B2 (en) 2015-06-26 2017-12-19 Murata Manufacturing Co., Ltd. Mounting substrate
JP6405327B2 (ja) * 2016-02-26 2018-10-17 太陽誘電株式会社 積層セラミックコンデンサ
JP6841611B2 (ja) * 2016-07-25 2021-03-10 太陽誘電株式会社 積層セラミックコンデンサ
JP6860995B2 (ja) 2016-08-29 2021-04-21 太陽誘電株式会社 積層セラミックコンデンサ
US20180374646A1 (en) * 2017-06-26 2018-12-27 Vishay Israel Ltd. Wideband coupling capacitor
DE112019001177T5 (de) * 2018-03-06 2020-12-10 Avx Corporation Mehrschichtiger Keramikkondensator mit Ultrabreitbandleistungsfähigkeit
CN114709075A (zh) * 2018-03-06 2022-07-05 京瓷Avx元器件公司 具有超宽带性能的多层陶瓷电容器
DE112020000549T5 (de) * 2019-01-28 2021-10-14 Avx Corporation Mehrschichtiger Keramikkondensator mit Ultrabreitbandleistungsfähigkeit
US11361907B2 (en) * 2019-01-28 2022-06-14 KYOCERA AVX Components Corporation Multilayer ceramic capacitor having ultra-broadband performance
US11211201B2 (en) * 2019-01-28 2021-12-28 Avx Corporation Multilayer ceramic capacitor having ultra-broadband performance
WO2020159807A1 (en) * 2019-01-28 2020-08-06 Avx Corporation Multilayer ceramic capacitor having ultra-broadband performance
WO2020159809A1 (en) * 2019-01-28 2020-08-06 Avx Corporation Multilayer ceramic capacitor having ultra-broadband performance
US11705280B2 (en) 2019-04-25 2023-07-18 KYOCERA AVX Components Corporation Multilayer capacitor having open mode electrode configuration and flexible terminations

Also Published As

Publication number Publication date
CN113316829A (zh) 2021-08-27
DE112020000543T5 (de) 2021-10-07
JP2022523497A (ja) 2022-04-25
WO2020159813A1 (en) 2020-08-06
US11361907B2 (en) 2022-06-14
KR20210098546A (ko) 2021-08-10
US20220293348A1 (en) 2022-09-15
JP2023078383A (ja) 2023-06-06
US20200243265A1 (en) 2020-07-30
CN113316829B (zh) 2023-07-18
JP7252357B2 (ja) 2023-04-04
US11664169B2 (en) 2023-05-30

Similar Documents

Publication Publication Date Title
US11664169B2 (en) Multilayer ceramic capacitor having ultra-broadband performance
US11728092B2 (en) Multilayer ceramic capacitor having ultra-broadband performance
US11211201B2 (en) Multilayer ceramic capacitor having ultra-broadband performance
US11270842B2 (en) Multilayer ceramic capacitor having ultra-broadband performance
US11495406B2 (en) Multilayer ceramic capacitor having ultra-broadband performance
US20240062959A1 (en) Multilayer Ceramic Capacitor
US20220216011A1 (en) Multilayer Ceramic Capacitor Having Ultra-Broadband Performance
US11984262B2 (en) Multilayer ceramic capacitor having ultra-broadband performance
US11984268B2 (en) Multilayer ceramic capacitor having ultra-broadband performance
US11830676B2 (en) Multilayer ceramic capacitor having ultra-broadband performance
US20230368977A1 (en) Multilayer Ceramic Capacitor Having Ultra-Broadband Performance