TW411481B

TW411481B - An inductance device

Info

Publication number: TW411481B
Application number: TW087114719A
Authority: TW
Inventors: Shu-Ang Zhou; Thomas Lewin
Original assignee: Ericsson Telefon Ab L M
Priority date: 1998-03-24
Filing date: 1998-09-04
Publication date: 2000-11-11
Also published as: KR20010041972A; CA2325535A1; EP1068642B1; SE9800989D0; DE69935426D1; WO1999049513A1; CN1294757A; US6194987B1; DE69935426T2; SE9800989L; JP2002508592A; AU3350499A; EP1068642A1; SE512699C2

Description

411481 i五、#明說明（1) I發明技衔領域 ! 本發明關於一電感裝置。本發明亦關於包含此一電感裝丨置之一積"1¾¾路晶片。 i相關技藝說明 | 一電路組件通常說明為具有一卩旦抗z與一電阻部分和一無效部分=易言之一組件具有一電阻R和一電抗-X。電抗X 可包含一電感部分’提俱举件阻抗之電感性及電卩旦性。 N, M. Nguyen 與 R. G, Meyer 所著論文 'v Si Ί c-Compatible Inductors and LC Passive Filters (IEEE Journal of Solid-State Circuits,

I I Vol. 2 5, No. 4, 19 90 )揭示α —矽基體上鋁製成之一方形 I螺旋感應器"電感係數為9，7 η Η之所揭示感應器亦具有 i 1 5，4歐择之串錯電阻及在0，9十億赫茲小於4之最大Q !值=因此，所揭示感應器之性能受到金眉電阻之限制3 i ! | 講文 ''Microwave Inductors and Capacitors in Standard Multilevel Interconnet Silicon ! Technology (IEEE Transactions on Microwave I Theory and Technique, V o 1. 4 , N o 1 January 1 9 9 6 ) i揭示一矽基體上之螺旋感應H。所揭示感應器具有四圏， ;及铰據標準0. 8微岽BiCMOS矽晶技術製成、藉由連接多重丨金屬層與密集轉接陣列而得之較厚金屬線路。所揭示螺旋丨感，¾器具有三層相互以一轉接障列連接之金屬層，及位於 I矽基體内所供給四金屬層中最下層之一下通路=此論文提 |出此一感應器在4十億赫茲評估後Q值為9 * 3。

三' 發^說明〔2)

:概要 I : 本發明_關於提供具有一有利高Q值之一感應器之問題5 . i 丨更钥確地說本發明關於提供同時具有一高電感值和一低電丨 α阻損失之一電感裝置之問題· | : 比外本發明關於提供在高頻率具有有利性能特質之一積 i 丨廷電路感應器之問題。依攄習知技藝之積體電路感應器特！； ! 丨別受困於低Q值。丨 i 本發明之一進一步主題在實現一積體電路感應器運作於 i i高於300百萬赫茲之頻率與一改良後Q值。丨 : ! 以上問題依據本發明之一實施例籍由提供包括一第一和 : 丨一第二電極與兩導體之一電感4氏置加以提出。每一導璧在 i _ |電極間構成一迴路，使供給第一電極之一電流分配於導 I體=每一電流產生一磁場。導體經配置使導體電流在導體丨間一空間所產生之合#磁場大於每一導體在該空間内所產 :生之桂場。 : 比設計具有降低電感裝置電阻值之優點，因為自電子學提.55叫言兩導逢為並癖。有利的是，此設計亦具有提俣一高電感值之驚人效果。丨此事待別騖人係因習知電子技術知識中並聯之感應器導至 i較·:¾淨電感，並错電卩旦亦受相同原理主導。：此電感裝置亦獲得一有利增加之品質係數。铰據本‘發明實施例電感裝置所提供之一進一步優點，係丨降饫或排除配置於電感裝置旁邊其他電路或組件上之電磁 ;干擾。

C:\DATA\DATA28\53705.dlq 第 6 頁 4114S1 三'發玥說θ (3)_____. S式簡單說明為能輕易瞭解本發明，本文將籍由實例並參照附屬圖式加以說明，圖式中：圖1為依據習知技藝一感應器之一概要等效表示法，其具有一電感性卩且抗和一電阻性阻抗。圖2為依據本發明一實施例之一電感裝置頂視平靣圖；圖3為圖2所示電感裝置沿剖線A~ A、向箭頭A方向所得之剖靣圖。圖4為圖2所示電感裝置之一頂視平靣圖，圖内包含圖示之磁通量線。圖5為依據本發明一第二實施例之一電感裝置頂視平面圖= - 圖6為電感裝置一苐三實施例之一概要表現法= S 7為依據一第四實施例製造、類似於圖2所示之一電感装i剖靣圖。 |實孢例詳細說明 I 1 2為依據本發明一實施例之一電感裝置10頂視平面 ;圖= ' I 電感裝置有一對電極20和30以接收一電子訊號。構成一 i迴落之一第一長彤導體40連接於電極間3亦構成一迴路且 i連接於電極間之一第二長形導體50以幾何上平行於第一導 ί體之方式配置=參照圖2，導體連接至導體20、30使導入第一電極2 0之一電流以一第一方向、例如順時鐘方向流過第一迴路4 〇，且以反方向、亦即逆時鐘方向流過第二迴路

C:\DAT.V\DATA28\53705. ptd 第 7 頁

411481 丨五、發玥說钥（4) :5 0。圖2中導Μ上之箭頭代表以上電流方向= I 於圖2所示實施例中，第一導體迴路為一大致方形迴 I路，具有一第一電極60和一苐二電極70。第一迴路40為方 i 形且外惻量度為D1 X D 2，其中D 1 = 2 5 0徵东而D 2 = 2 5 0微米.。第一導體40具有四直腳，苐一腳110連接電極60，第二稗120讓第一腳接上第三腳130。第三腳130幾何上平行於第一蚜丨10，與第一腳相距1H—2 W之距離。第一導體之第四腳140讓第三腳丨30接上電極70。亦.為方形之第二迴路5 0大體上配置於第一迴路4 0内側， I與第一導體40相距S二60微米之距輮。第二方形迴路50之 |外倒量度為D3 XD4，其中D3 = 1 1 0微来而D4 = 1 1 0徵来。導體宽度為W = 10微米。 ' 苐二導體具有一第一電極80和一第二電極90。參照圖 2，苐一電極80之配置沿第一導體與第一電極60距鎊S。在 j j電極80處導體50自導體40之第一鞞110以一大致正交方向 j 分歧，以沿導體50之第四腳140相距S。因此，第二導體50 具有一第一腳150，其導向垂直於第一導體40之第一腳 110。導韹50之苐二腳160以一鉅齄S平行於導體40之苐三鞞1 3 0。導體5 0之第三腳丨7 0平行於導體4 0之苐二羿丨2 0。導體50之第四腳丨80平行於導體40之第一腳110，旦在與腳 1 4 0於電極9 0連接前跨越苐一腳1 5 0。 3為圖2所示電感裝置10沿剖線A _ A、向箭頭A方向所得之剖面圖。電感裝置1 0裝設.於一基體2 0 0上。第二導體5 0之一下部部分2丨0位於基韹2 0 0正上方。在導

411481 五、發明說L 3) 韹部分2 1 0之上有一電介質層2 2 0辟其與導體5 0之第e .拜 180隔開。依此原則苐一腳150自導1450之苐四腳180下方丨通。 ! 一第一電介質層21 5裝設於基1上、介於電介質層220和 I基韹間，覆蓋除導體部分21 〇位置以外之基體。電介質層 | 220内一轉接開口 230提供導體部分210與導韹50殘铪部分 I間之連接。 | ί 於圖3之左倒顯示第一導體4 0之第一腳1 10，而於圖3之 | i右訇蜀示導體40之第三腳130。導體之厚度T=1微米、如 I圖3所示，且導體係以傳導率為3，5 X 1 〇7S/M之鋁製成。 I 前述電感裝置實施例提供1十億赫茲時丨.3歐姆之電F旦 i |值，其約為一單一迴路電阻值之半數。此電阻之降低對電 j感袞置而言會如下文所述導至一增加之Q值。 I 14為繪出電感裝置機能之電感裝置頂視平面圖。饋入 i電極2 0之一電流i;於接面8 0分配於導體4 0和5 0使一電流i 2 !流入導建40和一電流丨3流入導體50。電流ί .2引起導II附近之一磁場，如圖.示磁通量線2 4 0所 |示方向。電流以相同原則引起導體50附近之一磁場，如 |圖示磁通量線250所示方向。如圖4所示，因兩導ft而有之

I I磁送量以一原則重4於導體間之空間，使磁通量24 0與磁 i通量250¾調合係。因而使導體間空間之總磁通量增加= 易言之，電流i 2所產生之磁通量與電流丨3所產生之.桂通量重疊並增強導韙間空間内之磁通量。電流i 2亦引起離導建4 0較遠之一磁場，如圖示运通量線

第9頁 C:\DATA\DATA28\53705.pcd 411481 :五 '發明說明（6) 260所示。链通量線270清出導體50内電流i 3所產生之磁 !場。由圖4吾等將瞭薜遠離導體40之硅場會相反於遠韹導 I趙5 0之磁場。因此，淨遠磁場會有效降低或抵消。此事具丨 i 〜 I有降低或排除鄰近包含電感裝置ίο之一電路之其他電路或 1 I ! j組件上之電磁干擾效應。：：依據電磁學理論吾等會憶起一電流所產生之磁場強度會丨因舆通過電流之導體之距離r而減少。由圖4吾等會直覺了 ^ 1 解到，在電流12之振幅等於電流13之振幅時，電流i3所產丨 |生之越場在大於導體間距離S之一距離會近似於電流i 2所；產生之磁場值，但為相反方向。因此，磁場诗會相互抵消，且遠離電感裝置丨0之淨磁場會近似零。此效應之原理；繪於圖4内右ί則，其中内加一點之-環代表一磁通量線射έ 纸張朝向讀者，而内有一 X之環表示一磁通量線射入纸： ! 張=電流i 2在距離導體4 0 r2處產生通量Φ 2。電流13在距韹導韹5〇]：:}處產生通量Φ3。在r3 — r2>>S時，通量和03大致相互抵消，因為二者之值大致相同且為反向。

I ! 一電路之品質係數Q慣例上定義為電路電抗與其等效串

I |聯電阻之比率。對具有一電感和一串聯電阻之一電路而言 i其代表下式： : Q = ω L/R (1) ! 相較於習知感應器，此電感裝置1 0對一特定電感提供一 ·· !高Q值。此效應之一目的可直覺地由圖4所示電感裝置之設 |計、考慮導體4 0和5 0之串聯電阻而得到瞭解。自一電阻觀 |點來看，導It 4 0和5 0可視為兩並#電阻器。兩並辯電陧器 .

C:\DATA\DATA28\53705. ptd 第 ID 頁 411481 五、發明說明（7) 之淨電卩且小於一獨立電阻器之電阻=菩前述品貧係數之定義套罔於電感裝置10，吾等會發現降低電阻代表分母R為一較小值，從而增加Q值。因此，電感裝置1Q對一特定電感提供一較高Q值。電感值L與電阻值R和電感裝置10所提供之對應Q值可對前述參照圖2和3之結構套用馬克士威方程式而加以計算。由馬克士威方程式吾等瞭解可得電感值如下： .L = Re [ (AJ^dV ] /Ί2 ( 2 ) Vcod 其中 Γ為向量電位； ‘ Γ為電流密度向量之複合共軛； Vcoil為電導線圏之容積；及 I為輸入至線圈之電流；電感裝置10之電阻R可自下式獲得： R= [ iW/cr)’]/I2 (3) '/c〇ii 其中σ為導體之傳導荜。在方程式（1 )内利用方程式（2 )和（3 )可得電感裝置i 0之Q 值= 為在一初期階段證實電感裝置丨0之機能，發明人在一電腦上利罔習於此技藝者所熟知之軟體工具、例如英格蘭 Vector Fields Ltd 之分析組件 ELECTRAn*0PERA-3dTM 執行

C:\DATA\DATA28\53705.ptd 第 1丨頁五、發玥說明（8) 丨數值化三维電铥場模擬3 I 依據本發明之一祓動電感裝置ίο適用於一積體電路内。丨依據前述實施例並參照圖2和3，電感裝置10可應兩習知矽晶CMOS製造技術製成。電感裝置丨0之生產程序與生產習知一螺旋感應器相同。事實上可利用習知生產技術而無須任何 I改變且沒有任何額外動態電路系統意味著生產一積體電路

I 版本之電感裝置10可以低成本製造。 .. 園5為依據本梦明一苐二實施例之一電感裝置頂視平靣圖。一電流I饋入苐一電極20且在一接面280分為一第二 i |電流12和一第三電流i 3。第二電流i 2自接靣2 8 0流入一内部導Μ迴路2 9 0，而苐三電流13自接面2 8 0流入一外部迴路 300 3 —導體部分310在一接面32『連接電極30與内部迴 i路=在電極3 0焊接靣3 2 0間導體3丨0在3 3 0處跨過導體3 0 0。 i外部迴路導體300經由一交越處340連接至接靣320。 | 16為電感裝置一第三實施例之一概要表現法。圖6所示 i電或裝置350兩個進一步之導體迴路3 60和370，此兩迴路 i容納於上文參照圖4所述一電感裝置中間。四迴路依此原 ί則定義，一迴路容鈉於其他迴4内，且導入電極20之一電

I i流i I分離為四虿流12、i 3、i 4和i 5。以上導建迴路4 0、5 0 ' ' i 360和370為耦合使導體電流所產生之磁場在兩鄭近導ϋ間丨之空間内符合=易言之，兩相鄰二維導體所產生之磁通量_ ί :與正交於導體平靣之磁通量得以增強。 I 圖6繪出饋入第一電極20之一電流、在一接面380分耧為 i —電流丨2和一電流i3。電流ί/在一接面390分離為一電流ι3

C:\DATA\DATA28\53705.ptd g 12 I 411481 五'發明說明（9) 知一電流1, ’ 3電流i, •饋入兩内部迴路。依據本發明一苐四實施例，一獨立導體迴路之串墙電阻會降低。此事係籍由提供較厚衾眉線路而達成，該線路依標準矽晶技術以轉接陣列連接多重金眉層。此種多重金眉層與轉接障列在論文''λ丨icro wave inductors, and Capacitors in Standard Multi level interconnect Silicon Technology ^ (IEEE Transactions on Microwave Theory and Technique, Vo1. 44, No 1 January 1996 )中有所說明，其内容在此併入以為參考。佐此原則可獲得具有圖2平面圖所示幾何形狀之一電感裝置。圖7為依據第四實施例製造、類似於圖2所示之一電感裝置沿A _ A自箭頭A方向剖得之剖-面圖。圖7實施例提供一單石微波積體電路，其中迴路係利用 B i CMOS技術製成。如圖7所示，矽基體具有四導體層Μ丨、 M2、M3和Μ4。基體4 0 0係為一ρ型矽晶基體與氧化物410 = 為獲得較厚之導體》如圖示提供轉接420以連接層Μ丨、 Μ 2、Μ 3和Μ 4。因此1幾何形款如圖2和3所纟t之一電感裝置可以多重導體層完成，從而進二步降低串聯電阻並增加Q 值= 儘管前文分別清楚說明兩迴路與四迴路，在此應瞭解本發明並不受限於前述數量之迴路=舉例來說，藉由消除圖 6中之最内側迴路可提供三迴路之一電感裝置。此外一額外數量之迴路可環繞迴路4 0配置或置於迴路3 7 0内惻=因此，本發明之範圍包含一多迴路電感裝置。

C:\DATA\DATA28\53705.ptd 第 13 頁 411481 :五、發明說明（10) ! 圖中所示方形迴路僅為實例。在發明範圍内亦可提保其； :他幾何形趺之迴路，例如六角形或圓形導體迴路s i ! i ! 前述電感裝置亦可以申請專利範圍項範圍内之其他原則丨；：丨製造，例如厚膜電路和薄膜電路上之導體。：

C:\DATA\DATA28\53705.ptd 第14頁

Claims

曰 I 早 3

41I4IOX 案號 87Π4719 六、申請專利範圍 '1. 一種電感裝置（10)，其包括：一第一和一第二電極（20、30);及 _ 兩導體（40、50) ’每一導體在電極（2〇、3〇)間構成一迴路，使供給至第一電極之一電流（込）分配於導體（40、50);每一電流〇2、丨3)產生一磁場（240、 2 5 0 )，‘其中 ’導體經配置使導體電流（“、i3 )在導體間之一空間内所產生之合併磁場大於每一導體在該空間内所產生之磁場。 2.如申請專利範圍第1項之電感裝置（1〇)，其中導體 (40、50)為長形二维導體。 3‘如申請專利範圍第1或2項之電感裝置（1〇)，其申導體（40、50 )大體上相互並排。 4.如申請專利範圍第1項之電感裝置（1〇)，其中至少一導體（50 ; 290)配置為至少跨越其自身（210 ;330、 3 4 0 ) —次。 5.如申請專利範圍第4項之電感裝置（10)，其中跨越導體（50)配置為使其構成一絞纏迴路。 '6.如申請專利範圍第1項之電感裝置（10)，其中鄰近導體内之電流以相反方向流動。 ’7.如申請專利範圍第1項之電感裝置（10)，其包括兩個以上之導體迴路（40、50、360、370)。 8.如申請專利範圍第7項之電感裝置（10)，其中導體（40、50、360、370)為耗合，使導體電流所產生之磁場以一原則重疊於兩鄰近導體間之一空間，而使

O:\53\53705.ptc 第1頁 2000. 03.28.015 曰 I 早 3

41I4IOX 案號 87Π4719 六、申請專利範圍 '1. 一種電感裝置（10)，其包括：一第一和一第二電極（20、30);及 _ 兩導體（40、50) ’每一導體在電極（2〇、3〇)間構成一迴路，使供給至第一電極之一電流（込）分配於導體（40、50);每一電流〇2、丨3)產生一磁場（240、 2 5 0 )，‘其中 ’導體經配置使導體電流（“、i3 )在導體間之一空間内所產生之合併磁場大於每一導體在該空間内所產生之磁場。 2.如申請專利範圍第1項之電感裝置（1〇)，其中導體 (40、50)為長形二维導體。 3‘如申請專利範圍第1或2項之電感裝置（1〇)，其申導體（40、50 )大體上相互並排。 4.如申請專利範圍第1項之電感裝置（1〇)，其中至少一導體（50 ; 290)配置為至少跨越其自身（210 ;330、 3 4 0 ) —次。 5.如申請專利範圍第4項之電感裝置（10)，其中跨越導體（50)配置為使其構成一絞纏迴路。 '6.如申請專利範圍第1項之電感裝置（10)，其中鄰近導體内之電流以相反方向流動。 ’7.如申請專利範圍第1項之電感裝置（10)，其包括兩個以上之導體迴路（40、50、360、370)。 8.如申請專利範圍第7項之電感裝置（10)，其中導體（40、50、360、370)為耗合，使導體電流所產生之磁場以一原則重疊於兩鄰近導體間之一空間，而使

O:\53\53705.ptc 第1頁 2000. 03.28.015 411481 _案號 87114719 年 3 月日__ 六、申請專利範圍重疊磁場大於每一個別導體電流所產生之磁場。 9. 如申請專利範圍第1項之電感裝置（1 〇 )，其中第-一和第二電極（20、30)相互鄰近裝設。 10. —種，感裝置（10)，其包括： —第一和一第二電極（20、30); 一第一長形二維導體（4 0 )在電極（2 0、3 0 )間構成一迴路；及一第二二維導體（50)耦合於電極（20 '30);其中第二二維導體（50)包含一交叉通道（210 ; 330、 3 4 0 )使第二二維導體（5 0 )構成一絞纏迴路。 11· —種電感裝置（10)，其包括： — 一‘第一和一第二電極（20、30); 一第一長形二維導體（40)在電極（20、30)間構成一迴路；及一第二長形二維導體（50)耦合於電極（20、30 );其中第二二維導體（50)配置為至少跨越其自身 (210 ;330、340) — 次。 12. —種電感裝置（10)，其包括：一‘第一和一第二電極（20、30); 兩導體（4 0、5 0 )，每一導體在電極（2 0、3 0 )間構成一迴路，其中導體耦合於電極使供給至第一電極之一電流（i,) 分配於導體（4 0 ' 5 0 )，而使第一電流迴路方向相反於第

O:\53\53705.ptc 第2頁 2000. 03. 28.016 411481 _案號 87114719 年 3 月日__ 六、申請專利範圍重疊磁場大於每一個別導體電流所產生之磁場。 9. 如申請專利範圍第1項之電感裝置（1 〇 )，其中第-一和第二電極（20、30)相互鄰近裝設。 10. —種，感裝置（10)，其包括： —第一和一第二電極（20、30); 一第一長形二維導體（4 0 )在電極（2 0、3 0 )間構成一迴路；及一第二二維導體（50)耦合於電極（20 '30);其中第二二維導體（50)包含一交叉通道（210 ; 330、 3 4 0 )使第二二維導體（5 0 )構成一絞纏迴路。 11· —種電感裝置（10)，其包括： — 一‘第一和一第二電極（20、30); 一第一長形二維導體（40)在電極（20、30)間構成一迴路；及一第二長形二維導體（50)耦合於電極（20、30 );其中第二二維導體（50)配置為至少跨越其自身 (210 ;330、340) — 次。 12. —種電感裝置（10)，其包括：一‘第一和一第二電極（20、30); 兩導體（4 0、5 0 )，每一導體在電極（2 0、3 0 )間構成一迴路，其中導體耦合於電極使供給至第一電極之一電流（i,) 分配於導體（4 0 ' 5 0 )，而使第一電流迴路方向相反於第

O:\53\53705.ptc 第2頁 2000. 03. 28.016 4« 4871Η719 曰修正六'申請專利範圍二電流迴路方向。 13. —種微電子電路，其包括根據申請專利範圍第1至12 項中任一項之一電感裝置（10)。 14. 一種積體電路基體，其包括根據申請專利範圍第1至 12項中任一項之一電感裝置（10)。 15. 如申請專利範圍第14項之積體電路基體，其包括：複數導體層（Ml、M2、M3、Μ4)其中至少一迴路導體（4 0 )沿其長度之一部份使用至少兩導體層（M2、M3、M4);該層由複數轉接連結（420) 交互連接。

O:\53\53705.ptc 第3頁 2000. 03.28.017 4« 4871Η719 曰修正六'申請專利範圍二電流迴路方向。 13. —種微電子電路，其包括根據申請專利範圍第1至12 項中任一項之一電感裝置（10)。 14. 一種積體電路基體，其包括根據申請專利範圍第1至 12項中任一項之一電感裝置（10)。 15. 如申請專利範圍第14項之積體電路基體，其包括：複數導體層（Ml、M2、M3、Μ4)其中至少一迴路導體（4 0 )沿其長度之一部份使用至少兩導體層（M2、M3、M4);該層由複數轉接連結（420) 交互連接。

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