KR20050089036A - 평면 유도 소자 및 집적 회로 - Google Patents

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라몬 제이 해븐스
도미니쿠스 엠 더블유 리나에르츠
네나드 파블로빅
휴고 비엔스트라
데르 헤이즈덴 에드윈 반
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 기판(103) 상에 정렬된 평면 유도 소자(planar inductive component)에 관한 것이다. 평면 유도 소자는 제 1 면 내에 위치된 권선(winding)(101)과, 기판(103)으로부터 권선(101)을 차폐(shielding)하는 패터닝된 접지 실드(patterned ground shield)(102)를 포함한다. 권선(101)은 제 1 면에 수직한 미러 면(mirror plane)(104)에 대해 적어도 실질적으로 대칭한다. 패터닝된 접지 실드(102)는 제 1 면과 평행한 제 1 접지 실드 면 내에 위치된 복수의 전기 도전성 제 1 트랙(105)을 포함한다. 제 1 트랙은 미러 면(104)에 수직한 방향(orientation)을 가진다. 패터닝된 접지 실드(102)가 존재하지 않으면, 권선(101)은 기판(103)에 용량성 결합(capacitively coupled)된다. 기판 저항은 유도 소자(100)의 품질 계수(quality factor)의 저하를 초래한다. 패터닝된 접지 실드(102)는 기판(103)으로부터 권선(101)을 차폐함으로써, 기판의 저하 효과를 제거한다. 평면 유도 소자의 자기 인덕턴스(self inductance)의 감소를 막기 위해서, 패터닝된 접지 실드 내에서 루프 전류(loop currents)가 방지되어야 하고, 그와 동시에 권선(100)의 거울 대칭되는 절반 부분 내에 유도된 전하의 전달이 촉진되어야 한다. 이는 제 1 트랙(105)에 의해 이루어질 수 있다.

Description

평면 유도 소자 및 집적 회로{A PLANAR INDUCTIVE COMPONENT AND AN INTEGRATED CIRCUIT COMPRISING A PLANAR INDUCTIVE COMPONENT}
본 발명은 평면 유도 소자(planar inductive component)에 관한 것으로, 이러한 평면 유도 소자는 제 1 면 내에 위치된 권선(winding)과, 다른 층으로부터 권선을 차폐(shielding)하는 패터닝된 접지 실드(patterned ground shield)를 포함한다. 또한 본 발명은 기판 및 평면 유도 소자를 포함하는 집적 회로에 관한 것이다.
이러한 평면 유도 소자는 국제 출원 번호 제 WO 98/50956 호에 개시되어 있다. 이러한 평면 유도 소자는 예를 들면 RF 주파수에서 작동하는 집적 회로에서 광범위하게 사용된다. 이러한 회로의 적용 분야는 예를 들면, 휴대폰 및 무선 LAN 스테이션 등과 같은 무선 통신 디바이스에서 발견된다.
개시된 평면 유도 소자는 집적 회로의 일부분이다. 평면 유도 소자의 패터닝된 접지 실드는 그 권선과, 반도체 기판 사이에 위치되는데, 이러한 반도체 기판 위에는 평면 유도 소자가 형성되어 있다. 개시되어 있는 패터닝된 접지 실드는 본질적으로 도전 재료의 시트로서, 작동 중에 고정 전압을 공급하는 DC 전압원에 접속된다.
WO 98/50956에 개시된 바와 같은 접지 실드의 제 1 목적은 기판으로부터 권선을 차폐하는 것이다. 어떠한 추가적인 수단이 존재하지 않는다면, 미러 전류(mirror current)는 시트 내부로 흘러 들어가고, 이는 유도 소자의 유효 인덕턴스를 감소시키고, 그의 품질 계수(quality factor)를 제한한다. 그러므로, WO 98/50956에 개시된 바와 같은 접지 실드의 제 2 목적은 이러한 미러 전류가 흐르지 않도록 방지하는 것이다. 이는 이와 같은 미소 전류(minor currents)가 흐를 수 있는 폐쇄 루프(closed loops)가 발생되지 않도록 접지 실드를 패터닝함으로써 달성될 수 있다. 또한, 공지된 평면 유도 소자의 단점은 이것이 비교적 낮은 품질 계수를 갖는다는 점이다.
도 1은 본 발명에 따른 평면 유도 소자에 대한 일실시예를 도시하는 평면도.
도 2(a) 내지 도 2(b)는 본 발명에 따른 평면 유도 소자에 대한 다른 실시예를 도시하는 평면도.
도 3(a) 내지 도 3(b)은 도 2(a) 내지 도 2(b)에 도시된 평면 유도 소자의 다른 실시예를 도시하는 단면도.
도 4(a) 내지 도 4(b)는 도 2(a) 내지 도 2(b)에 도시된 평면 유도 소자의 다른 실시예에 대한 집중 정수 소자 모델(lumped element models)을 도시하는 개략적인 전기 회로도.
도 5(a) 내지 도 5(f)는 본 발명에 따른 평면 유도 소자의 패터닝된 접지 실드에 대한 다른 실시예를 도시하는 평면도 및 단면도.
도 6(a) 내지 도 6(b)은 본 발명에 따른 평면 유도 소자의 권선에 대한 다른 실시예를 도시하는 평면도.
도 7은 본 발명에 따른 평면 유도 소자의 권선에 대한 또 다른 실시예를 도시하는 평면도.
도 8은 본 발명에 따른 평면 유도 소자를 포함하는 집적 회로를 도시하는 개략도.
그 중에서도, 본 발명의 목적은 높은 품질 계수를 갖는 평면 유도 소자를 제공하는 것이다.
이를 위하여, 본 발명은 도입 단락에 정의된 바와 같은 평면 유도 소자를 제공하는데, 여기에서 상기 권선은 상기 제 1 면에 수직한 미러 면에 대해 적어도 실질적으로 대칭하고, 상기 패터닝된 접지 실드는 상기 제 1 면과 평행한 제 1 접지 실드 면 내에 위치된 복수의 전기 도전성 제 1 트랙을 포함하며, 상기 제 1 트랙은 상기 미러 면에 수직한 방향(orientation)을 가진다.
본 발명은 평면 유도 소자의 품질 계수가 권선 내에 편중(crowding)된 전류 및 패터닝된 접지 실드 내의 저항에 의해 제한될 수 있다는 인식을 기반으로 한다. 권선의 대칭성은 권선의 트랙 내부에 전류가 균일하게 분포될 수 있게 한다. 따라서, 권선 내부의 트랙에 사실상 더 높은 저항을 발생시키는 전류 편중 현상이 방지된다. 이는 그 자체로 본 발명에 따른 유도 소자의 획득 가능한 품질 계수를 향상시킨다.
정규 작동 모드에서, 권선에 서로 다른 전압이 인가된다. 그의 대칭성에 기인하여, 미러 면의 한 면에서 권선 내의 소정 위치에서의 전압은 미러 면의 다른 면에서 대응하는 거울 대칭된 위치의 전압과 그 크기는 같지만 부호가 상이할 것이다. 그러므로, 패터닝된 접지 실드의 제 1 트랙 중 하나에서, 권선과 패터닝된 접지 실드 사이의 기생 캐패시턴스에 의한 전압에 의해 유도된 전하는 또한 그 크기가 같고 부호가 상이할 것이다. 인가된 전압의 교류 특성(alternating nature)에 기인하여, 권선 내의 상기 위치 및 그의 대응하는 미러 위치에서의 전압은 시간에 따라 변동되지만, 그 크기는 동일하게 유지되고, 부호도 반대로 유지될 것이다.
이는 상기 미러 면의 한쪽 면 상의 권선과, 미러 면의 다른 면 상의 대응하는 미러 위치 내의 모든 위치의 경우에 그러하다. 그러므로, 상기 미러 이미지의 한 쪽 면 상의 제 1 트랙 중의 하나 내에 유도된 전하는, 미러 면의 반대 쪽 면 상의 제 1 트랙 중 동일한 것 내에 유도된 전하에 의해 균형을 이룰 것이다. 또한, 제 1 트랙의 방향은 교류 유도형 전류에 기인하여 흐르는 전류가, 가능한 가장 짧은 경로, 즉 최소 저항을 갖는 경로를 통해 흐르게 할 것이다. 이로써, 패터닝된 접지 실드의 유효 저항이 최소화되는 것과 동시에, 미러 전류가 방지된다. 기생 캐패시턴스의 존재에 기인하여, 패터닝된 접지 실드가 미러면에 대해 대칭되는 것이 유리하다.
권선이 정확히 대칭되지 않는 경우에도, 패터닝된 접지 실드의 동작이 실질적으로 동일하게 유지된다는 것이 명확할 것이다. 예를 들면, 이러한 목적을 위해서 나선형(spiral-shaped) 권선은 실질적으로 대칭형인 것으로 고려될 수 있다.
본 발명에 따른 평면 유도 소자의 실시예는 상기 제 1 면과 평행한 방향을 갖는 제 2 도전 트랙을 포함하는 상기 패터닝된 접지 실드가, 상기 미러 면에 대해 대칭되고, 상기 제 1 트랙에 전기적으로 접속된다는 것을 특징으로 한다. 이러한 실시예의 이점은 패터닝된 접지 실드 내의 제 1 트랙이 모두 동일한 DC 전위를 가진다는 것이다. 작동 중에 패터닝된 접지 실드의 제 1 트랙들 사이에 전하 이동이 발생되지 않는 것에 기인하여 이러한 사항이 정확히 요구되지 않는다고 해도, 사실상 제 1 트랙들이 동일한 DC 전위를 갖는 것이 바람직하다. DC 소스 또는 알려진 DC 전위(예를 들면, 접지 등)에 상기 제 2 트랙을 전기적으로 접속시키는 것에 의해, 패터닝된 접지 실드의 DC 전위는 작동 중에 정의될 수 있다. 실제적으로, 제 2 트랙이 제 1 접지 실드 면 내에 위치되는 것이 유리할 것이다.
본 발명에 따른 평면 유도 소자에 대한 다른 실시예는 상기 패터닝된 접지 실드가 다른 복수의 전기 도전성 트랙을 포함하는데, 이러한 다른 복수의 전기 도전성 트랙은 상기 제 1 접지 실드 면과 평행한 다른 접지 실드 면 내에 위치되고, 상기 다른 트랙은 상기 제 1 트랙과 평행한 방향을 가지며, 상기 제 1 트랙에 전기적으로 접속되는 것을 특징으로 한다. 사실상, 다중 층 패터닝된 접지 실드를 이용하는 것이 유리할 것이다. 예를 들면 집적 회로 내에서, 서로 다른 전도도를 갖는 서로 다른 도전 재료층을 이용할 수 있다. 따라서, 제 1 층은 제 1 트랙을 위해 사용될 수 있고, 다른 층은 다른 트랙을 위해 사용될 수 있다. 제 1 트랙과 다른 트랙을 전기적으로 상호 접속함으로써, 사실상 제 1 트랙 또는 다른 트랙 중 어느 하나의 저항보다 더 낮은 저항을 갖는 복합 트랙을 생성할 수 있다. 이는 접지 실드의 효력을 증가시켜서, 결과적으로 평면 유도 소자가 더 높은 품질 계수를 갖게 한다.
본 발명에 따른 평면 유도 소자의 다른 추가적인 실시예는, 상기 권선이 제 2 중심부를 갖는 제 2의 적어도 실질적으로 나선형의 하부 권선(sub-winding)과 꼬여 있는(intertwined) 제 1 중심부를 갖는 제 1의 적어도 실질적으로 나선형의 하부 권선을 포함하고, 상기 제 1 및 제 2 중심부는 서로 일치되며, 상기 제 2 하부 권선의 형상은 상기 제 1 하부 권선의 형상에 대해 거울 대칭이 되고, 상기 제 1 및 제 2 하부 권선은 직렬로 전기 접속되는 것을 특징으로 한다.
평면 유도 소자가 이러한 제 2 나선형 하부 권선과 꼬여있는 제 1 나선형 하부 권선을 포함하게 하는 것은, 전류 분포가 하부 권선의 트랙 내에 균일하게 분포되게 하는 다중 권선 유도 소자를 구현하는 데 있어서 유리한 방법이다. 사실상, 나선형 트랙을 획득하는 것은 일반적으로 어렵다. 그러나 실질적으로 나선형의 트랙, 예를 들면 8각형과 유사한 형태의 트랙을 용이하게 획득할 수 있다.
본 발명에 따른 평면 유도 소자의 또 다른 실시예는, 상기 권선이 실질적으로 원형(circular)이라는 것을 특징으로 한다. 실질적으로, 고유한 대칭성에 기인하여 원형의 권선이 유리하다.
본 발명에 따른 집적 회로는 기판과, 본 발명에 따른 평면 유도 소자를 포함하고, 상기 다른 층은 기판인 것을 특징으로 한다. 본 발명에 따른 유도 소자는 집적 회로 내에서 유리하게 사용될 수 있다. 집적된 반도체 디바이스 사이 또는 그 내부에서 전기적 도전성 상호 접속부를 구현하는 데 이용될 수 있는 정규적 IC 프로세서에서 이용되는 어떠한 층도, 상기 권선 또는 상기 패터닝된 접지 실드용으로 사용될 수 있다.
본 발명의 목적 및 특징과, 그 외의 목적 및 특징은 첨부된 도면과 함께 고려된 이하의 상세한 설명으로부터 보다 명확해질 것이다.
이러한 도면 내에서, 동일한 부분은 동일한 참조 부호를 가지고 식별하였다.
도 1은 본 발명에 따른 평면 유도 소자에 대한 일실시예의 평면도를 도시한다. 도시된 평면 유도 소자(100)는 권선(101) 및 패터닝된 접지 실드(102)를 포함한다. 평면 유도 소자(100)는 다른 층, 즉 기판(103)의 상부에 위치된다. 기본적으로, 권선(101)은 실질적으로 원형의 루프(loop)를 형성하는 도전 재료(예를 들면, 알루미늄)로 이루어진 트랙이다. 이는 기판(103)의 표면에 수직한 방향을 갖는 미러 면(104)에 대해 대칭된다. 패터닝된 접지 실드는 권선(101)과 기판(103) 사이에 위치된다. 접지 실드(102)는 예를 들면 알루미늄 또는 폴리 실리콘 등의 도전 재료로 이루어진 복수의 트랙(105)을 포함한다. 트랙(105)은 기판의 표면과 평행한 면 내에 위치되고, 미러 면(104)에 대해 수직한 방향을 갖는다.
전압차는 평면 유도 소자(100)의 단자(terminals)에서 최대 값을 갖는다. 그러므로, 패터닝된 접지 실드 내에 유도된 전하는 이러한 위치에서 또한 최대값(절대값으로)을 갖는다. 유도된 전하는 반대의 부호를 갖는다. 그러므로, 미러 면(104)에 수직한 방향에서 발생된 전하 재분포(charge redistribution)는 가능한 한 "용이해야"한다. 낮은 저항은 가능한 한 짧은 도전 경로, 즉 제 1 트랙(105)에 의해 구현된다.
차동 동작 모드(differential-mode operation)에 있어서, 권선(101)에 전기적으로 접속되고 미러 면(104)에 대해 대칭하는 중심 탭(center tap)을 제공하는 것이 유리할 것이다. 이는 실질적으로 권선(101)을 2개의 대칭적인 하부 권선(sub-windings)으로 분할하고, 그 외에 이러한 하부 권선들은 동일한 특성을 갖는다.
도 2(a) 내지 도 2(b)는 본 발명에 따른 평면 유도 소자에 대한 다른 실시예의 평면도를 도시한다. 도 2(a)는 권선(201) 및 패터닝된 접지 실드(202)를 포함하는 평면 유도 소자(200)를 도시한다. 권선(201)은 패터닝된 접지 실드(202)와 기판(203) 사이에 위치된다. 패터닝된 접지 실드(202) 및 권선(201)은 기판(203)의 표면 및 서로에 대해 평행한 면들 내에 위치된다. 권선(201)은 기판(203)의 표면에 대해 수직한 미러 면(204)에 대해 대칭되는 실질적으로 원형의 루프이다. 패터닝된 접지 실드(202)는 미러 면(204)에 수직한 방향을 갖는 복수의 제 1 트랙을 포함한다. 제 1 트랙(205)은 미러 면(204)에 평행한 방향을 갖는 제 2 트랙에 의해 서로 접속되어 있다. 제 2 트랙(206)은 미러 면(204)에 대해 대칭된다.
도 2(b)는 권선(211) 및 패터닝된 접지 실드(212)를 포함하는 평면 유도 소자(210)를 도시한다. 패터닝된 접지 실드(212)는 권선(211)과 기판(213) 사이에 위치된다. 패터닝된 접지 실드(212) 및 권선(211)은 기판(213)의 표면 및 서로에 대해 평행한 면들 내에 위치된다. 권선(211)은 기판(213)의 표면에 수직한 미러 면(214)에 대해 평행한 실질적으로 원형을 갖는 루프이다. 패터닝된 접지 실드(212)는 미러 면(214)에 수직한 방향을 갖는 복수의 제 1 트랙을 포함한다. 제 1 트랙(215)은 미러 면(214)과 평행한 방향을 갖는 제 2 트랙에 의해 서로 접속되어 있다. 제 2 트랙(216)은 미러 면(214)에 대해 대칭된다.
제 1 트랙(205, 215)이 작동 중에 모두 동일한 DC 전위가 되게 하기 위해서 제 2 트랙(206, 216)을 이용하는 것이 유리할 수 있다. 또한 평면 유도 소자가 정확히 차동적으로 구동되지 않는 경우에 제 2 트랙(206, 216)이 유리할 수 있다.
제 1 및 제 2 트랙이 권선의 직경에 비해서 매우 작은 폭을 갖는 것이 유리한데, 특히 제 1 및 제 2 트랙의 폭이 권선의 직경에 비해 10% 미만인 것이 바람직하다. 실제적인 상황에서, 제 1 트랙(205, 215)은 대략 20㎛의 폭과, 대략 2㎛의 간격(spacing)을 가질 수 있다. 제 2 트랙(206, 216)은 대략 20㎛의 폭을 가질 수 있다. 권선(201, 211)의 전형적인 반경은 대략 300㎛이다.
도 3(a) 내지 도 3(b)은 도 2(a) 내지 도 2(b) 내에 도시된 평면 유도 소자의 다른 실시예에 대한 단면도를 도시한다. 도 3(a)은 도 2(a)에 도시된 면(AA')을 따라서 절단한 평면 유도 소자(200) 및 기판(203)의 단면을 도시한다. 권선(201)은 기판(203)의 표면과 평행한 방향을 갖는 면 내에서 기판(203) 위에 위치된다. 패터닝된 접지 실드(202)의 제 1 트랙(205) 중의 하나는 기판(213)의 표면에 평행한 방향을 갖는 면 내의 권선(201) 위에 위치된다. 권선(201) 및 제 1 트랙(205)은 모두 기판(203)의 표면에 수직한 방향을 갖는 미러 면(204)에 대해 대칭된다.
도 3(b)은 도 2(b)에 도시된 면(BB')을 따라서 절단된 평면 유도 소자(210) 및 기판(213)의 단면을 도시한다. 패터닝된 접지 실드(212)의 제 1 트랙(215) 중의 하나는 기판(213)의 표면에 평행한 방향을 갖는 면 내의 기판(213) 위에 위치된다. 권선(211)은 기판(213)의 표면에 평행한 방향을 갖는 면 내의 패터닝된 접지 실드(212) 위에 위치된다. 권선(211) 및 제 1 트랙(215)은 모두 기판(213)의 표면에 대해 수직한 방향을 갖는 미러 면(214)에 대해 대칭된다.
도 2(a) 내지 도 2(b) 및 도 3(a) 내지 도 3(b)에 각각 도시된 평면 유도 소자의 권선(201, 211)은, 소정의 유전 상수를 갖는 제 1 전기적 비도전 재료로 이루어진 소정의 층에 의해 제각기의 패터닝된 접지 실드(205, 215)로부터 떨어져 있다. 유사한 방식으로, 권선(201) 및 패터닝된 접지 실드(212)는 다른 유전 상수를 갖는 제 2 전기적 비도전 재료로 이루어진 다른 층에 의해 제각기의 기판(203, 213)으로부터 떨어져 있다. 그러므로, 권선(201, 211)은 제각기의 패터닝된 접지 실드(202, 212)에 용량성 결합(capacitively coupled)되어 있다. 권선(201)은 기판(203)에 대해 용량성 결합되고, 패터닝된 접지 실드(212)는 기판(213)에 대해 용량성 결합되어 있다. 용량성 커플링의 범위는 층의 두께 및 사용된 재료의 유전 상수에 의존한다. 또한, 기판(203, 213)의 기판 재료는 소정의 전기 저항을 갖는다.
도 4(a) 내지 도 4(b)는 도 2(a) 내지 도 2(b)에 도시된 평면 유도 소자에 대한 다른 실시예의 집중 정수 소자 모델(lumped element models)의 개략적 전기 회로도를 도시한다. 도 4(a)는 도 2(a) 및 도 3(a)에 도시된 평면 유도 소자의 집중 정수 소자 모델을 개략적으로 도시한다. 권선(201)은 노드(401)에 접속된 제 1 단자 및 노드(402)에 접속된 제 2 단자를 구비하는 인덕터(L1)로 표현되어 있다. 권선(201) 및 패터닝된 접지 실드(202) 사이의 용량성 커플링은 노드(401)에 접속된 제 1 단자를 갖는 기생 캐패시턴스(parasitic capacitance)(Cwsh1)와, 노드(402)에 접속된 제 1 단자를 갖는 캐패시턴스(Cwsh2)에 의해 표시되어 있다. 패터닝된 접지 실드(202)는 Cwsh1의 제 2 단자와 Cwsh2의 제 2 단자의 단락 접속부(short connecting)에 의해 표시되어 있다. 권선(201)과 기판(203) 사이의 용량성 커플링은 노드(401)에 접속된 제 1 단자를 갖는 기생 캐패시턴스(Cwsub1)와, 노드(402)에 접속된 제 1 단자를 갖는 기생 캐패시턴스(Cwsub2)로 표시되어 있다. 기판의 전기 저항은 Cwsub1의 제 2 단자에 접속된 제 1 단자 및 Cwsub2의 제 2 단자에 접속된 제 2 단자를 갖는 기판 저항(Rsub1)에 의해 표시되어 있다.
한편으로 권선(201)과 패터닝된 접지 실드(202) 사이, 또한 권선(201)과 기판(203) 사이의 용량성 커플링의 정도와, 다른 한편으로, 그에 따른 기생 캐패시턴스(Cwsh1, Cwsh2, Cwsub1, Cwsub2)의 값에 의존하여, 도 2(a) 및 도 3(b)에 도시된 구성은 기판으로부터 권선을 효과적으로 차폐하는 패터닝된 접지 실드를 갖는 유도 소자를 제공할 수 있다.
도 4(b)는 도 2(b) 및 도 3(b)에 도시된 평면 유도 소자의 집중 정수 소자 모델을 개략적으로 도시한다. 권선(211)은 노드(411)에 접속된 제 1 단자 및 노드(412)에 접속된 제 2 단자를 갖는 인덕터(L2)로 표시되어 있다. 권선(211)과 패터닝된 접지 실드(212) 사이의 용량성 커플링은 노드(411)에 접속된 제 1 단자를 갖는 기생 캐패시턴스(Cwsh3)와, 노드(412)에 접속된 제 1 단자를 갖는 캐패시턴스(Cwsh4)에 의해 표시되어 있다. 패터닝된 접지 실드(212)는 Cwsh3의 제 2 단자와 Cwsh4의 제 2 단자의 단락 접속부로 표시되어 있다. 패터닝된 접지 실드(212)와 기판(213) 사이의 용량성 커플링은 패터닝된 접지 실드(212)를 나타내는 단락에 접속된 제 1 단자를 갖는 기생 캐패시턴스(Cshsub1)와, 패터닝된 접지 실드(212)를 나타내는 단락에 접속된 제 1 단자를 갖는 기생 캐패시턴스(Cshsub2)에 의해 표시된다. 기판의 전기적 저항은 Cshsub1의 제 2 단자에 접속된 제 1 단자 및 Cshsub2의 제 2 단자에 접속된 제 2 단자를 갖는 기판 저항(Rsub2)으로 표시되어 있다.
패터닝된 접지 실드(212)는 기생 캐패시턴스(Cshsub1, Cshsub2) 및 기판 저항(Rsub2)의 영향을 효과적으로 제거한다. 자기 인덕턴스(self-inductance)(L2)와 병렬로 배치된 Cwsh3 및 Cwsh4에 의해 표시된 유효 전체 기생 캐패시턴스가, 패터닝된 접지 실드가 존재하지 않는 경우에 비해 다소 높아진다고 해도, Rsub2로 표시된 기판 저항의 영향이 제거되기 때문에 유도 소자의 품질 계수는 훨씬 높아질 것이다.
도 5(a) 내지 도 5(f)는 본 발명에 따른 평면 유도 소자의 패터닝된 접지 실드에 대한 다른 실시예의 평면도 및 단면도를 도시한다. 도 5(a)의 평면도에 도시된 패터닝된 접지 실드(502)는 미러 면(504)에 대해 대칭하고, 미러 면(504)에 수직한 방향을 갖는 복수의 제 1 트랙(505)을 포함한다. 패터닝된 접지 실드(502)는 미러 면(504)과 평행한 방향을 갖고, 또한 미러 면(504)에 대해 대칭하는 제 2 트랙(506)을 더 포함한다. 제 1 트랙(505) 및 제 2 트랙(506)은 동일 면 내에 위치된다. 제 2 트랙(506)은 제 1 트랙(505)을 교차한다. 도 5(b)는 도 5(a)에 도시된 바와 같은 면(CC')를 따라 절단된 평면 유도 소자(502)의 단면도를 도시한다. 도 5(b)는 제 1 트랙(505) 및 제 2 트랙(506)이 미러 면(504)에 대해 대칭되고, 기판(503)에 평행한 방향을 갖는다는 것을 도시한다.
도 5(c)의 평면도에 도시되어 있는 패터닝된 접지 실드(512)는 복수의 제 1 트랙(515)을 포함하는데, 이 복수의 제 1 트랙(515)은 미러 면(514)에 대해 대칭하고, 미러 면(514)에 수직한 방향을 갖는다. 패터닝된 접지 실드(512)는 미러 면(514)에 평행한 방향을 갖는 제 2 트랙(516)을 더 포함하는데, 이 제 2 트랙(516)은 또한 미러 면(514)에 대해 대칭한다. 제 1 트랙(515) 및 제 2 트랙(516)은 서로에 대해 평행하게 배열된 서로 다른 면 내에 위치된다. 제 2 트랙(516)은 제 1 트랙(515)과 교차하고, 이러한 교차 위치에서 제 1 트랙에 전기 도전성으로 접속되어 있다. 도 5(d)는 도 5(c)에 도시된 면(DD')을 따라 절단된 평면 유도 소자(512)의 단면을 도시한다. 도 5(d)는 제 1 트랙(515) 및 제 2 트랙(516)이 미러 면(514)에 대해 대칭하고, 기판(513)과 평행한 방향을 갖는다는 것을 도시한다. 또한, 제 1 트랙(515)이 제 2 트랙(516)과 기판(513) 사이에 위치되는 것이 도시되어 있다. 이는 필수적이지 않다. 실제적인 이유에 의해서, 제 2 트랙(516)이 제 1 트랙(515)과 기판(513) 사이에 위치되는 것이 유리할 것이다.
실제적인 상황에서, 제 1 트랙(515)은 폴리실리콘 층 내에 위치될 수 있고, 제 2 트랙(516)은 금속 층 내에 위치될 수 있다.
제 1 트랙(515)과 제 2 트랙(516)이 반드시 동일 층 내에 위치되어야 하는 것은 아니다. 제 1 트랙(515)에 있어서, 전도도는 제 2 트랙(516)에서보다 훨씬 더 중요하다. 제 2 트랙(516)은 기본적으로 제 1 트랙(515)을 고정된 DC 전위(예를 들면 접지 등)에 접속시키는 방법을 제공한다. 실제적으로, 예를 들면 배치를 위한 이유에서, 제 1 트랙(515)을 제 2 트랙(516)과는 다른 층에 배치하는 것이 유리할 수 있다.
도 5(e) 내의 평면도에 도시된 패터닝된 접지 실드(522)는, 미러 면(524)에 대해 대칭되고, 미러 면(524)에 대해 수직한 방향을 갖는 복수의 제 1 트랙(525)을 포함한다. 패터닝된 접지 실드(522)는 미러 면(524)과 평행한 방향을 갖는 제 2 트랙(526)을 더 포함하고, 이러한 제 2 트랙(526)은 또한 미러 면(524)에 대해 대칭된다. 제 1 트랙(525) 및 제 2 트랙(526)은 서로에 대해 평행한 서로 다른 면 내에 위치된다. 제 2 트랙(526)은 제 1 트랙(525)과 교차하고, 해당 교차 위치에서 제 1 트랙에 전기 도전성 접속되어 있다. 패터닝된 접지 실드(522)는 복수의 제 3 트랙(527)을 더 포함하는데, 이러한 복수의 제 3 트랙(527)은 제 1 트랙과 평행하고, 제 1 트랙이 위치되어 있는 면에 평행한 면 내에 위치된다. 제 1 트랙(525) 및 제 3 트랙(527)은 전기적으로 접속된다. 도 5(f)는 도 5(e)에 도시된 면(EE')을 따라 절단된 평면 유도 소자(522)의 단면을 도시한다. 도 5(f)는 제 1 트랙(525) 및 제 2 트랙(526)이 미러 면(524)에 대해 대칭하고, 기판(523)과 평행한 방향을 갖는 것을 도시한다. 여기에서, 제 3 트랙(527)은 제 1 트랙(525)이 위치되어 있는 면에 평행한 면 내에 위치되는 것으로 도시되어 있다. 또한, 제 1 트랙(525)은 제 2 트랙(526)과 기판(523) 사이에 위치되는 것으로 도시되어 있다. 이는 필수적이지 않다. 실제적인 이유에 있어서, 제 2 트랙(526)이 제 1 트랙(525)과 기판(523) 사이에 위치되는 것이 유리할 수 있다.
실제적인 상황에서, 제 1 트랙은 예를 들면 알루미늄을 포함하는 금속 층으로 형성될 수 있고, 제 3 트랙은 매립형 N(buried N : BN) 층 내에 형성될 수 있다. 제 1 트랙의 기능은 미러 면(524)에 수직한 방향에서 패터닝된 접지 실드의 유효 전도도를 증가시키기 위한 것이다. 매립형 N 층 내에서 개별 트랙 사이의 전기적 절연은 딥 트렌치 격리(deep trench isolation)에 의해 제공될 수 있다. 이는 개별적인 제 3 트랙들 사이의 용량성 커플링을 감소시킨다. 제 3 트랙과, 그 상부의 제 1 트랙 사이의 저 저항(low ohmic) 전기 접속을 제공하기 위해서, 소위 BN 탭(BN-taps)을 이용한다. 유도 소자의 권선의 금속으로부터 BN 층까지의 거리는 권선의 금속과 폴리실리콘 사이의 거리보다 더 커서, 결과적으로 용량성 커플링이 더 낮아지게 한다. 그러므로, BN으로 구현된 제 3 트랙을 포함하는 패터닝된 접지 실드는, 폴리 실리콘으로 구현된 제 1 트랙만을 포함하는 패터닝된 접지 실드에 비해서 더 나은 해결책이 될 수 있다. 패터닝된 접지 실드(522)의 효과에 대한 추가적인 개선은, 제 1 트랙(525)의 길이가 짧아져서 이들이 평면 유도 소자의 권선 아래까지 연장되지 않는 경우에 획득될 수 있다. 이러한 경우에, 제 1 트랙(525)만이 권선과 패터닝된 접지 실드 사이의 기생 커플링에 기여하지 않으면서, 미러 면(524)에 수직한 방향에서 접지 실드의 유효 저항을 감소시킬 수 있다.
도 6(a) 내지 도 6(b)은 본 발명에 따른 평면 유도 소자의 권선의 다른 실시예에 대한 평면도를 도시한다. 도 6(a)은 제 1 하부 권선(601) 및 제 2 하부 권선(602)을 포함하는 권선(600)을 도시한다. 제 1 및 제 2 하부 권선(601, 602)은 실질적으로 나선형을 갖는다. 제 1 및 제 2 하부 권선(601, 602)은 권선(600)에 수직한 방향을 갖는 미러 면(603)에 대해 대칭하고, 직렬로 전기적 접속되어 있다. 차동 모드 동작에 있어서, 제 1 및 제 2 하부 권선(601, 602)이 서로 접속되어 있는 위치에 중심 탭(central tap)을 제공하는 것이 유리할 수 있다.
도 6(b)은 제 1 하부 권선(611) 및 제 2 하부 권선(612)을 포함하는 권선(610)을 도시한다. 제 1 및 제 2 하부 권선(611, 612)은 실질적으로 나선형을 갖는다. 제 1 및 제 2 하부 권선(611, 612)은 권선(610)에 수직한 방향을 갖는 미러 면(613)에 대해 대칭하고, 직렬로 전기적 접속되어 있다. 차동 모드 동작에 있어서, 제 1 및 제 2 하부 권선(611, 612)이 서로 접속되어 있는 위치에 중심 탭을 제공하는 것이 유리할 수 있다.
도 7은 본 발명에 따른 평면 유도 소자의 권선의 또 다른 실시예에 대한 평면도를 도시한다. 도 7은 제 1 하부 권선(701) 및 제 2 하부 권선(702)을 포함하는 권선(700)을 도시한다. 제 1 및 제 2 하부 권선(701, 702)은 실질적으로 나선형을 갖는다. 또한 하부 권선(701)은 2개의 병렬 트랙(701A, 702B)을 포함하고, 하부 권선(702)은 2개의 병렬 트랙(702A, 702B)을 포함한다. 제 1 및 제 2 하부 권선(701, 702)은 권선(700)에 대해 수직한 방향을 갖는 미러 면(703)에 대해 대칭하고, 직렬로 전기적 접속되어 있다. 하부 권선(701, 702)이 접속되어 있는 위치에서, 도전 트랙(701A)은 도전 트랙(702B)에 접속되고, 도전 트랙(701B)은 도전 트랙(702A)에 접속된다. 작동 중에, 이는 권선(700) 내에서 전류가 보다 균일하게 분포되게 하여, 권선(700)의 유효 저항이 더 높아지게 하고, 그에 따라 평면 유도 소자의 품질 계수를 저하시키는 전류 편중(current crowding)을 방지한다. 차동 모드 동작에 있어서, 제 1 및 제 2 하부 권선(701, 702)이 서로 접속되어 있는 위치에 중심 탭을 제공하는 것이 유리할 수 있다.
도 8은 본 발명에 따른 평면 유도 소자를 포함하는 집적 회로에 대한 개략도를 도시한다. 도시된 개략도는 전압 제어형 발진기(voltage controlled oscillator)(VCO)에 대한 단순화된 개략도이다. VCO(800)는 제 1 트랜지스터(T1), 제 2 트랜지스터(T2), 제 1 캐패시터(C1), 제 2 캐패시터(C2) 및 제 3 캐패시터(C3), 제 1 인덕터(L3) 및 제 2 인덕터(L4)를 포함한다. T1 및 T2의 에미터는 부의 전원(negative power supply)(VEE)에 접속된다. T1의 콜렉터는 노드(801)에 접속되고, T2의 콜렉터는 노드(802)에 접속된다. C1의 제 1 단자는 노드(801)에 접속되고, 제 2 단자는 T2의 베이스에 접속된다. C2의 제 1 단자는 노드(802)에 접속되고, 제 2 단자는 T1의 베이스에 접속된다. C3의 제 1 단자는 노드(801)에 접속되고, 제 2 단자는 노드(802)에 접속된다. L3의 제 1 단자는 노드(801)에 접속되고, 제 2 단자는 정의 전원(positive power supply)(VCC)에 접속된다. L4의 제 1 단자는 노드(802)에 접속되고, 제 2 단자는 VCC에 접속된다.
실제적으로 L3 및 L4는 도 1, 도 2(a), 도 2(b), 도 6 및 도 7 중 어느 하나에 도시된 바와 같이, 상술된 중심 탭을 구비하는 평면 유도 소자의 하부 권선으로 구현될 수 있다. 도시된 회로(800)의 경우에, 중심 탭은 VCC에 접속되고, 유도 소자의 제 1 단자는 노드(801)에 접속되고, 유도 소자의 제 2 단자는 노드(802)에 접속된다.
요약하자면, 본 발명은 기판(103) 상에 정렬된 평면 유도 소자에 관한 것이다. 평면 유도 소자는 제 1 면 내에 위치된 권선(101)과, 기판(103)으로부터 권선(101)을 차폐하는 패터닝된 접지 실드(102)를 포함한다. 권선(101)은 제 1 면에 수직한 미러 면(104)에 대해 적어도 실질적으로 대칭한다. 패터닝된 접지 실드(102)는 제 1 면과 평행한 제 1 접지 실드 면 내에 위치된 복수의 전기 도전성 제 1 트랙(105)을 포함한다. 제 1 트랙은 미러 면(104)에 수직한 방향을 가진다. 패터닝된 접지 실드(102)가 존재하지 않으면, 권선(101)은 기판(103)에 용량성 결합된다. 기판 저항은 유도 소자(100)의 품질 계수(quality factor)의 저하를 초래한다. 패터닝된 접지 실드(102)는 기판(103)으로부터 권선(101)을 차폐함으로써, 기판의 저하 효과를 제거한다. 평면 유도 소자의 자기 인덕턴스(self inductance)의 감소를 막기 위해서, 패터닝된 접지 실드 내에서 루프 전류(loop currents)가 방지되어야 하고, 그와 동시에 권선(100)의 거울 대칭되는 절반 부분 내에 유도된 전하의 전달이 촉진되어야 한다. 이는 제 1 트랙(105)에 의해 이루어질 수 있다.
본 명세서에 설명된 본 발명의 실시예는 한정적 방식이 아닌 예시를 제시하도록 의도된 것이다. 당업자라면, 첨부된 청구항에 정의된 바와 같은 본 발명의 범주를 벗어나지 않으면서 이러한 실시예에 대한 여러 변형을 수행할 수 있을 것이다.
예를 들면, 나선형 권선을 갖는 평면 유도 소자는 대칭 축에 대해 실질적으로 대칭될 수 있다.
예를 들면, 도 8에 도시된 바이폴라 트랜지스터(bipolar transistors) 대신에 다른 타입의 트랜지스터를 사용할 수 있다. 또한, (차동) 유도 소자를 채용하는 훨씬 더 많은 집적 회로가 본 발명에 따른 평면 유도 소자를 유리하게 이용할 수 있다는 것이 명확할 것이다.

Claims (9)

  1. 평면 유도 소자(planar inductive component)로서,
    제 1 면 내에 위치된 권선(winding)과,
    다른 층으로부터 상기 권선을 차폐(shielding)하는 패터닝된 접지 실드(patterned ground shield)를 포함하고,
    상기 권선은 상기 제 1 면에 수직한 미러 면(mirror plane)에 대해 적어도 실질적으로 대칭하고,
    상기 패터닝된 접지 실드는 상기 제 1 면과 평행한 제 1 접지 실드 면 내에 위치된 복수의 전기 도전성 제 1 트랙을 포함하며,
    상기 제 1 트랙은 상기 미러 면에 수직한 방향(orientation)을 갖는
    평면 유도 소자.
  2. 제 1 항에 있어서,
    상기 제 1 트랙은 상기 미러 면에 대해 적어도 실질적으로 대칭하는 평면 유도 소자.
  3. 제 1 항에 있어서,
    상기 패터닝된 접지 실드는 상기 제 1 면과 평행한 방향을 갖는 제 2 도전 트랙을 포함하고, 상기 제 2 도전 트랙은 상기 미러 면에 대해 대칭적이고, 상기 제 1 트랙에 전기적으로 접속되는 평면 유도 소자.
  4. 제 3 항에 있어서,
    상기 제 2 도전 트랙은 상기 제 1 접지 실드 면 내에 위치되는 평면 유도 소자.
  5. 제 1 항에 있어서,
    상기 패터닝된 접지 실드는 상기 제 1 접지 실드 면과 평행한 다른 접지 실드 면 내에 위치된 다른 복수의 전기 도전성 트랙을 포함하고, 상기 다른 트랙은 상기 제 1 트랙과 평행한 방향을 갖고, 상기 제 1 트랙에 전기적으로 접속된 평면 유도 소자.
  6. 제 5 항에 있어서,
    상기 다른 트랙은 상기 미러 면에 대해 적어도 실질적으로 대칭하는 평면 유도 소자.
  7. 제 1 항에 있어서,
    상기 권선은 제 2 중심부를 갖는 제 2의 적어도 실질적으로 나선형의 하부 권선(sub-winding)과 꼬여 있는(intertwined) 제 1 중심부를 갖는 제 1의 적어도 실질적으로 나선형의 하부 권선을 포함하고,
    상기 제 1 및 제 2 중심부는 서로 일치하며,
    상기 제 2 하부 권선의 형상은 상기 제 1 하부 권선의 형상에 대해 거울 대칭이 되고,
    상기 제 1 및 제 2 하부 권선은 직렬로 전기 접속된
    평면 유도 소자.
  8. 제 1 항에 있어서,
    상기 권선은 실질적으로 원형인 평면 유도 소자.
  9. 기판과, 제 1 항 내지 제 8 항 중 어느 한 항에 기재된 평면 유도 소자를 포함하는 집적 회로로서,
    상기 다른 층은 상기 기판인 집적 회로.
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