JPWO2008016089A1 - インダクタ素子及びその製造方法並びにインダクタ素子を搭載した半導体装置 - Google Patents

インダクタ素子及びその製造方法並びにインダクタ素子を搭載した半導体装置 Download PDF

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Abstract

配線と、上下の配線を絶縁する絶縁層と、この絶縁層に設けられ上下の配線を接続するビアとから構成される配線層が複数層積層された多層配線構造体に形成されたインダクタ素子において、少なくとも一部の上下に隣接する少なくとも１対の配線が周回状配線であり、これらの周回状配線はその端部に設けられたビアにより上下に隣接する周回状配線の電流方向が同一となるように直列接続されて直列インダクタンスを構成しており、上下に隣接する周回状配線の配線間容量は、同一配線層に形成された他の周回状配線との間の配線間容量よりも大きい。

Description

本発明は、半導体基板上に形成されたインダクタ素子及びその製造方法並びにインダクタ素子を搭載した半導体装置に関する。
近時の半導体素子の微細化及び高集積化に伴い、動作周波数の向上及び低雑音・高安定性を目指し、半導体装置に、金属配線により形成された誘導素子、即ちインダクタ素子を搭載することが行われている。
半導体装置の構成要素であるトランジスタは、微細化及び高集積化等により性能向上が図られている。しかしながら、インダクタ素子のインダクタンスは、金属配線中に流れる電流と、この電流により励起される磁界により決定されるため、回路設計者が所望のインダクタンス値を実現しようとすると、少なくとも数十μｍ角、大きいものでは数百μｍ角のチップ面積が必要になり、これがチップ面積の増大を招き、ひいては半導体装置の製造コストの増大の原因になっている。即ち、トランジスタをはじめとする半導体装置の構成素子の微細化を行っても、インダクタ素子のスケーリング、即ち微細化は原理的に困難であるため、インダクタ素子が半導体装置のコスト増大を招いてしまうという問題点がある。
更に、半導体装置を形成する基板としてシリコン基板を使用する場合には、シリコン基板の高い導電率及び比誘電率により、インダクタ素子の下部にあるシリコン基板に起因した損失により、インダクタ素子の性能が劣化する。これは、主に、インダクタ素子を形成する金属配線とシリコン基板との間の寄生容量による自己共振周波数の低下となって現れる。
また、近時主流になっているダマシン法により形成された銅及び銅を主成分とした金属配線を使用した半導体装置においては、層間絶縁膜の平坦性を保つために平坦化プロセスを行うため、金属配線を形成しない領域においても島状の金属（以下、ダミーメタルという）を敷設する必要があるが、このダミーメタルがインダクタ配線とシリコン基板との間に存在することにより、ダミーメタルの厚さ分だけインダクタ配線とシリコン基板との実効的な距離が近くなり、結果として、寄生容量が増加してしまうという問題点がある。
これらの問題点を解決すべく、例えば特許文献１、特許文献２及び特許文献３に開示された技術は、積層された複数個の配線層の各層にスパイラルインダクタを形成し、各配線層のスパイラルインダクタを直列接続してインダクタ素子を形成することにより、単位面積あたりのインダクタンスを向上させる技術が開示されている。図２２は、特許文献１に開示された半導体装置の要部の模式的斜視図、図２３（ａ）は、特許文献２に開示された半導体装置の下層のスパイラルインダクタを示す模式的上面図、図２３（ｂ）は、同じく上層のスパイラルインダクタを示す模式的上面図、図２４は、特許文献３に開示された半導体集積回路のスパイラルインダクタを示す模式的上面図である。
図２２乃至図２４に示すように、２層の配線層を使用してスパイラルインダクタを作成し、これらを直列接続してインダクタ素子を形成した場合、単一の配線層を使用して形成したインダクタ素子と比較して、同程度の面積で、およそ２倍のインダクタンス値を得ることができる。
また、特許文献４及び特許文献５には、一部に切欠部を有するリング状の配線が積層され、これらが互いに直列接続されて形成されるソレノイド状インダクタ素子が開示されている。
図２５（ａ）は、特許文献６に開示された半導体装置の第２の配線５２側から見た模式的上面図、図２５（ｂ）は同じく第１の配線５１側（半導体基板側）から見た模式的下面図である。特許文献６に開示された技術は、第１の配線５１及び第２の配線５２の２層の金属配線によって構成されたインダクタ素子の上下の配線間の信号遅延を小さくし、負の相互インダクタンスによるインダクタンス値の減少を抑制するというものである。
実開昭６０−１３６１５６号公報 特開昭６１−２６５８５７号公報 特開平０３−０８９５４８号公報 特開２００１−３５１９８０号公報 特開平０６−６１０５８号公報 特許第２９７６９２６号公報
しかしながら、上述の従来の技術には以下に示すような問題点がある。特許文献１乃至３に記載の従来技術を、現在広く利用されている多層配線構造によって実現する場合、配線間寄生容量の点で大きな問題点がある。具体的に説明すると、近時の半導体装置の微細化に伴い、半導体基板上に形成される多層金属配線は、多くが１μｍ以下の膜厚を有する金属薄膜によって形成され、上下に積層される金属配線間の距離も、多くが１μｍ以下の間隔になっている。
図４は、近時広く利用されている半導体基板上の多層配線構造の一部を抜粋した模式的断面図である。図４に示すように、第１の配線層１０１内に、一定の配線幅ｗ、配線高さｔを有する第１の配線１ａ及び１ｂが形成され、第１の配線層１０１の下層である第２の配線層１０２内に、一定の配線幅ｗ、配線高さｔを有する第２の配線２ａ及び２ｂが形成されている。第１の配線層１０１と第２の配線層１０２との間には厚さｈの絶縁膜が設けられ、第１の配線１ａ及び１ｂが配線間距離ｓで隣接して形成され、同様に、第２の配線２ａ及び２ｂが配線間距離ｓで隣接して形成されている。更に、第１の配線１ａ及び第２の配線２ａが配線間距離ｈで隣接して形成され、同様に、第１の配線１ｂ及び第２の配線２ｂが配線間距離ｈで隣接して形成されている。
図４に示すように、同一の配線層内で互いに隣接する第１の配線１ａ−第１の配線１ｂ間の配線容量を１０ａ、同じく第２の配線２ａ−第２の配線２ｂ間の配線容量を１０ｂとし、互いに上下に隣接する第１の配線１ａ−第２の配線２ａ間の配線容量を１１ａ、同じく第１の配線１ｂ−第２の配線２ｂ間の配線容量を１１ｂとする。
図４に示す各配線間の間隔のうち、互いに上下に隣接する配線間の間隔、即ち第１の配線１ａ−第２の配線２ａ間及び第１の配線１ｂ−第２の配線２ｂ間の配線間隔は、第１の配線層１０１と第２の配線層１０２との間の絶縁膜の厚さｈによって決定されるものであり、この厚さｈは半導体装置の製造プロセス上の制約により、ある一定値に決定される。従って、互いに上下に隣接する配線間の間隔は、半導体装置の回路設計者が任意に決定することができない。一方、同一の配線層内で互いに隣接する配線間の間隔、即ち第１の配線１ａ−第１の配線１ｂ間及び第２の配線２ａ−第２の配線２ｂ間の配線間隔ｓは、回路設計者が任意に決定することができるが、製造プロセス上の制約により、許容される最小間隔が決定されている。また、インダクタ素子を構成する配線の配線幅ｗは、インダクタ素子の直列抵抗及びエレクトロマイグレーション耐性の観点から決定される。
特許文献１乃至３に開示された従来技術の積層型のインダクタ素子を構成する場合、上述の設計上の制約が問題になる。即ち、回路設計者が設計する回路に見合った直列抵抗値及び十分なエレクトロマイグレーション耐性を有する配線を実現するために、第１の配線１ａ及び１ｂ並びに第２の配線２ａ及び２ｂの配線幅ｗを一定の配線幅以上に形成すると、図４に示すように、同一の配線層内で互いに隣接する配線間の容量１０ａ及び１０ｂよりも、互いに上下に隣接する配線間の容量１１ａ及び１１ｂの方が大きくなってしまうという問題点がある。
即ち、特許文献１乃至３に開示された従来技術のように、上下に積層された複数個のスパイラルインダクタを直列接続してインダクタ素子を形成した構造においては、同一の配線層内で互いに隣接する配線間の配線間寄生容量よりも、互いに上下に隣接する配線間の配線間寄生容量が大きい場合、上層配線を入力端子、下層配線を出力端子とすると、入出力端子間に大きな寄生容量が発生する。この結果、入出力間の見かけ上の寄生容量、即ち、インダクタ素子全体の寄生容量が大きくなり、このインダクタ素子を搭載した半導体装置の周波数帯域を狭めてしまう等、性能劣化の原因になり、特に動作周波数が高い場合には、半導体装置の性能を大きく劣化させてしまう。
また、同一の配線層内で互いに隣接する配線間の容量１０ａ及び１０ｂよりも、互いに上下に隣接する配線間の容量１１ａ及び１１ｂの方が大きくなってしまうという問題点を解決すべく、例えば、上下に積層されるスパイラルインダクタ同士の距離を十分大きく形成した場合、複数個のインダクタ間の配線層には他のインダクタ配線を形成することができないため、インダクタ素子の面積効率が低下してしまうという問題点がある。
更に、配線の形成方法としてダマシン法を使用する場合、配線を形成しない領域にも島状のダミーメタルが敷設されており、ダミーメタルが複数個のインダクタ配線間に存在すると、複数個のインダクタ間に発生する配線間寄生容量が大きくなり、インダクタ素子の性能を劣化させてしまうという問題点もある。
また、特許文献３に開示された従来技術によれば、上下に互いに隣接した配線間の寄生容量を低減するため、上下の配線を平面視で重ならないように配置するとしているが、本発明者らの検討によれば、上下の配線が平面視で重ならないように配置されていても、これらの配線間には電気力線が生じ、特に大きな寄生容量の低減効果は得られない。更に、上下の配線を平面視で重ならないように配置するためには、配線同士の間隔を、配線の配線幅と同等か又はそれ以上の幅で形成しなくてはならないため、インダクタ素子の面積が増加してしまうという新たな問題点も発生する。
また、特許文献４には、高周波ノイズ抑制のために形成するＬＣフィルタの部品として、ソレノイド状構造物が磁性体材料等の柱状構造物を取り囲む構造が開示されているが、この構造により実現されるインダクタ素子のインダクタンス値及びインダクタ素子の性能を劣化させる寄生容量の低減については、特に注意が払われていない。
特許文献４には、インダクタ素子のインダクタンス値を増加させる方法として、ソレノイドコイルを形成する配線層を増加させるか又はソレノイドコイルの断面積を増加させることが記載されているが、一般に、半導体装置の配線層数は、製造コスト及び設計環境の制約等があり、インダクタ素子のためだけに配線層数を増加させることは極めて困難である。また、ソレノイドコイルの断面積を増加させることによってインダクタ素子のインダクタンス値を増加させる場合、半導体装置内に占めるインダクタ素子の占有面積が増加し、更に、インダクタ素子が大きいほど周囲への漏洩磁束が大きくなるため、隣接する別のインダクタ素子及び配線に対する信号干渉等の悪影響をも及ぼすことになるという問題点がある。
また、大面積を有するインダクタ素子を形成した場合、インダクタ素子と半導体基板との間に大きな寄生容量が発生し、インダクタ素子の性能劣化の要因になる。この結果、例えばアンプ及び発信器といった高速ロジック信号及びアナログ信号等を処理する半導体装置において、設計者が所望する十分なインダクタンス値を得ることができないという問題点がある。
また更に、特許文献４にはソレノイド構造の中心となる柱状構造物が半導体基板に対して水平に位置する構造も開示されているが、この構造によれば、一般の半導体装置の厚さは、上述のように、近時の半導体装置の微細化により大きくても数μｍであるため、十分なインダクタンス値を得るためには多数個の配線をソレノイド状に配置する必要があり、この結果、インダクタ素子の占有面積が非常に大きくなってしまうという問題点がある。
一方、特許文献５には、一部に切欠部を有するリング状の配線を直列接続して形成したインダクタ素子が開示されている。このインダクタ素子は、特許文献４とほぼ同様の構成を有するため、特許文献４と同様の問題点を有する。即ち、特許文献５において、インダクタ素子のインダクタンス値を増加させるためには、配線層数を増加させる必要があるが、前述の如く、一般に、半導体装置の配線層数は、製造コスト及び設計環境の制約等があり、配線層数を設計者が決定することは極めて困難であるという問題点がある。
即ち、特許文献４及び５に開示された従来技術においては、インダクタンス値を増加させる場合、リング状の配線を多層に積層する必要がある。実際に半導体装置に使用される配線層は、前述の如く、その数に限りがあり、特許文献４及び５に開示された従来技術では、得られるインダクタンス値は配線層数とインダクタ素子の占有面積により限られる。仮に、大きなインダクタンス値を得るためにリング状配線の径を大きくした場合は、インダクタ素子と半導体基板との間に大きな寄生容量が発生し、インダクタ素子の性能を大きく劣化させてしまうという問題点がある。
更に、特許文献４及び５に開示された従来技術においては、インダクタ素子の性能劣化の要因になる配線間容量についての考慮がなされていない。即ち、限られた配線層数でソレノイドコイル状のインダクタ素子を形成するために、リング状配線を同一配線層内で複数回周回させる場合に生ずる寄生容量の低減方法については何らの考慮がなされておらず、小面積化と低寄生容量化とを両立させたインダクタ素子の実現は困難であるという問題点もある。
一方、図２５に示す特許文献６に開示された技術においては、上下に隣接する第１の配線５１−第２の配線５２間の信号伝播時間を短くすることにより、配線間の相互作用を小さくし、インダクタ素子の高周波特性を改善することが可能である。しかしながら、この従来技術では、インダクタ素子を形成する配線の層数が２層しかないため、インダクタ素子は、入出力端子を素子の外部領域まで引き出す引き出し配線を設ける必要があり、インダクタ素子を構成する配線は、この引き出し配線を避けて配置される必要があり、レイアウト上の制約がある。このレイアウト上の制約によって、図２５に示すように、同相電流が流れる配線同士を隣接して配置することができないため、隣接配線間の相互インダクタンスが小さくなり、この結果、面積効率が低下してしまう。このようなレイアウト上の制約によって、所望のインダクタンス値を得るためには大きなチップ面積が必要になり、面積効率が低下するという問題点がある。
また、特許文献６に開示された技術においては、インダクタ素子の性能劣化の要因になる配線間容量についての考慮がなされていない。即ち、限られた配線層数でソレノイドコイル状のインダクタ素子を形成するために、配線を同一配線層内で複数回周回させた場合に生ずる寄生容量の低減方法については何らの考慮がなされておらず、小面積化と低寄生容量化とを両立させたインダクタ素子の実現は困難であるという問題点もある。
本発明はかかる問題点に鑑みてなされたものであって、意図しない寄生容量が低減され高性能であるインダクタ素子及びその製造方法並びにインダクタ素子を搭載した半導体装置を提供することを目的とする。
本発明に係るインダクタ素子は、配線と、上下の配線を絶縁する絶縁層と、この絶縁層に設けられ上下の配線を接続するビアとから構成される配線層が複数層積層された多層配線構造体に形成されたインダクタ素子において、少なくとも一部の上下に隣接する少なくとも１対の配線が周回状配線であり、これらの周回状配線はその端部に設けられたビアにより上下に隣接する周回状配線の電流方向が同一となるように直列接続されて直列インダクタンスを構成しており、前記上下に隣接する周回状配線の配線間容量は、同一配線層に形成された他の周回状配線との間の配線間容量よりも大きいことを特徴とする。
これにより、インダクタ素子の高周波特性を劣化させる寄生容量のうち最も支配的となる寄生容量を、入出力端子と入出力端子の直下又は直上に位置する配線との間に発生させることにより、インダクタ素子全体の見かけ上の寄生容量を低減することができる。
また、前記上下に隣接する周回状配線は、３層以上の配線層に設けられており、３層以上の前記周回状配線が前記ビアにより、電流の通流方向が同一となるように直列接続されていてもよい。
前記周回状配線の配線幅は前記周回状配線の配線高さよりも大きいことが好ましい。
また、前記同一配線層に形成された他の周回状配線との間隔は、前記上下に隣接する周回状配線との間隔と等しいか又はこれよりも大きいことが好ましい。
なお、前記上下に隣接する周回状配線の配線間を絶縁分離する絶縁膜の実効比誘電率は、前記同一配線層に形成された他の周回状配線との間を絶縁分離する絶縁膜の実効比誘電率よりも大きいことが好ましい。
本発明に係るインダクタ素子は、前記周回状配線のうち少なくとも１個は２周回する形状を有し、前記２周回する周回状配線以外の周回状配線は１周回する形状を有し、前記１周回する形状を有する周回状配線が同一配線層に少なくとも２個以上形成されていても良い。
また、本発明に係るインダクタ素子は、少なくとも２層の周回状配線により形成されていることが好ましい。
前記周回状配線のうち最上層に位置する周回状配線の少なくとも１個は同一配線層内で２周回する形状を有していても良い。
また、前記周回状配線のうち最下層に位置する周回状配線の少なくとも１個は同一配線層内で２周回する形状を有していても良い。
前記周回状配線の配線高さは全て同一であっても良い。
本発明に係るインダクタ素子は、外部素子と電気的に接続するために前記周回状配線の端部に接続される引き出し配線の少なくとも１個は前記周回状配線が形成されている配線層と異なる配線層に形成されていることが好ましい。
これにより、引き出し配線を避けて周回状配線を形成する必要が無くなるため、高い密度で配線を配置することができ、これによりインダクタ素子の占有面積を低減し、面積効率の高いインダクタ素子を実現することが可能になる。
また、外部素子と電気的に接続するために前記周回状配線の端部に接続される引き出し配線の少なくとも１個は前記周回状配線の最外周に位置する配線のいずれかが伸張されることで形成されていても良い。
前記同一配線層に形成された他の周回状配線との間の距離は同一配線層内において全て同一であることが好ましい。
これにより、インダクタ素子を形成する配線を高密度で配置することができるため、小さい占有面積でインダクタ素子を形成することができる。更に、同一配線層内において隣接する配線の配線間距離を近づけて配置すれば、相互インダクタンスが大きくなるため、インダクタ素子の面積効率を向上させることができる。これにより、効率的に磁気エネルギーを蓄積することができ、隣接素子に対する磁気的な信号干渉を抑制することが可能である。
また、前記周回状配線がスリットを有していても良い。
また、前記引き出し配線がスリットを有していても良い。
本発明に係るインダクタ素子は、前記周回状配線が形成された配線層にダミーメタルが複数個形成され、前記周回状配線に近い側の前記ダミーメタルの密度は前記周回状配線に遠い側の前記ダミーメタルの密度よりも低いことが好ましい。
また、前記周回状配線が形成されている配線層よりも上層又は下層に位置する配線層にダミーメタルが複数個形成され、前記周回状配線に近い側の前記ダミーメタルの密度は前記周回状配線に遠い側の前記ダミーメタルの密度よりも低いことが好ましい。
本発明に係るインダクタ素子の製造方法は、絶縁膜上に周回状配線及び周回状配線を接続するビアが設けられた配線層を形成する工程と、前記上下に隣接する周回状配線の配線間容量が同一配線層に形成された他の周回状配線との間の配線間容量よりも大きくなるよう配線層を積層する工程と、前記周回状配線を外部素子と電気的に接続するための引き出し配線を形成する工程と、を有することを特徴とする。
本発明に係る半導体装置は、上述のインダクタ素子を搭載していることを特徴とする。
本発明によれば、インダクタ素子の高周波特性を劣化させる寄生容量のうち最も支配的となる寄生容量を入出力端子と入出力端子の直下又は直上に位置する配線との間に発生させることによりインダクタ素子の意図しない寄生容量を低減し、インダクタ素子全体の見かけ上の寄生容量を低減することができる。これにより、このインダクタ素子を搭載した半導体装置の高周波特性を向上させることができる。
本発明の第１実施形態にかかるインダクタ素子を示す模式的斜視図である。 （ａ）は、図１に示す第１の配線１ａを示す模式的上面図、図２（ｂ）は、同じく第２の配線２ａを示す模式的上面図、図２（ｃ）は、同じく第３の配線３ａを示す模式的上面図、図２（ｄ）は、同じく第４の配線４ａを示す模式的上面図である。 （ａ）は、第１の配線層１０１に形成される第１の配線を示す模式的上面図、（ｂ）は、第２の配線層１０２に形成される第２の配線を示す模式的上面図、（ｃ）は、第３の配線層１０３に形成される第３の配線を示す模式的上面図、（ｄ）は、第４の配線層１０４に形成される第４の配線を示す模式的上面図である。 半導体基板上の多層配線構造の一部を抜粋した模式的断面図である。 （ａ）乃至（ｄ）は、図２（ａ）乃至（ｄ）の他の形態を示す模式的上面図である。 本実施形態に係るインダクタ素子の等価回路図である。 図６において、容量Ｃ１、Ｃ２、Ｃ３及びＣ４の大小関係を考慮して、Ｃ３及びＣ４は、Ｃ１と比較して十分小さいため無視し、更にＣ２もＣ１より小さいとして無視して書き直した等価回路図である。 図７及び図２７に示すインダクタ素子の等価回路の入出力間の総インピーダンスより計算した各インダクタ素子の入出力間のインダクタンスの周波数依存性を示すグラフである。 本発明の第１実施形態に係るインダクタ素子の製造方法を段階的に示す模式的断面図である。 （ａ）は本発明の第２実施形態にかかるインダクタ素子の第１の配線層１０１を示す模式的上面図、（ｂ）は、同じく第２の配線層１０２を示す模式的上面図、（ｃ）は、同じく第３の配線層１０３を示す模式的上面図、（ｄ）は、同じく第４の配線層１０４を示す模式的上面図である。 （ａ）は、本発明の第４実施形態に係るインダクタ素子の第１の配線層１０１に形成される第１の配線を示す模式的上面図、（ｂ）は、同じく第２の配線層１０２に形成される第２の配線を示す模式的上面図、（ｃ）は、同じく第３の配線層１０３に形成される第３の配線を示す模式的上面図、（ｄ）は、同じく第４の配線層１０４に形成される第４の配線を示す模式的上面図である。 （ａ）は、本発明の第５実施形態に係るインダクタ素子の第１の配線層１０１に形成される第１の配線を示す模式的上面図、（ｂ）は、同じく第２の配線層１０２に形成される第２の配線を示す模式的上面図、（ｃ）は、同じく第３の配線層１０３に形成される第３の配線を示す模式的上面図、（ｄ）は、同じく第４の配線層１０４に形成される第４の配線を示す模式的上面図である。 本発明の第６実施形態に係るインダクタ素子の配線の一部を抜粋した模式的平面図である。 （ａ）は、本発明の第６実施形態に係るインダクタ素子の第１の配線層１０１に形成される第１の配線を示す模式的上面図、（ｂ）は、同じく第２の配線層１０２に形成される第２の配線を示す模式的上面図、（ｃ）は、同じく第３の配線層１０３に形成される第３の配線を示す模式的上面図、（ｄ）は、同じく第４の配線層１０４に形成される第４の配線を示す模式的上面図である。 本発明の第８実施形態に係るインダクタ素子の第１の配線層１０１を示す模式的上面図である。 第１の配線層１０１の下層に位置する配線層のダミーメタル配置を示す模式的断面図である。 （ａ）は、本発明の第９実施形態に係る半導体装置の模式的上面図、（ｂ）は、（ａ）のＡ−Ａ線断面図である。 本発明の第９実施形態に係る半導体装置の回路図である。 （ａ）は、本発明の第１０実施形態に係る半導体装置の要部を抜粋した模式的上面図、（ｂ）は、（ａ）のＡ−Ａ線断面図である。 本発明の第１１実施形態に係る半導体装置の要部を抜粋した模式的上面図である。 本発明の第１２実施形態に係る半導体装置の要部を抜粋した模式的上面図である。 従来技術の半導体装置の要部の模式的斜視図である。 （ａ）は、従来技術の半導体装置の下層のスパイラルインダクタを示す模式的上面図、（ｂ）は、同じく上層のスパイラルインダクタを示す模式的上面図である。 従来技術の半導体集積回路のスパイラルインダクタを示す模式的上面図である。 （ａ）は、第２の配線５２側から見た模式的上面図、図２５（ｂ）は、同じく第１の配線５１側（半導体基板側）から見た模式的下面図である。 従来技術のインダクタ素子の等価回路図である。 図２６において、容量Ｃ１、Ｃ２、Ｃ３及びＣ４の大小関係を考慮して、Ｃ３及びＣ４は、Ｃ１と比較して十分小さいため無視し、更にＣ２もＣ１より小さいとして無視して書き直した等価回路図である。
符号の説明
１ａ、１ｂ、１ｃ、５１；第１の配線
２ａ、２ｂ、２ｃ、２ｄ、５２；第２の配線
３ａ、３ｂ、３ｃ、３ｄ；第３の配線
４ａ、４ｂ；第４の配線
５ａ、５ｂ、５ｃ；スリット
６ａ乃至６ｍ、７ａ乃至７ｃ；ビア
８、８ａ；第１の引き出し配線
８ｂ、９；第２の引き出し配線
１０；絶縁膜
１１；下層絶縁膜
１２；配線溝
１３；金属膜
２０ａ、２０ｂ、２１ａ、２１ｂ；ダミーメタル群
２２；直上にインダクタ配線が形成される領域
３０；半導体基板
３１；素子分離絶縁膜
３２；層間絶縁膜
３３；電源線
３４；インダクタ素子
３５；抵抗素子
３６；トランジスタ
３７；入力端子
３８；出力端子
３９；接地線
４０；拡散層
４１；金属配線
４２；コンタクト
４３；切欠部
４４、４５；配線群
次に、本発明の実施形態について添付の図面を参照して詳細に説明する。添付の図面は全て本発明の実施形態を模式的に示すものであり、構成要素の図面上の比率により、本発明による構造の寸法を規定するものではない。先ず、本発明の第１実施形態について説明する。
図１は、本実施形態にかかるインダクタ素子を示す模式的斜視図、図２（ａ）は、図１に示す第１の配線１ａを示す模式的上面図、図２（ｂ）は、同じく第２の配線２ａを示す模式的上面図、図２（ｃ）は、同じく第３の配線３ａを示す模式的上面図、図２（ｄ）は、同じく第４の配線４ａを示す模式的上面図、図３（ａ）は、第１の配線層１０１に形成される第１の配線を示す模式的上面図、図３（ｂ）は、第２の配線層１０２に形成される第２の配線を示す模式的上面図、図３（ｃ）は、第３の配線層１０３に形成される第３の配線を示す模式的上面図、図３（ｄ）は、第４の配線層１０４に形成される第４の配線を示す模式的上面図、図４は半導体基板上の多層配線構造の一部を抜粋した模式的断面図、図５（ａ）乃至（ｄ）は、図２（ａ）乃至（ｄ）の他の形態を示す模式的上面図、図６は本実施形態に係るインダクタ素子の等価回路図、図７は、図６において、容量Ｃ１、Ｃ２、Ｃ３及びＣ４の大小関係を考慮して、Ｃ３及びＣ４は、Ｃ１と比較して十分小さいため無視し、更にＣ２もＣ１より小さいとして無視して書き直した等価回路図、図８は、図７及び図２７に示すインダクタ素子の等価回路の入出力間の総インピーダンスより計算した各インダクタ素子の入出力間のインダクタンスの周波数依存性を示すグラフ、図９は、本実施形態に係るインダクタ素子の製造方法を段階的に示す模式的断面図、図２６は、従来技術のインダクタ素子の等価回路図、図２７は図２６を図７と同様に書き直した等価回路図である。
図１及び図２に示すように、本実施形態に係るインダクタ素子は、半導体基板（図示せず）上の絶縁膜（図示せず）中の同一面上に、第４の配線４ａが、隣接する部分が接触しないように間隔を設けられてコイル状に略２周巻回されている。そして、第４の配線４ａの内側の長手方向端部上面にビア６ｃ、外側の長手方向端部上面にビア６ｄが形成されている。これにより第４の配線層１０４が構成されている。
ビア６ｃは、第４の配線層１０４よりも上に位置する第３の配線層１０３に形成され一部に切欠部を有する周回状の第３の配線３ａの一方の長手方向端部下面に接続され、第３の配線３ａの他方の長手方向端部上面にはビア６ｂが形成されている。
ビア６ｂは、第３の配線層１０３よりも上に位置する第２の配線層１０２に形成され一部に切欠部を有する周回状の第２の配線２ａの一方の長手方向端部下面に接続され、第２の配線２ａの他方の長手方向端部上面にはビア６ａが形成されている。
ビア６ａは、第２の配線層１０２よりも上に位置する第１の配線層１０１に形成され一部に切欠部を有する周回状の第１の配線１ａの一方の長手方向端部下面に接続され、第１の配線１ａの他方の長手方向端部上面にはビア７ａが形成されている。ビア７ａは、第１の配線層１０１よりも上に位置する配線層に形成された第１の引き出し配線８に接続され、この第１の引き出し配線８にビア７ｂが接続され、ビア７ｂが第１の引き出し配線８よりも上に位置する配線層に形成された第２の引き出し配線９に接続されている。
また、第４の配線４ａの外側の長手方向端部上面に形成されたビア６ｄは、第３の配線層１０３内で第３の配線３ａの周囲を取り囲むように形成された第３の配線３ｂの一方の長手方向端部下面に接続されている。同様に、第３の配線３ｂの他方の長手方向端部上面にもビア（図示せず）によって配線（図示せず）が接続され、これにより、本実施形態に係るインダクタ素子が形成されている。このとき、各層に形成された配線の切欠部の位置は、図２（ａ）乃至（ｄ）に示すように各層毎に異なっており、また、上下に積層される周回状の配線に流れる電流方向は同一である。図１において、第３の配線３ｂは矢印で示されているが、第３の配線３ｂは、第１の配線１ａ乃至第３の配線３ａと同様に、一部に切欠部を有する周回状の配線である。また、この第３配線３ｂに接続されている配線は図面が煩雑になり参照者の理解を阻害する虞があるため、図１においては図示を省略されている。
本実施形態に係るインダクタ素子は配線層数４、巻数３であるとすると、図３（ｄ）に示すように、第４の配線層１０４内に第４の配線４ａの周囲を取り囲むように第４の配線４ｂが形成され、第４の配線４ｂの一方の長手方向端部上面にはビア６ｉが形成され、他方の長手方向端部は外側方向に伸張された位置にある。
また、図３（ｃ）に示すように、第３の配線層１０３内に第３の配線３ａの周囲を取り囲むように第３の配線３ｂが形成され、第３の配線３ｂのビア６ｂと接続されていない方の長手方向端部上面にはビア６ｅが形成されている。更に、この第３の配線３ｂの周囲を取り囲むように第３の配線３ｃが形成され、第３の配線３ｃのビア６ｉと接続されていない方の長手方向端部上面にはビア６ｈが形成されている。そして、第４の配線４ｂに形成されたビア６ｉは、第３の配線３ｃのビア６ｈが設けられていない方の長手方向端部下面に、第４の配線４ａに形成されたビア６ｄは、第３の配線３ｂのビア６ｅが設けられていない方の長手方向端部下面に接続されている。
また、図３（ｂ）に示すように、第２の配線層１０２内に第２の配線２ａの周囲を取り囲むように第２の配線２ｂが形成され、第２の配線２ｂの一方の長手方向端部上面にはビア６ｆが形成されている。更に、この第２の配線２ｂの周囲を取り囲むように第２の配線２ｃが形成され、第２の配線２ｃの一方の長手方向端部上面にはビア６ｇが形成されている。第３の配線３ｂに形成されたビア６ｅは、第２の配線２ｂのビア６ｆが設けられていない方の長手方向端部下面に、第３の配線３ｃの端部上面に形成されたビア６ｈは、第２の配線２ｃのビア６ｇが設けられていない方の長手方向端部下面に接続されている。
更に、図３（ａ）に示すように、第１の配線層１０１内に第１の配線１ａの周囲を取り囲むように略２周巻回されて第１の配線１ｂが形成されている。第２の配線２ｂに形成されたビア６ｆは、第１の配線１ｂの一方の長手方向端部下面に、第２の配線２ｃの端部上面に形成されたビア６ｇは、第１の配線１ｂの他方の長手方向端部下面に接続されている。これにより、互いに上下に隣接する配線間に流れる電流の向きが同一になるように直列接続され、配線層数４、巻数３のインダクタ素子が形成されている。
本実施形態に係るインダクタ素子は、インダクタ素子を構成する配線間のうち、互いに上下に隣接する配線間の配線間容量が、同一の配線層内で互いに隣接する配線間の配線間容量よりも大きくなるように形成されている。即ち、本実施形態に係るインダクタ素子は、例えば図４に示す模式的断面図のように、第１の配線１ａ及び１ｂ並びに第２の配線２ａ及び２ｂの配線幅ｗと配線間隔ｓとによって決まる配線間の寄生容量のうち、互いに上下に隣接する配線間の寄生容量１１ａ及び１１ｂが、同一の配線層内で互いに隣接する配線間の寄生容量１０ａ及び１０ｂよりも大きくなるように構成されている。
本実施形態に係るインダクタ素子は、第１の配線１ａ及び１ｂ並びに第２の配線２ａ及び２ｂに限らず、他にも存在する互いに隣接する配線間の寄生容量についても同様に、互いに上下に隣接する配線間の寄生容量が、同一の配線層内で互いに隣接する配線間の寄生容量よりも大きくなるように構成されている。互いに隣接する配線間の容量は、インダクタ素子を構成する配線の高さ、配線幅、隣接する配線間の距離及び互いに隣接する配線間に存在する絶縁物質の実効比誘電率により規定される。よって、図４において、互いに上下に隣接する配線間の寄生容量１１ａ及び１１ｂが、同一の配線層内で互いに隣接する配線間の寄生容量１０ａ及び１０ｂよりも大きくなる条件は、下記数式１に示すことができる。
Figure 2008016089
ここで、ε１は第１の配線層１０１と第２の配線層１０２との間に形成される絶縁膜の比誘電率、ｈは同じく絶縁膜の厚さ、ｗは第１の配線１ａ、第１の配線１ｂ、第２の配線２ａ及び第２の配線２ｂの配線幅、ｔは同じく配線高さ、ε２は第１の配線１ａと第１の配線１ｂとの間及び第２の配線２ａと第２の配線２ｂとの間に存在する絶縁膜の比誘電率、ｓは第１の配線１ａ−第１の配線１ｂ間及び第２の配線２ａ−第２の配線２ｂ間の配線間隔である。
図４に示すインダクタ素子は、上記数式１を満たすように構成されることにより、インダクタ素子の寄生容量の低減効果を得ることができる。
なお、上記数式１に示すように、周回状配線の配線幅（ｗ）は周回状配線の配線高さ（ｔ）よりも大きいことが好ましい。また、同一配線層に形成された他の周回状配線との間隔（ｓ）は、上下に隣接する周回状配線との間隔（ｈ）と等しいか又はこれよりも大きいことが好ましい。更に、互いに上下に隣接する周回状配線の配線間を絶縁分離する絶縁膜の実効比誘電率（ε１）は、同一配線層に形成された他の周回状配線との間を絶縁分離する絶縁膜の実効比誘電率（ε２）よりも大きいことが好ましい。
また、本実施形態に係るインダクタ素子は、互いに上下に隣接する配線間の寄生容量が、同一の配線層内で互いに隣接する配線間の寄生容量よりも大きいという条件を満たした上で、同一の配線層内で互いに隣接する配線間の間隔を近接させて配置することがより好ましい。これにより、同一の配線層内で互いに隣接する配線間の相互インダクタンスを大きくすることが可能になり、インダクタ素子の面積効率を向上させることができる。更に、インダクタ素子の占有面積を低減させることもできる。
更に、本実施形態に係るインダクタ素子は、インダクタ素子を構成する各配線が同一の膜厚を有することがより好ましい。これにより、インダクタ素子の素子としての対称性を向上させることができる。
また、本実施形態においては、全てのビアは単一のビアとして図示されているが、ビア抵抗の低減及びエレクトロマイグレーションの抑制の観点から、これらのビアは、例として図５（ａ）乃至（ｄ）に示すように、複数個のビアにより形成される構成（マルチビア）であることが、より好ましい。本明細書においては、以後、表記を簡単にするべく、複数個のビアを単一のビアとして表記するものとする。
以下、本実施形態に係るインダクタ素子の寄生容量低減の原理について図面を参照して詳細に説明する。
図２６は、特許文献１乃至３に開示された従来技術によるインダクタ素子の等価回路図を示している。図２６は、従来技術によるインダクタ素子として最も簡単な構造である２層配線を使用した巻数２のインダクタ素子を想定している。図２６に示すインダクタ素子を構成する配線は、図２６に示す等価回路上で、上層配線の外周に相当する抵抗Ｒ１及びインダクタンスＬ１、上層配線の内周に相当する抵抗Ｒ２及びインダクタンスＬ２、下層配線の内周に相当する抵抗Ｒ３及びインダクタンスＬ３並びに下層配線の外周に相当する抵抗Ｒ４及びインダクタンスＬ４が接続された構造として表されている。更に、図２６において、これらの夫々分割された配線間に存在する寄生容量は、外周の上下配線間容量に相当する寄生容量をＣ１、内周の上下配線間容量に相当する寄生容量をＣ２、上層の同一の配線層内で互いに隣接する配線間容量に相当する寄生容量をＣ３、下層の同一の配線層内で互いに隣接する配線間容量に相当する寄生容量をＣ４とする。
現在主流の微細化された半導体装置を構成する多層配線構造によれば、先に図４に示したように、配線が一定以上の配線幅を有する場合、互いに上下に隣接する配線間の寄生容量が、同一の配線層内で互いに隣接する寄生容量よりも大きくなる。従って、従来技術によるインダクタ素子を想定して書き下した図２６に示す等価回路上の寄生容量Ｃ１、Ｃ２、Ｃ３及びＣ４の大小関係は、配線が一定以上の配線幅を有する場合、下記数式２のように示すことができる。
Figure 2008016089
即ち、図２６に示す等価回路図において、Ｃ１が最も大きい容量となる。図２６においては、これらの容量の大小関係を回路記号の大小に対応させて示している。
一方、図６に示す本実施形態に係るインダクタ素子の等価回路図では、図２６と同様、複数回の巻数を有するソレノイドインダクタ構造として、最も簡単な構造である２層配線を使用した巻数２のインダクタ素子を想定している。図６に示すインダクタ素子を構成する配線は、図６に示す等価回路上で、上層配線の外周に相当する抵抗Ｒ１及びインダクタンスＬ１、下層配線の外周に相当する抵抗Ｒ４及びインダクタンスＬ４、下層配線の内周に相当する抵抗Ｒ３及びインダクタンスＬ３並びに上層配線の内周に相当する抵抗Ｒ２及びインダクタンスＬ２が接続された構造として表されている。更に、図６においては、これらの夫々分割された配線間に存在する寄生容量は、外周の上下配線間容量に相当する寄生容量をＣ１、内周の上下配線間容量に相当する寄生容量をＣ２、上層の同一の配線層内で互いに隣接する配線間容量に相当する寄生容量をＣ３、下層の同一の配線層内で互いに隣接する配線間容量に相当する寄生容量をＣ４とする。
現在主流の微細化された半導体装置を構成する多層配線構造によれば、先に図４に示したように、配線が一定以上の配線幅を有する場合、互いに上下に隣接する配線間の寄生容量が、同一の配線層内で互いに隣接する寄生容量よりも大きくなる。従って、本実施形態にかかる半導体装置のインダクタ素子を想定して書き下した図６に示す等価回路上の寄生容量Ｃ１、Ｃ２、Ｃ３及びＣ４の大小関係は、配線が一定以上の配線幅を有する場合、下記数式３のように示すことができる。
Figure 2008016089
即ち、図６に示す等価回路図において、Ｃ１が最も大きい容量となる。図６においては、これらの容量の大小関係を回路記号の大小に対応させて示している。
図２６に示す従来技術のインダクタ素子の等価回路図と図６に示す本実施形態に係るインダクタ素子の等価回路図とでは、各配線間に発生する寄生容量の大きさは同等であるが、等価回路上の接続位置が異なっている。図２６に示すように、従来技術のインダクタ素子の等価回路においては、最も支配的な寄生容量Ｃ１がインダクタ素子の入出力間に付加されているのに対し、図６に示すように、本実施形態に係るインダクタ素子の等価回路図においては、最も支配的な寄生容量Ｃ１が、入力端子とインダクタ素子を構成する配線の中間点との間に付加されている。
ここで、容量Ｃ１、Ｃ２、Ｃ３及びＣ４の大小関係は、上記数式２及び３に示される関係を有していることにより、Ｃ３及びＣ４は、Ｃ１と比較して十分に小さいため無視し、更に、Ｃ２もＣ１よりも小さいとして無視すると、図２６に示す従来技術のインダクタ素子の等価回路は図２７に示すようになる。同様に、図６に示す本実施形態に係るインダクタ素子の等価回路図は図７に示すようになる。
図２７に示すように、従来技術のインダクタ素子は、インダクタ素子の入出力端子間に最も支配的な寄生容量Ｃ１が付与されている。一方、図７に示すように、本実施形態に係るインダクタ素子は、最も支配的な寄生容量Ｃ１が、インダクタ素子の入出力端子間ではなく、インダクタ素子の入力端子とインダクタ素子を構成する配線の中間点との間に付与されている。これにより、本実施形態に係るインダクタ素子は、配線間に発生する支配的な寄生容量を入出力端子から遠ざけることにより、見かけ上、即ち、インダクタ素子全体の入出力間の容量の低減を図っている。
図８において、破線は従来技術のインダクタ素子の入出力間のインダクタンスの周波数依存性、実線は本実施形態に係るインダクタ素子の入出力間のインダクタンスの周波数依存性を示している。図８は、図２７の回路定数を抵抗Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＝７０Ω、インダクタンスＬ１＋Ｌ２＋Ｌ３＋Ｌ４＝３ｎＨ、容量Ｃ１＝１０ｆＦと仮定し、また、図７の回路定数を抵抗Ｒ１＋Ｒ４＝３５Ω、Ｒ２＋Ｒ３＝３５Ω、インダクタンスＬ１＋Ｌ４＝１．５ｎＨ、Ｌ２＋Ｌ３＝１．５ｎＨ、容量Ｃ１＝１０ｆＦと仮定して得られたものである。図８に示すように、図２７に示す回路と図７に示す回路とでは、インダクタンス値が急激に増加する周波数が異なっている。周波数が高くなると、見かけ上のインダクタンス値が急激に大きくなる現象は、寄生容量成分による共振現象に起因しており、見かけ上のインダクタンス値が大きくなる周波数が高いほど、入出力間の見かけ上の寄生容量が小さいことを示す。図８に示すように、図７に示す等価回路の方が、図２７に示す等価回路よりも共振が起こる周波数が高くなっており、これにより、本実施形態に係るインダクタ素子の構成により、見かけ上の寄生容量の寄与を低減できていることがわかる。本実施形態に係るインダクタ素子は、以上の原理により、見かけ上の寄生容量を低減し、高周波特性を向上させている。
本実施形態のインダクタ素子は、図１に示すように、インダクタ素子を外部素子と接続するための第２の引き出し配線９がインダクタ素子を構成する第１の配線が形成された第１の配線層１０１、第２の配線が形成された第２の配線層１０２、第３の配線が形成された第３の配線層１０３及び第４の配線が形成された第４の配線層１０４とは異なる配線層に形成されているため、インダクタ素子を構成する各配線は、夫々第２の引き出し配線９を避けて形成する必要が無く、配線のレイアウトの自由度が高い。これにより、インダクタ素子を構成する配線同士を近接して配置することが可能になり、隣接する配線同士の相互インダクタンスを大きくすることができるため、インダクタンス値を大きくすることが可能である。
第２の引き出し配線９と第１の配線乃至第４の配線との間に寄生容量が形成されるのを抑制するため、第２の引き出し配線９と第１の配線乃至第４の配線とを離間させて配置することが好ましいが、これらの配置は上述の如く構成されたインダクタ素子と接続される外部素子との位置及び外部素子の接続端子が存在する配線層の位置、設計上の制約及び使用できる配線層の制約等の要素を踏まえた上で決定することができる。
本実施形態に示す構成によれば、インダクタ素子の引き出し配線を形成する位置の自由度が向上する。例えば、インダクタ素子の巻数が偶数である場合は、インダクタ素子に接続される引き出し配線の双方をインダクタ素子の上層又は下層の配線に接続する位置に形成することができる。一方、インダクタ素子の巻数が奇数である場合は、インダクタ素子の引き出し配線の一方を上層から、他方を下層から接続する位置に形成することができる。
本実施形態は、図１に示すように、ソレノイド状のインダクタ素子の巻数が３である例を示しているため、引き出し配線の一方はインダクタ素子を構成する配線の最上層配線に相当する第１の配線１ａに接続される位置に形成され（第２の引き出し配線９）、他方の引き出し配線は、図４（ｄ）に示すように、インダクタ素子を構成する配線の最下層配線に相当する第４の配線の最外周配線（第４の配線４ｂ）が外側に伸張されることによって形成されている。
次に、上述の如く構成された本実施形態に係るインダクタ素子の動作について説明する。本実施形態に係るインダクタ素子は、互いに上下に隣接する配線間の寄生容量が、同一の配線層内で互いに隣接する配線間の寄生容量よりも大きいため、インダクタ素子の寄生容量の低減効果を得ることができる。また、このとき、同一の配線層内で互いに隣接する配線間の間隔を近接させて配置することで、同一の配線層内で互いに隣接する配線間の相互インダクタンスを大きくすることが可能になり、インダクタ素子の面積効率を向上させることができ、インダクタ素子の占有面積を低減させることもできる。また、インダクタ素子を構成する各配線が同一の膜厚を有するように形成すれば、素子としての対称性を向上させることもできる。
本実施形態においては、配線を構成する元素に特に制限は無く、代表的な配線材料である銅又は銅を主成分とする合金を使用することができ、また、アルミニウム、金、又は銀等の元素、若しくはそれらを主成分とする合金を使用して形成することもできる。本実施形態によって得られる効果は、配線材料によって特に限定されるものではない。
また、インダクタ素子を構成する配線材料は、電気伝導性を有する材料であれば良く、例えば、一般にカーボンナノチューブと呼ばれる直径数ｎｍ乃至数十ｎｍの筒状の炭素導体、及びそれらのバンドル（束）等の非金属材料で構成されても良い。即ち、本実施形態は、配線の周辺の電磁気学的現象を利用しているため、配線材料、配線の周辺の物質の有無及び材料定数等に特に制限されるものではなく、本実施形態により開示される配線構造により、その効果を得ることができるものである。また、本実施形態は、インダクタ素子を構成する材料が電気導電性を有する材料である必要があること以外は半導体装置を構成する材料に特に制限されることなく利用することができる。
次に、本実施形態に係るインダクタ素子の製造方法について説明する。本実施形態に係るインダクタ素子は、配線により形成されたインダクタ素子の構造にその特徴を有しているため、配線の形成方法による特徴によってこれを制限されるものではない。即ち、本発明は、本発明の実施形態で示す構造により、本発明による効果を得ることができるものであって、配線の形成方法は、いかなる方法を使用しても良い。
以下、本実施形態に係るインダクタ素子の製造方法の一例として、現在広く実用化されているダマシン法による製造方法を説明する。本実施形態に係るインダクタ素子の製造方法を示す図９においては、半導体基板上に堆積された絶縁膜に溝を形成し、この溝部分に銅等の金属膜を充填し、続く平坦化により配線を形成するいわゆるダマシン法による配線形成方法を示しているが、ダマシン法による加工技術に使用されるハードマスク膜及びエッチングストッパ膜等は特に図示しない。
また、ダマシン法により製造される配線が、銅又は銅を主成分とした合金で形成される場合は、多くの場合、絶縁膜に金属が埋め込まれた配線構造を有し、配線材料の絶縁膜中への拡散を防止するため、配線の底及び側壁に、例えばチタン又はタンタル等の高融点金属若しくはその窒化物、更には、それらの積層構造体等により形成され一般にバリアメタルと呼ばれる層が形成されるが、これらは本実施形態に係るインダクタ素子の構造に大きな影響を及ぼすものではないため、特に図示しない。また、配線材料となる金属の埋め込み工程前に形成されるバリアメタルについても、特に図示しない。また、絶縁膜の更に下に位置する半導体基板及び半導体基板に形成されるトランジスタ等の半導体素子についても、これを図示しない。
また、ダマシン法による配線形成方法は、配線と、夫々異なる層に形成された配線同士を相互接続するためのビアとを別々の工程で形成するシングルダマシン法と呼ばれる方法、及び、配線と、この配線の下層に位置するビアとを同時に形成するデュアルダマシン法と呼ばれる方法があるが、本実施形態に係るインダクタ素子の製造方法は、いずれのダマシン法を使用することもできる。以下に説明する本実施形態に係るインダクタ素子の製造方法においてはデュアルダマシン法による配線形成方法を示している。
先ず、図９（ａ）に示すように、半導体基板（図示せず）上に堆積された下層絶縁膜１０上に、配線４ａ及び４ｂを形成する層に相当する絶縁膜１１を化学気相成長法又は塗布法等、公知の絶縁膜形成方法によって堆積する（ステップ１）。絶縁膜１１は、例えば、シリコン、酸素、水素、弗素、炭素又は窒素等の元素を含有する絶縁膜であり、本実施形態において、絶縁膜１１の材料は特に限定されないが、配線間の寄生容量及び配線−半導体基板間の意図しない寄生容量を抑制するために、絶縁膜１１の比誘電率は、シリコン酸化膜の比誘電率である４．２以下であることが好ましい。更に、絶縁膜１１は、配線間の意図しない寄生容量を抑制するために、絶縁膜１１の内部に直径３ｎｍ以下の微細な空孔を有することが、より好ましい。絶縁膜１１の加工方法によっては、絶縁膜１１は、互いに組成の異なる２種以上の絶縁膜の積層構造であっても良い。
この後、配線層を積層する工程において、絶縁膜１１の直下に形成された配線が銅又は銅を主成分とする合金である場合には、絶縁膜１１は、少なくともシリコン及び炭素を含有する銅拡散耐性を有する絶縁膜及び微細な空孔を有する絶縁膜の積層構造であることが、より好ましい。これにより、絶縁膜１１内部への銅の拡散を防止し、半導体装置の信頼性を高め、且つ、意図しない寄生容量の増加を抑制することができる。
次に、図９（ｂ）に示すように、絶縁膜１１に、例えばフォトリソグラフィーに代表されるパターニング方法と、反応性エッチング法に代表される加工方法とによって、配線４ａ及び４ｂを形成するための配線溝パタン１２を形成する（ステップ２）。配線溝パタン１２のパタン形状は、本実施形態では矩形形状としているが、例えば、八角形状のもの、略円形の多角形状等に形成してもよい。インダクタ素子の占有面積を小さくするためには、図３に示すような矩形形状であることが好ましい。配線溝パタン１２の形状は、最終的に得られるインダクタ素子に要求される性能によって、その線幅、内径、配線間スペース及び巻数等を決定すれば良く、これらの寸法は、半導体装置の回路設計者により決定される。ただし、上述のように、同一の配線層内で互いに隣接する配線間の容量よりも、互いに上下に隣接する配線間の容量が大きくなるように形成する必要がある。
次に、図９（ｃ）に示すように、配線溝パタン１２の上から、スパッタ法、化学気相成長法又はメッキ法等の方法により金属膜１３を堆積する（ステップ３）。
次に、図９（ｄ）に示すように、堆積した金属膜１３の余剰部分を、例えば化学機械研磨法に代表されるような平坦化方法により除去し、第４の配線４ａ及び４ｂを得る（ステップ４）。図９（ｄ）に示す模式的断面図は、図３（ｄ）のＡ−Ａ線断面図である。
次に、図９（ｅ）に示すように、第４の配線４ａ及び４ｂの形成方法と同様に、ダマシン法によりビア６ｃ、６ｄ及び６ｉ並びに第３の配線３ａ、３ｂ及び３ｃを形成する（ステップ５）。図９（ｅ）に示す模式的断面図は、図３（ｃ）のＡ−Ａ線断面図である。ビア６ｃにより第３の配線３ａと第４の配線４ａとが電気的に直列に接続され、ビア６ｄにより第４の配線４ａと第３の配線３ｂとが電気的に直列に接続され、ビア６ｉにより第４の配線４ｂと第３の配線３ｃとが、電気的に直列に接続される。
次に、図９（ｆ）に示すように、第３の配線３ａ、３ｂ及び３ｃ並びにビア６ｃ、６ｄ及び６ｉの形成方法と同様に、ダマシン法によりビア６ｂ、６ｅ及び６ｈ並びに第２の配線２ａ、２ｂ及び２ｃを形成する（ステップ６）。図９（ｆ）に示す模式的断面図は、図３（ｂ）のＡ−Ａ線断面図である。ビア６ｂにより第３の配線３ａと第２の配線２ａとが電気的に直列に接続され、ビア６ｅにより第３の配線３ｂと第２の配線２ｂとが電気的に直列に接続され、ビア６ｈにより第３の配線３ｃと第２の配線２ｃとが電気的に直列に接続される。
次に、図９（ｇ）に示すように、第２の配線２ａ、２ｂ及び２ｃ並びにビア６ｂ、６ｅ及び６ｈの形成方法と同様に、ダマシン法によりビア６ａ、６ｆ及び６ｇ並びに第１の配線１ａ及び１ｂを形成する（ステップ７）。図９（ｇ）に示す模式的断面図は、図３（ａ）のＡ−Ａ線断面図である。ビア６ａにより第２の配線２ａと第１の配線１ａとが電気的に直列に接続され、ビア６ｆにより第２の配線２ｂと第１の配線１ｂとが電気的に直列に接続され、ビア６ｇにより第１の配線１ｂと第２の配線２ｃとが電気的に直列に接続される。
次に、図９（ｈ）に示すように、ダマシン法により、第１の引き出し配線８及び第１の引き出し配線８と第１の配線１ａとを接続するビア７ａを形成し、同様に、ダマシン法により、第２の引き出し配線９及び第２の引き出し配線９と第１の引き出し配線８とを接続するビア７ｂを形成する（ステップ８）。
以上の製造方法により、本実施形態に係るインダクタ素子が得られる。このようにして得られたインダクタ素子により、チップ面積を縮小し、且つ、意図しない寄生容量の増加を抑制することができる。
本実施形態においては、ソレノイド状のインダクタ素子が合計４層の配線からなる構造を例に説明したが、これに限定されず、インダクタ素子を形成する配線の層数は、半導体装置の設計上の制約に許容される配線の層数を超過しない限り、半導体装置の設計者が任意に決定することが可能である。インダクタ素子を形成する配線層数を増加させることにより、より小さい面積で、大きなインダクタンス値を実現するソレノイド状インダクタ素子を形成することができる。
本実施形態によれば、半導体基板上にソレノイドコイル状のインダクタ素子を形成することにより、単位面積あたりのインダクタンス値を増加させることでチップ面積が縮小でき、半導体基板から得られる半導体装置の個数を増加させることができるため、半導体装置の製造コストを削減することができる。更に、半導体装置を搭載する各種信号処理装置の小型化も可能になる。
また、本実施形態によれば、インダクタ素子の寄生容量を低減させることが可能であるため、インダクタ素子と能動素子とにより構成される半導体装置の高周波特性を向上させることができる。
更に、本実施形態によれば、インダクタ素子と隣接素子との間隔を縮小することができ、この点からもチップ面積が縮小でき及び半導体装置の製造コストを削減することができる。
次に、本発明の第２実施形態について説明する。図１０（ａ）は本実施形態にかかるインダクタ素子の第１の配線層１０１を示す模式的上面図、図１０（ｂ）は、同じく第２の配線層１０２を示す模式的上面図、図１０（ｃ）は、同じく第３の配線層１０３を示す模式的上面図、図１０（ｄ）は、同じく第４の配線層１０４を示す模式的上面図である。図１０において、図１乃至図９と同一構成物には同一符号を付して、その詳細な説明は省略する。
上述の第１実施形態ではインダクタ素子は配線層数４、巻数３であり、インダクタ素子と外部素子とを接続する引き出し配線の一方がインダクタ素子を構成する配線の最上層配線（第１の配線１ａ）に接続される位置に形成され（第２の引き出し配線９）、他方の引き出し配線がインダクタ素子を構成する配線の最下層配線（第４の配線）の最外周配線（第４の配線４ｂ）が外側に伸張されることによって形成されているのに対し、本実施形態においては、インダクタ素子は配線層数４、巻数２であり、インダクタ素子と外部素子とを接続する２本の引き出し配線が共にインダクタ素子の最上層配線に接続される位置に形成されている点が異なり、それ以外は第１実施形態と同様の構造を有している。
図１０（ｄ）に示すように、本実施形態に係るインダクタ素子は、半導体基板（図示せず）上の絶縁膜（図示せず）中の同一面上に、第４の配線４ａが、隣接する部分が接触しないように間隔を設けられてコイル状に略２周巻回されている。そして、第４の配線４ａの内側の長手方向端部上面にビア６ｃ、外側の長手方向端部上面にビア６ｄが形成されている。これにより第４の配線層１０４が構成されている。
図１０（ｃ）に示すように、ビア６ｃは、第４の配線層１０４よりも上に位置する第３の配線層１０３に形成され一部に切欠部を有する周回状の第３の配線３ａの一方の長手方向端部下面に接続され、第３の配線３ａの他方の長手方向端部上面にはビア６ｂが形成されている。また、第３の配線層１０３内で第３の配線３ａの外周を取り囲むように第３の配線３ｂが形成され、第３の配線３ｂの一方の長手方向端部下面にはビア６ｄが接続され、他方の長手方向端部上面にはビア６ｅが形成されている。
図１０（ｂ）に示すように、ビア６ｂは、第３の配線層１０３よりも上に位置する第２の配線層１０２に形成され一部に切欠部を有する周回状の第２の配線２ａの一方の長手方向端部下面に接続され、第２の配線２ａの他方の長手方向端部上面にはビア６ａが形成されている。また、第２の配線層１０２内で第２の配線２ａの外周を取り囲むように第２の配線２ｂが形成され、第２の配線２ｂの一方の長手方向端部下面にはビア６ｅが接続され、他方の長手方向端部上面にはビア６ｆが形成されている。
図１０（ａ）に示すように、ビア６ａは、第２の配線層１０２よりも上に位置する第１の配線層１０１に形成され一部に切欠部を有する周回状の第１の配線１ａの一方の長手方向端部下面に接続され、第１の配線１ａの他方の長手方向端部上面にはビア７ａが形成されている。また、第１の配線層１０１内で第１の配線１ａの外周を取り囲むように第１の配線１ｂが形成され、第１の配線１ｂの一方の長手方向端部下面にはビア６ｆが接続され、他方の長手方向端部は第１の配線１ａの外側方向に伸張された位置にあり、この端部上面にはビア７ｃが形成されている。そして、ビア７ａは、第１の配線層１０１よりも上に位置する配線層に形成された第１の引き出し配線８ａに接続され、ビア７ｃは、第１の引き出し配線８ａと同一の配線層に形成された第２の引き出し配線８ｂに接続されている。これにより、本実施形態に係るインダクタ素子が構成されている。即ち、本実施形態に係るインダクタ素子は、上述の第１実施形態で説明した上下に隣接する配線間の寄生容量が同一の配線層内で互いに隣接する配線間寄生容量よりも大きい配線構造において、第１実施形態と同様にして構成されたソレノイド状のインダクタ素子が偶数回（２回）の巻数を有し、ソレノイド状のインダクタ素子と外部の素子とを接続する引き出し配線（第１の引き出し線８ａ及び第２の引き出し線８ｂ）が、ソレノイド状インダクタ素子の最上層に位置する第１の配線１ａ及び１ｂと接続される位置に形成されている。
本実施形態における上記以外の構成、動作及び効果は上述の第１実施形態と同様である。
次に、本発明の第３実施形態について説明する。本実施形態に係るインダクタ素子は、上述の第２実施形態に係るインダクタ素子の構造の上下を反転させた構造を有している。即ち、図１０（ａ）に示す第１の配線層１０１が上下を反転させた状態でインダクタ素子を構成する配線の最下層に形成され、この上に順に図１０（ｂ）に示す第２の配線層１０２、図１０（ｃ）に示す第３の配線層１０３及び図１０（ｄ）に示す第４の配線層１０４が上下を反転させた状態で積層されることにより、ソレノイド状のインダクタ素子と外部素子とを接続する２本の引き出し配線（第１の引き出し線８ａ及び第２の引き出し線８ｂ）が、ソレノイド状インダクタ素子の最下層に位置する第１の配線１ａ及び１ｂと接続される位置に形成されている。これにより、本実施形態に係るインダクタ素子が構成されている。
本実施形態における上記以外の構成、動作及び効果は上述の第１実施形態と同様である。
次に、本発明の第４実施形態について説明する。図１１（ａ）は、本実施形態に係るインダクタ素子の第１の配線層１０１に形成される第１の配線を示す模式的上面図、図１１（ｂ）は、同じく第２の配線層１０２に形成される第２の配線を示す模式的上面図、図１１（ｃ）は、同じく第３の配線層１０３に形成される第３の配線を示す模式的上面図、図１１（ｄ）は、同じく第４の配線層１０４に形成される第４の配線を示す模式的上面図である。図１１において、図１乃至図１０と同一構成物には同一符号を付して、その詳細な説明は省略する。
図１１（ｄ）に示すように、本実施形態に係るインダクタ素子は、半導体基板（図示せず）上の絶縁膜（図示せず）中の同一面上に、第４の配線４ａが、隣接する部分が接触しないように間隔を設けられてコイル状に略２周巻回されている。そして、第４の配線４ａの内側の長手方向端部上面にビア６ｃ、外側の長手方向端部上面にビア６ｄが形成されている。また、第４の配線層１０４内で第４の配線４ａの外周を取り囲むように第４の配線４ｂが、隣接する部分が接触しないように間隔を設けられてコイル状に略２周巻回されて形成され、第４の配線４ｂの内側の長手方向端部上面にはビア６ｉが形成され、外側の長手方向端部上面にはビア６ｊが形成されている。これにより第４の配線層１０４が構成されている。
図１１（ｃ）に示すように、ビア６ｃは、第４の配線層１０４よりも上に位置する第３の配線層１０３に形成され一部に切欠部を有する周回状の第３の配線３ａの一方の長手方向端部下面に接続され、第３の配線３ａの他方の長手方向端部上面にはビア６ｂが形成されている。また、第３の配線層１０３内で第３の配線３ａの外周を取り囲むように第３の配線３ｂが形成され、第３の配線３ｂの一方の長手方向端部下面にはビア６ｄが接続され、他方の長手方向端部上面にはビア６ｅが形成されている。また、第３の配線層１０３内で第３の配線３ｂの外周を取り囲むように第３の配線３ｃが形成され、第３の配線３ｃの一方の長手方向端部下面にはビア６ｉが接続され、他方の長手方向端部上面にはビア６ｈが形成されている。更に、第３の配線層１０３内で第３の配線３ｃの外周を取り囲むように第３の配線３ｄが形成され、第３の配線３ｄの一方の長手方向端部下面にはビア６ｊが接続され、他方の長手方向端部上面にはビア６ｋが形成されている。
図１１（ｂ）に示すように、ビア６ｂは、第３の配線層１０３よりも上に位置する第２の配線層１０２に形成され一部に切欠部を有する周回状の第２の配線２ａの一方の長手方向端部下面に接続され、第２の配線２ａの他方の長手方向端部上面にはビア６ａが形成されている。また、第２の配線層１０２内で第２の配線２ａの外周を取り囲むように第２の配線２ｂが形成され、第２の配線２ｂの一方の長手方向端部下面にはビア６ｅが接続され、他方の長手方向端部上面にはビア６ｆが形成されている。また、第２の配線層１０２内で第２の配線２ｂの外周を取り囲むように第２の配線２ｃが形成され、第２の配線２ｃの一方の長手方向端部下面にはビア６ｈが接続され、他方の長手方向端部上面にはビア６ｇが形成されている。更に、第２の配線層１０２内で第２の配線２ｃの外周を取り囲むように第２の配線２ｄが形成され、第２の配線２ｄの一方の長手方向端部下面にはビア６ｋが接続され、他方の長手方向端部上面にはビア６ｍが形成されている。
図１１（ａ）に示すように、ビア６ａは、第２の配線層１０２よりも上に位置する第１の配線層１０１に形成され一部に切欠部を有する周回状の第１の配線１ａの一方の長手方向端部下面に接続され、第１の配線１ａの他方の長手方向端部上面にはビア７ａが形成されている。また、第１の配線層１０１内で第２の配線１ａの外周を取り囲むように第１の配線１ｂが、隣接する部分が接触しないように間隔を設けられてコイル状に略２周巻回されて形成され、第１の配線１ｂの内側の長手方向端部下面にはビア６ｆが接続され、外側の長手方向端部下面にはビア６ｇが接続されている。更に、第１の配線層１０１内で第１の配線１ｂの外周を取り囲むように第１の配線１ｃが形成され、第１の配線１ｃの一方の長手方向端部下面にはビア６ｍが接続され、他方の長手方向端部上面にはビア７ｃが形成されている。
ビア７ａは、第１の配線層１０１よりも上に位置する配線層に形成された第１の引き出し配線８ａに接続され、ビア７ｃは、第１の引き出し配線８ａと同一の配線層に形成された第２の引き出し配線８ｂに接続されている。これにより、本実施形態に係るインダクタ素子が構成されている。即ち、本実施形態に係るインダクタ素子は、上述の第１実施形態で説明した上下に隣接する配線間の寄生容量が同一の配線層内で互いに隣接する配線間寄生容量よりも大きい配線構造において、第１実施形態と同様にして構成されたソレノイド状のインダクタ素子が偶数回（４回）の巻数を有し、ソレノイド状のインダクタ素子と外部の素子とを接続する引き出し配線（第１の引き出し線８ａ及び第２の引き出し線８ｂ）が、ソレノイド状インダクタ素子の最上層に位置する第１の配線１ａ及び１ｂと接続される位置に形成されている。
本実施形態に係るインダクタ素子は、インダクタ素子を構成する配線の最下層（第４の配線層１０４）において、略２周周回する配線を２個（第４の配線４ａ及び４ｂ）有している。これにより、上述の第１乃至第３実施形態に係るインダクタ素子の巻数よりも本実施形態に係るインダクタ素子の巻数が多いため、インダクタンス値を向上させることができる。
更に、本実施形態に係るインダクタ素子において、図１１（ａ）に示す第１の配線１ｃを略２周周回させ、以後、上述の本発明の他の実施形態と同様に、第１の配線１ｃの下層に位置する各配線層にも略１周する配線を設け、各々を直列接続する構成とすることにより、更にインダクタンス値を向上させることが可能である。
本実施形態において説明したように、本発明に係るインダクタ素子を形成する場合、略２周する配線を更に複数個設けることにより、更にインダクタンス値を増加させることが容易に可能である。
次に、本発明の第５実施形態について説明する。図１２（ａ）は、本実施形態に係るインダクタ素子の第１の配線層１０１に形成される第１の配線を示す模式的上面図、図１２（ｂ）は、同じく第２の配線層１０２に形成される第２の配線を示す模式的上面図、図１２（ｃ）は、同じく第３の配線層１０３に形成される第３の配線を示す模式的上面図、図１２（ｄ）は、同じく第４の配線層１０４に形成される第４の配線を示す模式的上面図である。図１２において、図１乃至図１１と同一構成物には同一符号を付して、その詳細な説明は省略する。
本実施形態に係るインダクタ素子は、インダクタ素子と外部素子とを接続する引き出し配線のうち少なくとも一方の引き出し配線が、インダクタ素子を構成する配線のうち任意の配線層の最外周に位置する配線を伸張することにより形成されている。この任意の配線は、回路設計者によって選択されることができる。本実施形態においては、第３の配線層１０３の最外周に位置する配線が選択された例について説明する。
図１２（ｄ）に示すように、本実施形態に係るインダクタ素子は、半導体基板（図示せず）上の絶縁膜（図示せず）中の同一面上に、第４の配線４ａが、隣接する部分が接触しないように間隔を設けられてコイル状に略２周巻回されている。そして、第４の配線４ａの内側の長手方向端部上面にビア６ｃ、外側の長手方向端部上面にビア６ｄが形成されている。また、第４の配線層１０４内で第４の配線４ａの外周を取り囲むように第４の配線４ｂが、隣接する部分が接触しないように間隔を設けられてコイル状に略２周巻回されて形成され、第４の配線４ｂの内側の長手方向端部上面にはビア６ｉが形成され、外側の長手方向端部上面にはビア６ｊが形成されている。これにより第４の配線層１０４が構成されている。
図１２（ｃ）に示すように、ビア６ｃは、第４の配線層１０４よりも上に位置する第３の配線層１０３に形成され一部に切欠部を有する周回状の第３の配線３ａの一方の長手方向端部下面に接続され、第３の配線３ａの他方の長手方向端部上面にはビア６ｂが形成されている。また、第３の配線層１０３内で第３の配線３ａの外周を取り囲むように第３の配線３ｂが形成され、第３の配線３ｂの一方の長手方向端部下面にはビア６ｄが接続され、他方の長手方向端部上面にはビア６ｅが形成されている。また、第３の配線層１０３内で第３の配線３ｂの外周を取り囲むように第３の配線３ｃが形成され、第３の配線３ｃの一方の長手方向端部下面にはビア６ｉが接続され、他方の長手方向端部上面にはビア６ｈが形成されている。更に、第３の配線層１０３内で第３の配線３ｃの外周において、任意の中間部に設けられた屈曲部で屈曲した第３の配線３ｄが形成され、第３の配線３ｄの一方の長手方向端部下面にはビア６ｊが接続され、他方の長手方向端部はインダクタ素子と外部素子とを接続する引き出し配線として屈曲部から外側方向に伸張された位置にある。
図１２（ｂ）に示すように、ビア６ｂは、第３の配線層１０３よりも上に位置する第２の配線層１０２に形成され一部に切欠部を有する周回状の第２の配線２ａの一方の長手方向端部下面に接続され、第２の配線２ａの他方の長手方向端部上面にはビア６ａが形成されている。また、第２の配線層１０２内で第２の配線２ａの外周を取り囲むように第２の配線２ｂが形成され、第２の配線２ｂの一方の長手方向端部下面にはビア６ｅが接続され、他方の長手方向端部上面にはビア６ｆが形成されている。また、第２の配線層１０２内で第２の配線２ｂの外周を取り囲むように第２の配線２ｃが形成され、第２の配線２ｃの一方の長手方向端部下面にはビア６ｈが接続され、他方の長手方向端部上面にはビア６ｇが形成されている。
図１２（ａ）に示すように、ビア６ａは、第２の配線層１０２よりも上に位置する第１の配線層１０１に形成され一部に切欠部を有する周回状の第１の配線１ａの一方の長手方向端部下面に接続され、第１の配線１ａの他方の長手方向端部上面にはビア７ａが形成されている。また、第１の配線層１０１内で第２の配線１ａの外周を取り囲むように第１の配線１ｂが、隣接する部分が接触しないように間隔を設けられてコイル状に略２周巻回されて形成され、第１の配線１ｂの内側の長手方向端部下面にはビア６ｆが接続され、外側の長手方向端部下面にはビア６ｇが接続されている。更に、ビア７ａは、第１の配線層１０１よりも上に位置する配線層に形成された第１の引き出し配線８ａに接続されている。これにより、本実施形態に係るインダクタ素子が構成されている。
本実施形態によれば、上述の第１乃至第４実施形態で得られる作用に加え、設計上の自由度が向上する。
また、図１２（ｃ）に示すように、最外周配線である第３の配線３ｄが、第３の配線３ｃの外周において、任意の中間部に設けられた屈曲部で屈曲させているため、例えば、本発明の第２実施形態に係るインダクタ素子と比較して、インダクタ素子を構成する配線の全長が短い。従って、インダクタンス値は低下することになり、換言すれば、本発明の第２実施形態に係るインダクタ素子のインダクタンス値を標準値とした場合に、本実施形態に係るインダクタ素子のインダクタンス値は、標準値に対して微調整されたインダクタンス値を有すると言うことができる。従って、本実施形態によれば、インダクタ素子の内径、配線幅及び配線間隔等の設計パラメータを変更することなく、最外周配線の使用層数により、インダクタ素子のインダクタンス値を微調整することが可能である。
よって、本実施形態によれば、引き出し配線を形成する配線層を回路設計者が自由に選択することができるため、半導体装置の設計の自由度が向上し、更に、インダクタンス値を微調整することが可能である。
次に、本発明の第６実施形態について説明する。図１３は、本実施形態に係るインダクタ素子の配線の一部を抜粋した模式的平面図、図１４（ａ）は、本実施形態に係るインダクタ素子の第１の配線層１０１に形成される第１の配線を示す模式的上面図、図１４（ｂ）は、同じく第２の配線層１０２に形成される第２の配線を示す模式的上面図、図１４（ｃ）は、同じく第３の配線層１０３に形成される第３の配線を示す模式的上面図、図１４（ｄ）は、同じく第４の配線層１０４に形成される第４の配線を示す模式的上面図である。図１３及び図１４において、図１乃至図１２と同一構成物には同一符号を付して、その詳細な説明は省略する。
本実施形態に係るインダクタ素子は、近時の微細化された半導体装置を構成する配線構造の製造プロセス上の制約に本発明のインダクタ素子を適応させるものである。即ち、近時の微細化された半導体装置においては、製造プロセス上の制約から、半導体装置を構成する配線の最小線幅及び最大線幅が規定されていることが多い。しかしながら、インダクタ素子の配線幅は、インダクタ素子に流れる電流の大きさによってはプロセス上の制約で規定された最大線幅よりも大きな配線幅を必要とすることがある。この場合、本発明に係るインダクタ素子は、スリットを有する配線によって構成することができる。本発明は、インダクタ素子を構成する配線の寄生容量を低減するべく考案されたものであり、インダクタ素子を構成する配線がスリットを有する配線であっても、十分にその効果が得られるものである。
本実施形態に係るインダクタ素子は、インダクタ素子を構成する配線及びインダクタ素子と外部素子とを接続する引き出し配線のうち少なくとも１個がスリットを有するものである。本実施形態に係るインダクタ素子は、図１３に示すように、第１の配線１ａ１の長手方向端部において、線幅方向に２列にスリット５ａが形成され、また、第１の配線１ａ１の内部においても線幅方向に２列にスリット５ｂが形成されている。スリット５ａは、第１の配線１ａ１の長手方向端部において開放されたコの字状であり、スリット５ｂは、第１の配線１ａ１の直線部においては開口部を有するロの字状であり、スリット５ｃ（図示せず）は、第１の配線１ａ１の屈曲部においては開口部を有するロの字が屈曲した形状を有している。
図１３に示すように、第１の配線１ａ１の線幅をｗとし、線幅方向の一方の端部から２列のスリットのうちこの端部に近い方のスリットまでの配線の幅をｗ１、このスリットの幅をｓ１、このスリットから他方のスリットまでの配線の幅をｗ２、この他方のスリットの幅をｓ２、この他方のスリットから第１の配線１ａ１の線幅方向の他方の端部までの配線の幅をｗ３とすると、回路設計者は、スリットによって隔てられた各々の配線幅ｗ１、ｗ２及びｗ３の合計が所望のインダクタ素子のエレクトロマイグレーション耐性又は直列抵抗を実現するために必要な配線幅よりも大きくなるように第１の配線１ａ１の線幅ｗを決定することができる。そして、この第１の配線１ａ１によりインダクタ素子が形成される。このとき、スリット幅ｓ１及びｓ２の大きさは、プロセス上の制約により規定される最小配線間隔であることが好ましい。更に、図１３に示すように、スリットを有する第１の配線１ａ１と第１の配線層１０１のよりも上に位置する配線層（図示せず）とを接続するビア７ａは、図５に示すマルチビアであり、スリットを避けて形成されるが、本実施形態においては、以後、表記を簡単にするべく、複数個のビアを単一のビアとして表記するものとする。
本実施形態に係るインダクタ素子は、インダクタ素子を構成する配線及びインダクタ素子と外部素子とを接続する引き出し配線のうち少なくとも１個がスリットを有するものであり、上述の本発明の第１実施形態乃至第５実施形態に係るインダクタ素子のいずれについても適用することができる。以下、本実施形態として、本発明の第２実施形態に係るインダクタ素子の各配線にスリットが形成されたものを例として説明する。
図１４（ｄ）に示すように、本実施形態に係るインダクタ素子は、半導体基板（図示せず）上の絶縁膜（図示せず）中の同一面上に、上述の第１の配線１ａ１と同様のスリット５ａ、５ｂ及び５ｃが形成された第４の配線４ａ１が、隣接する部分が接触しないように間隔を設けられてコイル状に略２周巻回されている。そして、第４の配線４ａ１の内側の長手方向端部上面にビア６ｃ、外側の長手方向端部上面にビア６ｄが形成されている。これにより第４の配線層１０４が構成されている。
図１４（ｃ）に示すように、ビア６ｃは、第４の配線層１０４よりも上に位置する第３の配線層１０３に形成されスリット５ａ、５ｂ及び５ｃを有し一部に切欠部を有する周回状の第３の配線３ａ１の一方の長手方向端部下面に接続され、第３の配線３ａ１の他方の長手方向端部上面にはビア６ｂが形成されている。また、第３の配線層１０３内で第３の配線３ａ１の外周を取り囲むように第３の配線３ｂ１が形成され、第３の配線３ｂ１の一方の長手方向端部下面にはビア６ｄが接続され、他方の長手方向端部上面にはビア６ｅが形成されている。
図１４（ｂ）に示すように、ビア６ｂは、第３の配線層１０３よりも上に位置する第２の配線層１０２に形成されスリット５ａ、５ｂ及び５ｃを有し一部に切欠部を有する周回状の第２の配線２ａ１の一方の長手方向端部下面に接続され、第２の配線２ａ１の他方の長手方向端部上面にはビア６ａが形成されている。また、第２の配線層１０２内で第２の配線２ａ１の外周を取り囲むように第２の配線２ｂ１が形成され、第２の配線２ｂ１の一方の長手方向端部下面にはビア６ｅが接続され、他方の長手方向端部上面にはビア６ｆが形成されている。
図１４（ａ）に示すように、ビア６ａは、第２の配線層１０２よりも上に位置する第１の配線層１０１に形成されスリット５ａ、５ｂ及び５ｃを有し一部に切欠部を有する周回状の第１の配線１ａ１の一方の長手方向端部下面に接続され、第１の配線１ａ１の他方の長手方向端部上面にはビア７ａが形成されている。また、第１の配線層１０１内で第１の配線１ａ１の外周を取り囲むように第１の配線１ｂ１が形成され、第１の配線１ｂ１の一方の長手方向端部下面にはビア６ｆが接続され、他方の長手方向端部は第１の配線１ａ１の外側方向に伸張された位置にあり、この端部上面にはビア７ｃが形成されている。そして、ビア７ａは、第１の配線層１０１よりも上に位置する配線層に形成された第１の引き出し配線８ａに接続され、ビア７ｃは、第１の引き出し配線８ａと同一の配線層に形成された第２の引き出し配線８ｂに接続されている。これにより、本実施形態に係るインダクタ素子が構成されている。
本実施形態においては、インダクタ素子を構成する全ての配線がスリットを有する場合について説明したが、これに限定されず、半導体装置の製造プロセス上の制約により、回路設計者の所望の配線幅を実現することが困難である場合に適用されるものであり、回路設計者が、インダクタ素子を構成する任意の配線又は引き出し配線にスリットを形成するか形成しないかを決定することができる。
本実施形態に係るインダクタ素子は、インダクタ素子を構成する配線及びインダクタ素子と外部素子とを接続する引き出し配線のうち少なくとも１個がスリットを有するため、インダクタ素子の実効的な直列抵抗を低減することができ、且つ、インダクタ素子のエレクトロマイグレーション耐性を向上させることができる。即ち、本実施形態に係るインダクタ素子は、製造プロセス上の制約から、回路設計者が所望する配線幅を単一の配線によって実現することができない場合に、スリットを有する配線によって、擬似的に線幅が大きい配線を実現する場合に適用することができる。
本実施形態によれば、近時の微細化された半導体装置の製造プロセス上の制約によって、インダクタ素子を構成する配線がスリットを有するものであっても、本発明の効果を得ることができる。
次に、本発明の第７実施形態について説明する。本実施形態に係るインダクタ素子は、上述の第６実施形態に係るインダクタ素子の構造の上下を反転させた構造を有している。即ち、図１４（ａ）に示す第１の配線層１０１が上下を反転させた状態でインダクタ素子を構成する配線の最下層に形成され、この上に順に図１４（ｂ）に示す第２の配線層１０２、図１４（ｃ）に示す第３の配線層１０３及び図１４（ｄ）に示す第４の配線層１０４が上下を反転させた状態で積層されることにより、ソレノイド状のインダクタ素子と外部素子とを接続する２本の引き出し配線（第１の引き出し線８ａ及び第２の引き出し線８ｂ）が、ソレノイド状インダクタ素子の最下層に位置する第１の配線１ａ及び１ｂと接続される位置に形成されている。これにより、本実施形態に係るインダクタ素子が構成されている。
本実施形態においては、インダクタ素子と外部素子とを接続する引き出し配線８ａ及び８ｂが下層配線層を使用して形成されることになるが、現在広く使用されている微細化された半導体装置の配線構造においては、下層に形成される配線ほど製造プロセス上許容される配線幅が細くなっていることが一般的である。従って、本実施形態にかかるインダクタ素子は、インダクタ素子を構成する配線はスリットを有さず、下層に位置する引き出し配線のみがスリットを有することもできる。
本実施形態における上記以外の構成、動作及び効果は上述の第６実施形態と同様である。
次に、本発明の第８実施形態について説明する。図１５は、本実施形態に係るインダクタ素子の第１の配線層１０１を示す模式的上面図、図１６は、第１の配線層１０１の下層に位置する配線層のダミーメタル配置を示す模式的断面図である。図１５及び図１６において、図１乃至図１４と同一構成物には同一符号を付して、その詳細な説明は省略する。
本実施形態は、本発明に係るインダクタ素子の周囲に形成されるダミーメタルの密度を操作することにより、ダミーメタルにより引き起こされるインダクタ素子の性能劣化を防止するものであり、上述の本発明の第１乃至第７実施形態のいずれのインダクタ素子にも適用することができる。以下、本実施形態として、本発明の第３実施形態に係るインダクタ素子の周囲に形成されるダミーメタルの密度を操作する例を説明する。
本実施形態に係るインダクタ素子は、近時の微細化された半導体装置を構成する配線構造の製造プロセス上の制約に本発明を適応させるものである。近時の微細化された半導体装置においては、本発明の第１実施形態の製造方法で説明したダマシン法と呼ばれる配線製造方法によって配線が形成されることが多い。この製造方法においては、本発明の第１実施形態の製造方法に示したように、絶縁膜に配線形状の溝（配線溝パタン）を形成し、配線溝パタンに金属膜を堆積した後、例えば化学機械研磨法（ＣＭＰ：Chemical Mechanical Polishing）等の平坦化方法により、余剰金属膜を除去することにより金属配線を形成する。この平坦化プロセスによって金属膜を平坦化する際、金属膜と絶縁膜との研磨レートが異なるために、配線層間膜の膜厚が不均一になる。この問題点を解決するために、近時の配線形成工程においては、半導体装置の回路に使用する配線以外の領域に、ダミーの配線を形成することにより平坦性を向上させている。このようなダミーの配線は、一般にダミーメタルと呼ばれる。
ダミーメタルは、インダクタ素子をはじめ、半導体装置を構成する回路には接続されないが、インダクタ素子の周囲にダミーメタルが存在することにより、インダクタ素子を構成する配線と半導体基板との間の容量若しくはインダクタ素子を構成する配線とインダクタ素子の周辺に存在する信号線又は接地線との間の容量等が実効的に大きくなるという問題点がある。更に、インダクタ素子が発生する磁界によりダミーメタルに励起される渦電流によりインダクタ素子の損失が大きくなってしまうという問題点もある。
本実施形態は、本発明に係るインダクタ素子の周囲に形成されるダミーメタルの密度を操作することにより、ダミーメタルにより引き起こされるインダクタ素子の性能劣化を防止するものである。
本実施形態に係るインダクタ素子は、図１５に示すように、本発明の第３実施形態に係るインダクタ素子の第１の配線層１０１において、インダクタ素子を構成する配線の周囲に互いに密度の異なるダミーメタル群２０ａ及び２１ａが形成されている。インダクタ素子を構成する配線の近傍に形成されているダミーメタル群２０ａは低密度であり、インダクタ素子を構成する配線の近傍以外に形成されているダミーメタル群２１ａは高密度である。同様に、第２の配線層１０２、第３の配線層１０３及び第４の配線層１０４においても、インダクタ素子を構成する配線の周囲にダミーメタル群２０ａ及び２１ａが形成されている。
また、図１６に示すように、インダクタ素子が形成される直下の配線層において、直上にインダクタ素子が形成される領域２２及びその近傍に低密度のダミーメタル群２０ｂが形成され、インダクタ素子が形成される領域２２及びその近傍以外に高密度のダミーメタル群２１ｂが形成されている。同様に、インダクタ素子の直上の配線層において、直下にインダクタ素子が形成される領域２２及びその近傍に低密度のダミーメタル群２０ｂが形成され、インダクタ素子が形成される領域２２及びその近傍以外に高密度のダミーメタル群２１ｂが形成されている。
近時のダマシン法による配線製造方法を使用する半導体装置の設計上の制約として、一定の領域に存在する金属の最低密度が決められていることが多い。本実施形態においては、金属の最低密度基準を満たした上で、ダミーメタル群２０ａ及び２０ｂの密度を低く形成するものとする。即ち、本実施形態によれば、インダクタ素子を構成する各配線の近傍において、インダクタ素子の性能劣化の要因になるダミーメタルの密度を低くすることにより性能劣化を抑制することができる。ここで、低密度のダミーメタル群２０ａ及び２０ｂの領域は、可能な限り広く形成した方が好ましいが、製造プロセスにより規定された設計のルール上許容される程度に抑えるものとする。
また、低密度のダミーメタル群２０ａ及び２０ｂは、これに属する各ダミーメタルの大きさを、高密度のダミーメタル群２１ａ及び２１ｂに形成される各ダミーメタルよりも小さくすることにより低密度化を行っても良く、また、低密度のダミーメタル群２０ａ及び２０ｂに属する各ダミーメタル間の間隔を、高密度のダミーメタル群２１ａ及び２１ｂの各ダミーメタル間の間隔よりも大きくすることにより低密度化を行っても良い。また、各ダミーメタルの大きさを小さくし、且つ、各ダミーメタル間の間隔を離すことによって、低密度のダミーメタル群２０ａ及び２０ｂを形成しても良い。
図１５及び図１６の図示例では、低密度のダミーメタル群２０ａ及び２０ｂと高密度のダミーメタル群２１ａ及び２１ｂの２段階でダミーメタルの密度を変化させた例を示しているが、これに限定されず、互いに密度の異なるダミーメタル群を３群以上形成しても良い。即ち、密度を変化させる段階を３段階以上にしても良く、更には、ダミーメタルの密度変化を連続的にし、インダクタ素子から遠ざかると共に徐々にダミーメタルの密度を高密度化していく構造によって形成しても良い。
また、本実施形態では、インダクタ素子の近傍として、インダクタ素子を構成する各金属配線の水平方向の周囲領域についての説明を記載したが、本発明によるインダクタ素子は三次元的な拡がりを有しているため、インダクタ素子の近傍という定義は、インダクタ素子の上部及び下部の領域を含むものである。
本実施形態によれば、インダクタ素子に対するダミーメタルの影響を軽減し、近時の微細化された半導体装置の配線構造の製造プロセスに使用されるダミーメタルにより引き起こされるインダクタ素子の性能劣化を抑制することができる。
次に、本発明の第９実施形態について説明する。図１７（ａ）は、本実施形態に係る半導体装置の模式的上面図、図１７（ｂ）は、図１７（ａ）のＡ−Ａ線断面図、図１８は、本実施形態に係る半導体装置の回路図である。図１７及び図１８において、図１乃至図１６と同一構成物には同一符号を付して、その詳細な説明は省略する。
図１７及び図１８に示すように、本実施形態に係る半導体装置は、半導体基板３０の上にトランジスタ３６及び素子分離絶縁膜３１が設けられ、素子分離絶縁膜３１上に例えば多結晶シリコン層（ポリシリコン層）により形成された抵抗素子３５が設けられ、素子分離絶縁膜３１及び抵抗素子３５を覆うように層間絶縁膜３２が設けられている。この層間絶縁膜３２の内部には、電源線３３、互いに絶縁された多層配線及びこれらを電気的に接続するビアが形成されており、この多層配線の形成工程によって同時に本発明によるインダクタ素子３４が形成されている。インダクタ素子３４は一方の端子が電源線３３に接続され、他方の端子が抵抗素子３５の一方の端子に接続されている。抵抗素子３５の他方の端子はトランジスタ３６のドレイン端子に接続され、抵抗素子３５−トランジスタ３６のドレイン端子間の金属配線には出力端子３８が設けられている。トランジスタ３６のソース端子は接地線３９に接続され、トランジスタ３６のゲート端子は、入力端子３７に接続され、一般にシャントピークアンプと呼ばれる増幅器が構成されている。これにより本実施形態に係る半導体装置が構成されている。
なお、層間絶縁膜３２は、本発明の第１実施形態の製造方法で説明したように、一般に多層の絶縁膜の積層構造を有するものであっても良いが、図１７（ｂ）では、層間絶縁膜３２を単一の絶縁膜として図示している。
また、本実施形態においては、抵抗素子３５としてポリシリコン抵抗を使用しているが、抵抗素子３５としては他に、ポリシリコン表面に例えばＮｉＳｉ等のシリサイドが形成されたシリサイド抵抗又は完全にシリサイド化されたＦＵＳＩゲート電極であって良く、これらは回路設計者によって任意に選択される。更に、抵抗素子３５として、ＭＯＳトランジスタを使用しても良い。
次に、上述の如く構成された本実施形態に係る半導体装置の動作について説明する。図１７及び図１８に示す半導体装置は、負荷としてインダクタ素子３４を付加することにより、高周波帯域での負荷のインピーダンスを増加させ、寄生容量による高周波帯域での利得の低下を補償することにより増幅可能な周波数帯域を広帯域化するか又は特定の周波数で高い利得を得るものである。入力端子３７に交流信号を印加すると、この交流信号は出力端子３８において増幅される。
本実施形態によれば、インダクタ素子３４の寄生容量が小さいため、更に増幅利得の広帯域化を実現する半導体装置又は特定の周波数で高い利得を得ることができる（ピーキング動作を実現する）半導体装置を得ることができる。本実施形態に係る半導体装置によれば、周波数帯域を数十ＧＨｚ帯程度の非常に高い周波数まで向上させることができる。
現在主流となっている半導体装置においては、一般に差動信号を増幅する差動回路が使用されることが多いが、本実施形態に係る半導体装置はシングルエンド方式である。これは説明図が複雑になることを防ぐためであって、本発明の権利請求範囲は、本発明によるインダクタ素子を適用する回路方式によって何ら制限を受けるものではない。
なお、上記に説明した、本発明によるインダクタ素子の半導体装置への実装の形態は、本発明いずれの実施形態に係るインダクタ素子についても同様に適用できるものである。
次に、本発明の第１０実施形態について説明する。図１９（ａ）は、本実施形態に係る半導体装置の要部を抜粋した模式的上面図、図１９（ｂ）は、図１９（ａ）のＡ−Ａ線断面図である。図１９において、図１乃至図１８と同一構成物には同一符号を付して、その詳細な説明は省略する。
図１９に示すように、本実施形態に係る半導体装置は、半導体基板３０上の素子分離絶縁膜３１にインダクタ３４を囲うように拡散層４０、金属配線４１及びコンタクト４２からなり接地電位を有する他の金属配線（図示せず）に接続された接地線が形成されている。金属配線４１は、コンタクト４２を介して拡散層４０に接続されている。
インダクタ素子３４と接地線との距離は、可能な限り離間させることが好ましいが、インダクタ素子３４と接地線との距離は、インダクタ素子３４の発生する磁界により接地線に励起される渦電流の影響、インダクタ素子３４と接地線との間の寄生容量及び半導体装置の面積等を勘案し、半導体装置の回路設計者によって決定されるものである。なお、本実施形態においては、接地線は半導体基板に形成された拡散層４０、金属配線４１及びコンタクト４２により構成される例を示しているが、これに限定されず、接地線は、拡散層４０のみによって形成されていても良く、この場合は、拡散層４０に接地電位を与えるために、拡散層４０の一部にコンタクト４２及び金属配線４１を接続し、金属配線４１を、接地電位を有する他の金属配線に接続すればよい。更に、接地線は、金属配線４１と同一形状を有する複数個の配線を、図１９（ｂ）に示す金属配線４１の更に上層に複数層にわたって形成し、各々をビアにより接続し、更に図１９に示す金属配線４１に接続して形成した積層構造を有していても良い。
本実施形態によれば、上述の第９実施形態の動作及び効果に加え、インダクタ素子３４により半導体基板３０内に励起されたノイズが、半導体基板３０上に形成された他の回路素子（図示せず）に及ぼす影響を低減させることができる。
次に、本発明の第１１実施形態について説明する。図２０は、本実施形態に係る半導体装置の要部を抜粋した模式的上面図である。図２０において、図１乃至図１９と同一構成物には同一符号を付して、その詳細な説明は省略する。
上述の第１０実施形態では、接地電位を有する接地線がインダクタ素子３４を囲うように形成されているのに対し、本実施形態においては接地線がインダクタ素子３４の周りを完全に周回せず、一部に切欠部４３を有している点が異なり、それ以外は第１０実施形態と同様の構造を有している。
本実施形態によれば、上述の第１０実施形態の動作及び効果に加え、インダクタ素子３４が発する磁界による渦電流が接地線に流れることを防止し、接地線により本発明によるインダクタ素子３４の性能が劣化することを抑制することができる。
次に、本発明の第１２実施形態について説明する。図２１は、本実施形態に係る半導体装置の要部を抜粋した模式的上面図である。図２１において、図１乃至図２０と同一構成物には同一符号を付して、その詳細な説明は省略する。
本実施形態に係る半導体装置は、図２１に示すように、インダクタ素子３４の周囲に、半導体装置の最上層配線層に形成され電源電位と接地電位を有する配線が交互に配置された配線群４４と、半導体装置の最上層配線の下層に形成され配線群４４と同じく交互に電源電位と接地電位がそれぞれ与えられ配線群４４と直交するように配置された配線群４５が夫々形成されている。
最上層配線層及び最上層配線の下層配線に電源電位及び接地電位を交互に与えた配線を網目状に配置した構造は、近時の半導体装置に広く使用されている。図２１に示すように、この電源電位及び接地電位を有する配線群４４及び４５は、インダクタ素子３４の周囲の一定の領域において形成されていない。これにより、インダクタ素子３４が発生する磁界により、配線群４４及び４５に渦電流が発生することによるインダクタ素子の性能劣化を防ぎ、また、インダクタ素子３４と、電源電位並びに接地電位を有する配線群４４及び４５との間に意図しない寄生容量が発生することを抑制することができる。
インダクタ素子３４と配線群４４及び４５との距離は、可能な限り離間させることが好ましいが、インダクタ素子３４と配線群４４及び４５との距離は、インダクタ素子３４の発生する磁界の影響、インダクタ素子３４と配線群４４及び４５との間の寄生容量並びに半導体装置の面積等を勘案し、回路設計者によって決定されるものであり、例えば、インダクタ素子３４を構成する配線の最上層配線と配線群４４及び４５とが多層配線の層間絶縁膜によって十分に隔てられている場合において、インダクタ素子３４が発生する磁界により配線群４４及び４５に励起される渦電流及びインダクタ素子３４と配線群４４及び４５との間の寄生容量が回路動作上無視できる程度の影響しか与えない場合には、回路設計者の判断によって、配線群４４及び４５がインダクタ素子３４を覆う形で形成することも可能である。
本実施形態によれば、電源電位及び接地電位を有する配線群がインダクタ素子３４の周囲の一定の領域において形成されていないことにより、インダクタ素子が発生する磁界によって配線群に渦電流が発生することによるインダクタ素子の性能劣化を防ぎ、また、インダクタ素子と電源電位又は接地電位を有する配線群との間に意図しない寄生容量が発生することを抑制することができる。
本発明によれば、半導体基板上にソレノイドコイル状のインダクタ素子を形成することにより、単位面積あたりのインダクタンス値を増加させることでチップ面積が縮小でき、半導体基板から得られる半導体装置の個数を増加させることができるため、半導体装置の製造コストを削減することができる。更に、半導体装置を搭載する各種信号処理装置の小型化も可能になる。
また、インダクタ素子の寄生容量を低減させることが可能であるため、インダクタ素子と能動素子とにより構成される半導体装置の高周波特性を向上させることができる。
更に、インダクタ素子と隣接素子との間隔を縮小することができ、この点からもチップ面積が縮小でき及び半導体装置の製造コストを削減することができる。
本発明は、トランジスタ及び多層配線を有する半導体装置に利用することができる。半導体素子の性能向上に伴い、今後その動作周波数は高くなることが予想される。また、無線通信に使用される高周波帯における用途は、より拡大していくと考えられる。本発明によれば、高周波で動作させる必要がある半導体装置において必要であるインダクタのチップ内における占有面積を縮小することが可能である。更に、意図しない寄生容量の増加を抑制することが可能である。これにより、高性能且つ高信頼性を実現する半導体装置を供することができる。
この出願は、２００６年８月１日に出願された日本出願特願２００６−２０９９１５を基礎とする優先権を主張し、その開示の全てをここに取り込む。
本発明は、高周波回路等に使用されるインダクタ素子及びインダクタ素子を搭載した半導体素子として有用である。

Claims (19)

  1. 配線と、上下の配線を絶縁する絶縁層と、この絶縁層に設けられ上下の配線を接続するビアとから構成される配線層が複数層積層された多層配線構造体に形成されたインダクタ素子において、少なくとも一部の上下に隣接する少なくとも１対の配線が周回状配線であり、これらの周回状配線はその端部に設けられたビアにより上下に隣接する周回状配線の電流方向が同一となるように直列接続されて直列インダクタンスを構成しており、前記上下に隣接する周回状配線の配線間容量は、同一配線層に形成された他の周回状配線との間の配線間容量よりも大きいことを特徴とするインダクタ素子。
  2. 前記上下に隣接する周回状配線は、３層以上の配線層に設けられており、３層以上の前記周回状配線が前記ビアにより、電流の通流方向が同一となるように直列接続されていることを特徴とする請求項１に記載のインダクタ素子。
  3. 前記周回状配線の配線幅は前記周回状配線の配線高さよりも大きいことを特徴とする請求項１に記載のインダクタ素子。
  4. 前記同一配線層に形成された他の周回状配線との間隔は、前記上下に隣接する周回状配線との間隔と等しいか又はこれよりも大きいことを特徴とする請求項１に記載のインダクタ素子。
  5. 前記上下に隣接する周回状配線の配線間を絶縁分離する絶縁膜の実効比誘電率は、前記同一配線層に形成された他の周回状配線との間を絶縁分離する絶縁膜の実効比誘電率よりも大きいことを特徴とする請求項４に記載のインダクタ素子。
  6. 前記周回状配線のうち少なくとも１個は２周回する形状を有し、前記２周回する周回状配線以外の周回状配線は１周回する形状を有し、前記１周回する形状を有する周回状配線が同一配線層に少なくとも２個以上形成されていることを特徴とする請求項１に記載のインダクタ素子。
  7. 少なくとも２層の周回状配線により形成されていることを特徴とする請求項１に記載のインダクタ素子。
  8. 前記周回状配線のうち最上層に位置する周回状配線の少なくとも１個は同一配線層内で２周回する形状を有していることを特徴とする請求項１に記載のインダクタ素子。
  9. 前記周回状配線のうち最下層に位置する周回状配線の少なくとも１個は同一配線層内で２周回する形状を有していることを特徴とする請求項１に記載のインダクタ素子。
  10. 前記周回状配線の配線高さは全て同一であることを特徴とする請求項１に記載のインダクタ素子。
  11. 外部素子と電気的に接続するために前記周回状配線の端部に接続される引き出し配線の少なくとも１個は前記周回状配線が形成されている配線層と異なる配線層に形成されていることを特徴とする請求項１に記載のインダクタ素子。
  12. 外部素子と電気的に接続するために前記周回状配線の端部に接続される引き出し配線の少なくとも１個は前記周回状配線の最外周に位置する配線のいずれかが伸張されることで形成されていることを特徴とする請求項１に記載のインダクタ素子。
  13. 前記同一配線層に形成された他の周回状配線との間の距離は同一配線層内において全て同一であることを特徴とする請求項１に記載のインダクタ素子。
  14. 前記周回状配線がスリットを有することを特徴とする請求項１に記載のインダクタ素子。
  15. 前記引き出し配線がスリットを有することを特徴とする請求項１１に記載のインダクタ素子。
  16. 前記周回状配線が形成された配線層にダミーメタルが複数個形成され、前記周回状配線に近い側の前記ダミーメタルの密度は前記周回状配線に遠い側の前記ダミーメタルの密度よりも低いことを特徴とする請求項１に記載のインダクタ素子。
  17. 前記周回状配線が形成されている配線層よりも上層又は下層に位置する配線層にダミーメタルが複数個形成され、前記周回状配線に近い側の前記ダミーメタルの密度は前記周回状配線に遠い側の前記ダミーメタルの密度よりも低いことを特徴とする請求項１に記載のインダクタ素子。
  18. 絶縁膜上に周回状配線及び周回状配線を接続するビアが設けられた配線層を形成する工程と、前記上下に隣接する周回状配線の配線間容量が同一配線層に形成された他の周回状配線との間の配線間容量よりも大きくなるよう配線層を積層する工程と、前記周回状配線を外部素子と電気的に接続するための引き出し配線を形成する工程と、を有することを特徴とするインダクタ素子の製造方法。
  19. 請求項１乃至１７のいずれか１項に記載のインダクタ素子を搭載していることを特徴とする半導体装置。
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