JP2021106223A - 電子部品 - Google Patents
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Abstract
【課題】下部電極及びインダクタパターンと誘電体膜の界面における剥離を防止しつつ、インダクタパターンの抵抗値を下げる。【解決手段】電子部品１は、下部電極である導体パターン１５及び第１のインダクタパターンである導体パターン１６を含む導体層Ｍ１と、導体パターン１５を覆う誘電体膜４と、誘電体膜４を介して下部電極に積層され、上部電極である導体パターン１８と、導体層Ｍ１、誘電体膜４及び導体パターン１８を覆う絶縁層６と、絶縁層６上に設けられ、第２のインダクタパターンである導体パターン２６を含む導体層Ｍ２とを備え、導体パターン１６，２６は絶縁層６を貫通して設けられたビア導体を介して並列に接続されている。このように、第１及び第２のインダクタパターンが並列に接続されていることから、下部電極及びインダクタパターンと誘電体膜の界面における剥離を防止しつつ、インダクタパターンの抵抗値を下げることができる。【選択図】図２
Description
本発明は電子部品に関し、特に、キャパシタ及びインダクタを有する電子部品に関する。
特許文献１及び２には、基板上にキャパシタとインダクタが形成された電子部品が開示されている。特許文献１及び２に記載されたキャパシタは、最下層の導体層に形成された下部電極及びインダクタパターンと、下部電極及びインダクタパターンを覆う誘電体膜と、誘電体膜を介して下部電極と対向する上部電極によって構成される。この種の電子部品においては、導体層の材料として銅などの良導体が用いられ、誘電体膜の材料として窒化シリコンなどの無機絶縁材料が用いられる。
しかしながら、窒化シリコンなどの無機絶縁材料は応力が強いため、下部電極やインダクタパターンの界面において剥離が生じることがあった。このような剥離は、下部電極やインダクタパターンの厚みが大きいほど顕著となるため、剥離を防止するためには、下部電極やインダクタパターンを構成する導体層の厚みを薄くすることによって段差を緩和する必要がある。しかしながら、インダクタパターンの導体厚を薄くすると抵抗値が増加するため、特性が低下するという問題があった。このような問題は、誘電体膜の材料として無機絶縁材料を用いた場合のみならず、応力の強い材料を用いた場合において共通に生じる問題である。
したがって、本発明は、キャパシタ及びインダクタを有する電子部品において、下部電極及びインダクタパターンと誘電体膜の界面における剥離を防止しつつ、インダクタパターンの抵抗値を下げることを目的とする。
本発明による電子部品は、下部電極及び第１のインダクタパターンを含む第１の導体層と、下部電極を覆う誘電体膜と、誘電体膜を介して下部電極に積層された上部電極と、第１の導体層、誘電体膜及び上部電極を覆う絶縁層と、絶縁層上に設けられ、第２のインダクタパターンを含む第２の導体層とを備え、第１のインダクタパターンと第２のインダクタパターンは、絶縁層を貫通して設けられたビア導体を介して並列に接続されていることを特徴とする。
本発明によれば、第１のインダクタパターンと第２のインダクタパターンが並列に接続されていることから、第１の導体層の導体厚を薄くした場合であっても、インダクタパターンの抵抗値を下げることができる。これにより、下部電極及びインダクタパターンと誘電体膜の界面における剥離を防止しつつ、インダクタパターンの抵抗値を下げることが可能となる。
本発明において、第１の導体層の厚みは第２の導体層の厚みよりも薄くても構わない。これによれば、第１の導体層による段差がより小さくなるため、下部電極及びインダクタパターンと誘電体膜の界面における剥離をより効果的に防止することが可能となる。
本発明において、第１のインダクタパターンと第２のインダクタパターンは、互いに同じパターン形状を有していても構わない。これによれば、第１のインダクタパターンと第２のインダクタパターンの接続が容易となる。
本発明において、ビア導体は第１及び第２のインダクタパターンの両端にそれぞれ設けられていても構わないし、第１及び第２のインダクタパターンの両端間にさらに設けられていても構わない。第１のインダクタパターンと第２のインダクタパターンを接続するビア導体の数を増やせば、電流分布をより均一化することが可能となる。
本発明による電子部品は、上部電極が設けられている領域においては上部電極を覆い、上部電極が設けられていない領域においては誘電体膜を覆うパッシベーション膜をさらに備え、誘電体膜とパッシベーション膜は、いずれも無機絶縁材料からなるものであっても構わない。誘電体膜とパッシベーション膜の両方が無機絶縁材料からなる場合、誘電体膜とパッシベーション膜の積層膜には強い応力が発生するが、この場合であっても、第１の導体層の導体厚を薄くすることにより、剥離を防止することが可能となる。
このように、本発明によれば、キャパシタ及びインダクタを有する電子部品において、下部電極及びインダクタパターンと誘電体膜の界面における剥離を防止しつつ、インダクタパターンの抵抗値を下げることが可能となる。
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
図１は、本発明の一実施形態による電子部品１の構造を説明するための略平面図である。また、図２は、図１のＡ−Ａ線に沿った略断面図である。
本実施形態による電子部品１はＬＣフィルタであり、図１及び図２に示すように、基板２と、基板２の主面上に形成された導体層Ｍ１，ＭＭ，Ｍ２，Ｍ３及び絶縁層６，７を備えている。導体層Ｍ１，ＭＭのパターン形状については図３に示されており、導体層Ｍ２のパターン形状については図４に示されており、導体層Ｍ３のパターン形状については図５に示されている。基板２の材料としては、化学的・熱的に安定で応力発生が少なく、表面の平滑性を保つことができる材料であればよく、特に限定されるものではないが、シリコン単結晶、アルミナ、サファイア、窒化アルミ、ＭｇＯ単結晶、ＳｒＴｉＯ3単結晶、表面酸化シリコン、ガラス、石英、フェライトなどを用いることができる。基板２の表面は平坦化層３で覆われている。平坦化層３としては、アルミナや酸化シリコンなどを用いることができる。
導体層Ｍ１は最下層に位置する導体層であり、図３に示すように、導体パターン１１〜１７を含んでいる。このうち、導体パターン１１〜１４は端子電極パターンであり、導体パターン１５はキャパシタの下部電極であり、導体パターン１６はインダクタパターンである。下部電極を構成する導体パターン１５及びインダクタパターンを構成する導体パターン１６の一端は、導体パターン１７を介して導体パターン１１に接続されている。これら導体パターン１１〜１７はいずれも平坦化層３と接する薄いシード層Ｓと、シード層Ｓ上に設けられ、シード層Ｓよりも膜厚の大きいメッキ層Ｐによって構成されている。他の導体層ＭＭ，Ｍ２，Ｍ３に位置する導体パターンについても同様であり、シード層Ｓとメッキ層Ｐの積層体によって構成されている。導体パターン１１〜１７のうち、少なくともキャパシタの下部電極を構成する導体パターン１５については、その上面及び側面が誘電体膜（容量絶縁膜）４で覆われている。
導体パターン１５の上面には、誘電体膜４を介して導体パターン１８が形成されている。導体パターン１８は、導体層Ｍ１と導体層Ｍ２の間に位置する導体層ＭＭに属し、キャパシタの上部電極を構成する。これにより、導体パターン１５を下部電極とし、導体パターン１８を上部電極とするキャパシタが形成される。導体層Ｍ１及び導体層ＭＭは、パッシベーション膜５を介して絶縁層６で覆われる。本実施形態においては、誘電体膜４とパッシベーション膜５がいずれも無機絶縁材料からなる。誘電体膜４を構成する無機絶縁材料とパッシベーション膜５を構成する無機絶縁材料は、同じ材料であっても構わないし、異なる材料であっても構わない。
導体層Ｍ２は、絶縁層６の表面に設けられた２層目の導体層であり、図４に示すように、導体パターン２１〜２７を含んでいる。このうち、導体パターン２１〜２４は端子電極パターンであり、導体パターン２５はキャパシタの引き出し電極であり、導体パターン２６はインダクタパターンである。導体パターン２６は、導体パターン１６と同じパターン形状を有しており、同じ平面位置に形成されている。このため、導体パターン１６，２６は平面視で重なっている。導体パターン２５は、絶縁層６を貫通して設けられたビア導体２５ａを介して上部電極である導体パターン１８に接続されるとともに、導体パターン２２に接続される。また、インダクタパターンを構成する導体パターン２６の一端は、導体パターン２７を介して導体パターン２１に接続されている。さらに、導体パターン２６の一端は、絶縁層６を貫通して設けられたビア導体２６ａを介して導体パターン１６の一端に接続され、導体パターン２６の他端は、絶縁層６を貫通して設けられたビア導体２６ｂを介して導体パターン２６の他端に接続されている。また、導体パターン２１〜２４は、絶縁層６を貫通して設けられたビア導体２１ａ〜２４ａを介してそれぞれ導体パターン１１〜１４に接続されている。
導体層Ｍ３は、絶縁層７の表面に設けられた３層目の導体層であり、図５に示すように、導体パターン３１〜３６を含んでいる。このうち、導体パターン３１〜３４は端子電極パターンであり、導体パターン３５はインダクタの引き出し電極であり、導体パターン３６はインダクタパターンである。インダクタパターンを構成する導体パターン３６の一端は、絶縁層７を貫通して設けられたビア導体３６ａを介して導体パターン２６の他端に接続され、導体パターン３６の他端は、導体パターン３５を介して導体パターン３３，３４に接続されている。さらに、導体パターン３１〜３４は、絶縁層７を貫通して設けられたビア導体３１ａ〜３４ａを介してそれぞれ導体パターン２１〜２４に接続されている。
図６は、本実施形態による電子部品１の等価回路図である。
図６に示すように、本実施形態による電子部品１は、導体パターン３１と導体パターン３２の間にキャパシタＣが接続され、導体パターン３１と導体パターン３３，３４の間にインダクタＬが接続された回路構成を有する。キャパシタＣは、下部電極である導体パターン１５と、上部電極である導体パターン１８と、導体パターン１５，１８間に位置する誘電体膜４によって構成される。一方、インダクタＬは、導体パターン１６，２６からなる並列コイルと導体パターン３６からなるコイルが直列に接続された回路構成を有する。
図２に示すように、本実施形態においては、導体層Ｍ１の導体厚Ｈ１が導体層Ｍ２の導体厚Ｈ２よりも薄い。導体層Ｍ１の導体厚Ｈ１を薄くすると、誘電体膜４やパッシベーション膜５の段差が低減されるため、応力が緩和され、誘電体膜４と導体層Ｍ１の界面における剥離が生じにくくなるという効果が得られる。一方で、導体層Ｍ１の導体厚Ｈ１を薄くすると導体層Ｍ１の抵抗値が高くなるため、導体層Ｍ１に属する導体パターン１６を単純にインダクタパターンとして使用すると、ＬＣフィルタの特性が低下するおそれがある。この点を考慮し、本実施形態による電子部品１においては、導体層Ｍ１に属する導体パターン１６と導体層Ｍ２に属する導体パターン２６を並列に接続し、これによって抵抗値を低下させている。これにより、誘電体膜４と導体層Ｍ１の界面における剥離を防止しつつ、インダクタＬの抵抗値を低減することが可能となる。
導体層Ｍ３の導体厚Ｈ３については特に限定されないが、導体層Ｍ２の導体厚Ｈ２と同等程度とすることが好ましい。
導体層Ｍ１に位置する導体パターン１６と導体層Ｍ２に位置する導体パターン２６の接続方法については、両者が並列に接続される限り特に限定されず、図４に示すように、導体パターン１６，２６の両端をそれぞれビア導体２６ａ，２６ｂを介して接続しても構わないし、図７に示す第１の変形例のように、ビア導体２６ａ，２６ｂに加えて導体パターン１６，２６の略中間地点をビア導体２６ｃで接続しても構わないし、図８に示す第２の変形例のように、ビア導体２６ａを省略しても構わない。図７に示す第１の変形例によれば、導体パターン１６と導体パターン２６の接続箇所が増えることから、電流分布がより均一化される。導体パターン１６と導体パターン２６の両端間に設けるビア導体（例えばビア導体２６ｃ）の数は、２個以上であっても構わない。また、図８に示す第２の変形例においては、導体パターン１１，２１がインダクタパターンの端部を構成し、両者がビア導体２１ａを介して接続されることにより、導体パターン１６，２６が並列に接続される。
次に、本実施形態による電子部品１の製造方法について説明する。
図９〜図２３は、本実施形態による電子部品１の製造方法を説明するための工程図である。電子部品１の製造プロセスにおいては、集合基板を用いて複数の電子部品１が多数個取りされるが、以下に説明する製造プロセスは、１個の電子部品１の製造プロセスに着目して説明する。
まず、図９に示すように、基板（集合基板）２上にスパッタリング法などを用いて平坦化層３を形成し、その表面を研削或いはＣＭＰなどの鏡面化処理を行なって平滑化する。その後、平坦化層３の表面にスパッタリング法などを用いてシード層Ｓを形成する。次に、図１０に示すように、シード層Ｓ上にレジスト層Ｒ１をスピンコートした後、導体層Ｍ１を形成すべき領域のシード層Ｓが露出するよう、レジスト層Ｒ１をパターニングする。この状態で、シード層Ｓを給電体とする電解メッキを行うことにより、図１１に示すように、シード層Ｓ上にメッキ層Ｐを形成する。シード層Ｓとメッキ層Ｐの積層体は、導体層Ｍ１を構成する。図１１に示す断面においては、導体層Ｍ１に導体パターン１５，１６が含まれている。また、導体層Ｍ１の導体厚はＨ１である。そして、図１２に示すようにレジスト層Ｒ１を除去し、図１３に示すように表面に露出するシード層Ｓを除去すれば、導体層Ｍ１が完成する。シード層Ｓの除去は、エッチング又はイオンミリングによって行うことができる。
次に、図１４に示すように、導体層Ｍ１の上面及び側面を含む全面に誘電体膜４を成膜する。誘電体膜４としては、例えば、窒化シリコン（ＳｉＮｘ）や酸化シリコン（ＳｉＯｘ）などの常誘電体材料の他、公知の強誘電体材料などを利用することができる。誘電体膜４の成膜方法としては、スパッタリング法、プラズマＣＶＤ法、ＭＯＣＶＤ法、ゾルゲル法、電子ビーム蒸着法などを用いることができる。
次に、図１５に示すように、導体層Ｍ１の形成方法と同様の方法を用いることによって、導体パターン１５の上面に誘電体膜４を介して導体パターン１８を形成する。導体パターン１８も、シード層Ｓとメッキ層Ｐの積層体からなる。これにより、導体層ＭＭが完成し、導体パターン１５を下部電極とし、導体パターン１８を上部電極とするキャパシタが形成される。特に限定されるものではないが、導体層ＭＭの膜厚を導体層Ｍ１の膜厚よりも薄くすることにより導体層ＭＭの加工精度を高め、これによって加工精度に起因するキャパシタンスのばらつきを低減することが好ましい。
次に、図１６に示すように導体層Ｍ１，ＭＭを覆うパッシベーション膜５を形成した後、図１７に示すように絶縁層６を形成する。次に、絶縁層６をパターニングすることによって、図１８に示すように、絶縁層６にビア２５ａ，２６ａ，２６ｂを形成する。ビア２５ａの底部には導体パターン１８を覆うパッシベーション膜５が露出し、ビア２６ａ，２６ｂの底部には導体パターン１６を覆うパッシベーション膜５が露出する。
次に、図１９に示すように、絶縁層６上にレジスト層Ｒ２を形成した後、レジスト層Ｒ２にビア２５ａ，２６ａ，２６ｂと重なる開口部４１〜４３を形成する。これにより、導体パターン１６，１８の上面を覆うパッシベーション膜５は、開口部４１〜４３を介して露出する。この状態で、イオンミリングなどを行うことにより、図２０に示すように、開口部４１に露出するパッシベーション膜５を除去するとともに、開口部４２，４３に露出するパッシベーション膜５及び誘電体膜４を除去し、導体パターン１６，１８の上面を露出させる。
次に、図２１に示すように、レジスト層Ｒ２を除去した後、図２２に示すように、導体層Ｍ１の形成方法と同様の方法によって絶縁層６上に導体層Ｍ２を形成する。導体層Ｍ２の導体厚はＨ２（＞Ｈ１）である。さらに、導体層Ｍ２を覆う絶縁層７を形成した後、絶縁層７にビア３６ａを形成し、導体層Ｍ１の形成方法と同様の方法によって、絶縁層７上に導体層Ｍ３を構成すれば、図２に示す断面を有する電子部品１が完成する。
以上説明したように、本実施形態による電子部品１は、下部電極と同じ導体層Ｍ１に位置する導体パターン１６と、導体層Ｍ１よりも上層に位置する導体パターン２６を並列に接続し、これによってインダクタパターンを構成していることから、誘電体膜４と導体層Ｍ１の界面における剥離を防止しつつ、インダクタパターンの抵抗値を低下させることが可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態においては、本発明をＬＣフィルタに応用した場合を例に説明したが、本発明の対象となる電子部品がＬＣフィルタに限定されるものではなく、他の種類の電子部品に応用しても構わない。
また、上記実施形態においては、導体層Ｍ１の導体厚Ｈ１が導体層Ｍ２の導体厚Ｈ２よりも薄いが、本発明がこれに限定されるものではない。
１ 電子部品
２ 基板
３ 平坦化層
４ 誘電体膜
５ パッシベーション膜
６，７ 絶縁層
１１〜１８，２１〜２７，３１〜３６ 導体パターン
２１ａ〜２６ａ，２６ｂ，２６ｃ，３１ａ〜３４ａ，３６ａ ビア（ビア導体）
４１〜４３ 開口部
Ｃ キャパシタ
Ｌ インダクタ
Ｍ１，ＭＭ，Ｍ２，Ｍ３ 導体層
Ｐ メッキ層
Ｒ１，Ｒ２ レジスト層
Ｓ シード層
２ 基板
３ 平坦化層
４ 誘電体膜
５ パッシベーション膜
６，７ 絶縁層
１１〜１８，２１〜２７，３１〜３６ 導体パターン
２１ａ〜２６ａ，２６ｂ，２６ｃ，３１ａ〜３４ａ，３６ａ ビア（ビア導体）
４１〜４３ 開口部
Ｃ キャパシタ
Ｌ インダクタ
Ｍ１，ＭＭ，Ｍ２，Ｍ３ 導体層
Ｐ メッキ層
Ｒ１，Ｒ２ レジスト層
Ｓ シード層
Claims (6)
- 下部電極及び第１のインダクタパターンを含む第１の導体層と、
前記下部電極を覆う誘電体膜と、
前記誘電体膜を介して前記下部電極に積層された上部電極と、
前記第１の導体層、前記誘電体膜及び前記上部電極を覆う絶縁層と、
前記絶縁層上に設けられ、第２のインダクタパターンを含む第２の導体層と、を備え、
前記第１のインダクタパターンと前記第２のインダクタパターンは、前記絶縁層を貫通して設けられたビア導体を介して並列に接続されていることを特徴とする電子部品。 - 前記第１の導体層の厚みは、前記第２の導体層の厚みよりも薄いことを特徴とする請求項１に記載の電子部品。
- 前記第１のインダクタパターンと前記第２のインダクタパターンは、互いに同じパターン形状を有していることを特徴とする請求項１又は２に記載の電子部品。
- 前記ビア導体は、前記第１及び第２のインダクタパターンの両端にそれぞれ設けられていることを特徴とする請求項１乃至３のいずれか一項に記載の電子部品。
- 前記ビア導体は、前記第１及び第２のインダクタパターンの両端間にさらに設けられていることを特徴とする請求項４に記載の電子部品。
- 前記上部電極が設けられている領域においては前記上部電極を覆い、前記上部電極が設けられていない領域においては前記誘電体膜を覆うパッシベーション膜をさらに備え、
前記誘電体膜と前記パッシベーション膜は、いずれも無機絶縁材料からなることを特徴とする請求項１乃至５のいずれか一項に記載の電子部品。
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