JP2022103600A - 電子部品及びその製造方法 - Google Patents

Abstract

【課題】基板上に複数の導体層と複数の絶縁層が交互に積層された構造を有する電子部品において、表面処理層の密着性を高める。
【解決手段】電子部品１は、基板２上に交互に積層された導体層Ｍ１～Ｍ５及び絶縁樹脂層１１～１４を備える。最上層に位置する導体層Ｍ５は、端子電極Ｅ１，Ｅ２を含む。端子電極Ｅ１，Ｅ２は、本体部であるメッキ層Ｐとその表面を覆う表面処理層６とを含む。表面処理層６の一部は本体部であるメッキ層Ｐと絶縁樹脂層１４の間に位置する。このように、表面処理層６の一部が本体部であるメッキ層Ｐと絶縁樹脂層１４の間に位置することから、表面処理層６の密着性が高められる。
【選択図】図１

Description

本発明は電子部品及びその製造方法に関し、特に、基板上に複数の導体層と複数の絶縁層が交互に積層された構造を有する電子部品及びその製造方法に関する。

特許文献１には、基板上に複数の導体層と複数の絶縁層が交互に積層された構造を有する電子部品が開示されている。この種の電子部品においては、最上層に位置する導体層が端子電極として用いられる。

特開２０１９－１８６３３７号公報

端子電極の表面は、ハンダの濡れ性を高めるために表面処理層で覆われることがある。表面処理層は、端子電極の本体部と強固に密着していることが好ましい。

本発明は、基板上に複数の導体層と複数の絶縁層が交互に積層された構造を有する電子部品及びその製造方法において、表面処理層の密着性を高めることを目的とする。

本発明による電子部品は、基板と、基板上に交互に積層された複数の導体層及び複数の絶縁樹脂層とを備え、複数の導体層は、複数の絶縁樹脂層のうち最上層の絶縁樹脂層上に設けられ、端子電極を構成する第１の導体層を含み、端子電極は、本体部と本体部の表面を覆う表面処理層とを含み、表面処理層の一部は本体部と最上層の絶縁樹脂層の間に位置することを特徴とする。

本発明によれば、表面処理層の一部が本体部と最上層の絶縁樹脂層の間に位置することから、表面処理層の密着性が高められる。

本発明において、端子電極は平面視で中央部に凹みを有していても構わない。これによれば、端子電極とハンダの密着性が高められる。この場合、端子電極の中央部がほぼ平坦であっても構わない。これによれば、端子電極に塗布されたハンダの中央部におけるボリュームが増大することから、回路基板に対する電子部品の接続信頼性が向上する。

本発明において、複数の導体層は第２の導体層をさらに含み、最上層の絶縁樹脂層は第２の導体層と第１の導体層間に位置し、端子電極は最上層の絶縁樹脂層に設けられた開口部に埋め込まれたビア導体を含み、ビア導体の平面サイズは端子電極の平面サイズの４０％以上であっても構わない。これによれば、端子電極の密着性が高められる。この場合、開口部は複数の円形状の開口部が一体化された形状であっても構わないし、開口部を複数備えていても構わない。

本発明による電子部品の製造方法は、基板上に複数の導体層及び複数の絶縁樹脂層を交互に積層することにより電子部品を製造する方法であって、複数の導体層のうち最上層に位置する導体層を形成する工程は、複数の絶縁樹脂層のうち最上層に位置する絶縁樹脂層の表面に無電解メッキによってシード層を形成する工程と、電解メッキによってシード層上に端子電極の本体部を形成する工程と、本体部に覆われていないシード層を除去する工程と、最上層に位置する絶縁樹脂層の表面をエッチングする工程と、端子電極の表面を表面処理層で覆う工程とを備えることを特徴とする。

本発明によれば、シード層をオーバーエッチングすることによって本体部の外周近傍のシード層を除去した後、最上層に位置する絶縁樹脂層の表面をエッチングすることにより、本体部の外周近傍に空洞が形成される。この状態で表面処理層を形成すれば、表面処理層の一部を本体部と最上層に位置する絶縁樹脂層の間に形成することが可能となり、表面処理層の密着性が高められる。

このように、本発明によれば、基板上に複数の導体層と複数の絶縁層が交互に積層された構造を有する電子部品及びその製造方法において、表面処理層の密着性を高めることが可能となる。

図１（ａ）は本発明の一実施形態による電子部品１の構造を説明するための断面図であり、図１（ｂ）は図１（ａ）に示す領域Ｂの拡大図である。 図２は、電子部品１の製造方法を説明するための工程図である。 図３は、電子部品１の製造方法を説明するための工程図である。 図４は、電子部品１の製造方法を説明するための工程図である。 図５は、電子部品１の製造方法を説明するための工程図である。 図６は、電子部品１の製造方法を説明するための工程図である。 図７は、電子部品１の製造方法を説明するための工程図である。 図８は、電子部品１の製造方法を説明するための工程図である。 図９は、電子部品１の製造方法を説明するための工程図である。 図１０は、電子部品１の製造方法を説明するための工程図である。 図１１は、電子部品１の製造方法を説明するための工程図である。 図１２は、電子部品１の製造方法を説明するための工程図である。 図１３は、電子部品１の製造方法を説明するための工程図である。 図１４は、電子部品１の製造方法を説明するための工程図である。 図１５は、電子部品１の製造方法を説明するための工程図である。 図１６は、電子部品１の製造方法を説明するための工程図である。 図１７は、電子部品１の製造方法を説明するための工程図である。 図１８は、電子部品１の製造方法を説明するための工程図である。 図１９は、電子部品１の製造方法を説明するための工程図である。 図２０は、電子部品１の製造方法を説明するための工程図である。 図２１は、電子部品１の製造方法を説明するための工程図である。 図２２は、電子部品１の製造方法を説明するための工程図である。 図２３は、電子部品１の製造方法を説明するための工程図である。 図２４は、電子部品１の製造方法を説明するための工程図である。 図２５は、電子部品１の製造方法を説明するための工程図である。 図２６は、電子部品１の製造方法を説明するための工程図である。 図２７は、電子部品１の製造方法を説明するための工程図である。 図２８は変形例による端子電極Ｅ１の形状を説明するための模式図であり、（ａ）は略平面図、（ｂ）は（ａ）に示すＣ－Ｃ線に沿った略断面図である。 図２９は、別の変形例による端子電極Ｅ１の形状を説明するための模式図である。

以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。

図１（ａ）は、本発明の一実施形態による電子部品１の構造を説明するための断面図である。また、図１（ｂ）は、図１（ａ）に示す領域Ｂの拡大図である。

本実施形態による電子部品１はＬＣフィルタであり、図１（ａ）に示すように、基板２と、基板２の上面に交互に積層された導体層Ｍ１～Ｍ５と絶縁樹脂層１１～１４を備えている。基板２の材料としては、化学的・熱的に安定で応力発生が少なく、表面の平滑性を保つことができる材料であればよく、特に限定されるものではないが、シリコン単結晶、アルミナ、サファイア、窒化アルミ、ＭｇＯ単結晶、ＳｒＴｉＯ₃単結晶、表面酸化シリコン、ガラス、石英、フェライトなどを用いることができる。基板２の表面は平坦化層３で覆われている。平坦化層３としては、アルミナや酸化シリコンなどを用いることができる。

導体層Ｍ１は最下層に位置する導体層であり、導体パターン２１，２２を含んでいる。導体パターン２１，２２はいずれも平坦化層３と接する薄いシード層Ｓと、シード層Ｓ上に設けられ、シード層Ｓよりも膜厚の大きいメッキ層Ｐによって構成されている。他の導体層に位置する導体パターンについても同様であり、シード層Ｓとメッキ層Ｐの積層体によって構成されている。ここで、導体パターン２１はキャパシタの下部電極を構成し、その上面及び側面は誘電体膜（容量絶縁膜）４で覆われている。電子部品１の外周部では誘電体膜４が除去されており、これによって応力が緩和されている。

導体パターン２１の上面には、誘電体膜４を介して導体パターン２３が形成されている。導体パターン２３は、導体層Ｍ１と導体層Ｍ２の間に位置する導体層ＭＭに属し、キャパシタの上部電極を構成する。これにより、導体パターン２１を下部電極とし、導体パターン２３を上部電極とするキャパシタが形成される。導体層Ｍ１及び導体層ＭＭは、パッシベーション膜５を介して絶縁樹脂層１１で覆われる。本実施形態においては、誘電体膜４とパッシベーション膜５がいずれも無機絶縁材料からなる。誘電体膜４を構成する無機絶縁材料とパッシベーション膜５を構成する無機絶縁材料は、同じ材料であっても構わないし、異なる材料であっても構わない。電子部品１の外周部ではパッシベーション膜５が除去されており、これによって応力が緩和されている。

導体層Ｍ２は、絶縁樹脂層１１の表面に設けられた２層目の導体層であり、導体パターン２４，２５を含んでいる。導体パターン２４は、それぞれビア導体２４ａ，２４ｂを介して導体パターン２３，２２に接続されている。導体パターン２５は、ビア導体２５ａを介して導体パターン２１に接続されている。導体層Ｍ２は、絶縁樹脂層１２によって覆われる。

導体層Ｍ３は、絶縁樹脂層１２の表面に設けられた３層目の導体層であり、導体パターン２６，２７を含んでいる。導体パターン２６は、ビア導体２６ａを介して導体パターン２４に接続されている。導体層Ｍ３は、絶縁樹脂層１３によって覆われる。

導体層Ｍ４は、絶縁樹脂層１３の表面に設けられた４層目の導体層であり、導体パターン２８，２９を含んでいる。導体パターン２８は、ビア導体２８ａを介して導体パターン２６に接続されている。導体層Ｍ４は、絶縁樹脂層１４によって覆われる。絶縁樹脂層１４は、最上層に位置する絶縁樹脂層である。

導体層Ｍ５は、絶縁樹脂層１４の表面に設けられた最上層に位置する導体層であり、端子電極Ｅ１，Ｅ２を含んでいる。端子電極Ｅ１，Ｅ２は、それぞれビア導体Ｅ１ａ，Ｅ２ａを介して導体パターン２８，２９に接続されている。導体パターン２２，２４～２９は例えばコイルパターンの一部であり、これにより、基板２上にキャパシタとインダクタが集積される。

図１（ａ）及び拡大図である図１（ｂ）に示すように、端子電極Ｅ１，Ｅ２は、絶縁樹脂層１４と接するシード層Ｓと、シード層Ｓ上に形成された本体部であるメッキ層Ｐと、メッキ層Ｐの表面を覆う表面処理層６によって構成されている。シード層Ｓは、メッキ層Ｐを電解メッキによって形成するための給電膜であり、銅と触媒である微量のパラジウムを含んでいる。メッキ層Ｐは、銅からなる本体部である。表面処理層６は、ハンダの濡れ性を高めるとともに腐食を防止するための層であり、例えばニッケルと金の積層膜からなる。本実施形態においては、表面処理層６がメッキ層Ｐの上面Ｐ１及び側面Ｐ２のみならず、絶縁樹脂層１４と向かい合う底面Ｐ３の外周領域を覆っている。これにより、表面処理層６は、外部に露出する部分だけでなく、メッキ層Ｐと絶縁樹脂層１４の間にも位置することになり、メッキ層Ｐに対する密着性が向上する。さらに、端子電極Ｅ１，Ｅ２は、平面視で中央部に凹みを有している。これによりハンダとの接触面積が増大することから、ハンダの密着性も高められる。

図２８は変形例による端子電極Ｅ１の形状を説明するための模式図であり、（ａ）は略平面図、（ｂ）は（ａ）に示すＣ－Ｃ線に沿った略断面図である。端子電極Ｅ２の形状についても同様である。図２８（ｂ）は、端子電極Ｅ１にハンダ８が塗布された状態が示されている。

図２８に示す端子電極Ｅ１は、一体化された複数の円形状の開口部にビア導体Ｅ１ａが埋め込まれた形状を有している。例えば、端子電極Ｅ１の平面サイズが１５０μｍ×１５０μｍである場合、径が５０μｍである円形状の開口部が複数個重なり、これにより一体化された開口部にビア導体Ｅ１ａが埋め込まれている。複数の円形状の開口部は、図２９に示すように、互いに独立していても構わない。いずれの場合であっても、ビア導体Ｅ１ａの平面サイズは、端子電極Ｅ１の平面サイズの４０％以上であることが好ましい。これによれば、端子電極Ｅ１の密着性が高められる。また、図２８（ｂ）に示すように、端子電極Ｅ１の中央部Ｅ１ｂはほぼ平坦であっても構わない。これによれば、端子電極Ｅ１に塗布されたハンダ８の中央部におけるボリュームが増大することから、回路基板に対する電子部品１の接続信頼性が向上する。

次に、本実施形態による電子部品１の製造方法について説明する。

図２～図２７は、本実施形態による電子部品１の製造方法を説明するための工程図である。電子部品１の製造プロセスにおいては、集合基板を用いて複数の電子部品１が多数個取りされるが、以下に説明する製造プロセスは、１個の電子部品１の製造プロセスに着目して説明する。

まず、図２に示すように、基板（集合基板）２上にスパッタリング法などを用いて平坦化層３を形成し、その表面を研削或いはＣＭＰなどの鏡面化処理を行なって平滑化する。その後、平坦化層３の表面にスパッタリング法や無電解メッキなどを用いてシード層Ｓを形成する。次に、図３に示すように、シード層Ｓ上にレジスト層Ｒ１をスピンコートした後、導体層Ｍ１を形成すべき領域のシード層Ｓが露出するよう、レジスト層Ｒ１をパターニングする。この状態で、シード層Ｓを給電体とする電解メッキを行うことにより、図４に示すように、シード層Ｓ上にメッキ層Ｐを形成する。シード層Ｓとメッキ層Ｐの積層体は、導体層Ｍ１を構成する。図４に示す断面においては、導体層Ｍ１に導体パターン２１，２２及び犠牲パターン３１，３２が含まれている。そして、図５に示すようにレジスト層Ｒ１を除去し、図６に示すように表面に露出するシード層Ｓを除去すれば、導体層Ｍ１が完成する。シード層Ｓの除去は、エッチング又はイオンミリングによって行うことができる。

次に、図７に示すように、導体層Ｍ１の上面及び側面を含む全面に誘電体膜４を成膜する。誘電体膜４としては、例えば、窒化シリコン（ＳｉＮｘ）や酸化シリコン（ＳｉＯｘ）などの常誘電体材料の他、公知の強誘電体材料などからなる無機絶縁材料を利用することができる。誘電体膜４の成膜方法としては、スパッタリング法、プラズマＣＶＤ法、ＭＯＣＶＤ法、ゾルゲル法、電子ビーム蒸着法などを用いることができる。

次に、図８に示すように、導体層Ｍ１の形成方法と同様の方法を用いることによって、導体パターン２１の上面に誘電体膜４を介して導体パターン２３を形成する。導体パターン２３も、シード層Ｓとメッキ層Ｐの積層体からなる。これにより、導体層ＭＭが完成し、導体パターン２１を下部電極とし、導体パターン２３を上部電極とするキャパシタが形成される。次に、図９に示すように、導体層Ｍ１，ＭＭの上面及び側面を含む全面にパッシベーション膜５を成膜する。パッシベーション膜５としては、誘電体膜４と同じ無機絶縁材料を用いることができる。

次に、図１０に示すように、犠牲パターン３１，３２を覆うことなく、導体パターン２１，２２を覆うレジスト層Ｒ２を形成する。レジスト層Ｒ２のエッジは、最終的に電子部品１となる部分よりもやや内側に設定する。この状態でパッシベーション膜５及び誘電体膜４をエッチングすることにより、図１１に示すように、最終的に電子部品１の外周部となる部分のパッシベーション膜５及び誘電体膜４を除去する。パッシベーション膜５及び誘電体膜４のエッチングは、イオンミリングなどの異方性の高いエッチング方法を用いることが好ましい。これにより、基板２に対して平行な部分、つまり、平坦化層３の表面や、犠牲パターン３１，３２の上面を覆うパッシベーション膜５及び誘電体膜４が除去される一方、基板２に対して垂直な部分、つまり、犠牲パターン３１，３２の側面を覆うパッシベーション膜５及び誘電体膜４は除去されることなく残存する。

次に、図１２に示すように導体層Ｍ１，ＭＭを覆う絶縁樹脂層１１を形成する。絶縁樹脂層１１の成膜は、コート法（例えばスピンコート法）によって行うことができる。これは、導体層Ｍ１，ＭＭの合計膜厚が例えば約１０μｍと薄いため、ラミネート法によって絶縁樹脂層１１を形成するよりも、低コストだからである。絶縁樹脂層１１の材料としては、感光性のポリイミド系樹脂を用いることができる。次に、図１３に示すように、絶縁樹脂層１１をパターニングすることによって、絶縁樹脂層１１に開口部４１～４５を形成する。開口部４１～４５の形成は、図示しないフォトマスクを用いたフォトリソグラフィー法によって行うことができる。これにより、導体パターン２１～２３の上面を覆うパッシベーション膜５はそれぞれ開口部４１～４３を介して露出し、犠牲パターン３１，３２はそれぞれ開口部４４，４５を介して露出する。

次に、図１４に示すように、絶縁樹脂層１１上にレジスト層Ｒ３を形成した後、レジスト層Ｒ３に開口部５１～５３を形成する。開口部５１～５３は、それぞれ開口部４１～４３と重なる位置に設けられる。これにより、導体パターン２１～２３の上面を覆うパッシベーション膜５は、それぞれ開口部５１～５３を介して露出する。この状態で、イオンミリングなどを行うことにより、開口部５１，５２に露出するパッシベーション膜５及び誘電体膜４を除去するとともに、開口部５３に露出するパッシベーション膜５を除去する。これにより、開口部５１～５３と重なる位置において導体パターン２１～２３の上面が露出する。

そして、レジスト層Ｒ３を除去した後、図１５に示すように、導体層Ｍ１の形成方法と同様の方法によって、絶縁樹脂層１１上に導体層Ｍ２を構成する。図１５に示す断面においては、導体層Ｍ２に導体パターン２４，２５及び犠牲パターン３３，３４が含まれている。導体層Ｍ２を構成する各導体パターン及び犠牲パターンも、シード層Ｓとメッキ層Ｐの積層体からなる。ここで、導体パターン２４は、絶縁樹脂層１１に設けられた開口部を介して導体パターン２２，２３に共通に接続され、導体パターン２５は、絶縁樹脂層１１に設けられた開口部を介して導体パターン２１に接続される。導体パターン２４，２５のうち絶縁樹脂層１１の開口部内に位置する部分は、ビア導体２４ａ，２４ｂ，２５ａを構成する。また、犠牲パターン３３，３４は、絶縁樹脂層１１に設けられた開口部を介して犠牲パターン３１，３２にそれぞれ接続される。

次に、図１６に示すように導体層Ｍ２を覆う絶縁樹脂層１２を形成する。絶縁樹脂層１２の成膜は、ラミネート法によって行うことができる。これは、導体層Ｍ２の厚さが例えば約２０μｍと厚いため、コート法によって絶縁樹脂層１２を形成するよりも、低コストで形成できるからである。絶縁樹脂層１２の材料としては、非感光性のエポキシ系樹脂を用いることができる。絶縁樹脂層１２には、熱膨張係数を調整するフィラーが添加されており、これにより絶縁樹脂層１１よりも低い熱膨張係数を有している。

次に、図１７に示すように、絶縁樹脂層１２に開口部５４～５６を形成する。開口部５４～５６の形成は、レーザー加工によって行うことができる。これにより、導体パターン２４は開口部５４を介して露出し、犠牲パターン３３，３４はそれぞれ開口部５５，５６を介して露出する。その後、過マンガン酸塩などを用いたデスミア処理を行うことによって、開口部５４～５６内の残渣を除去する。

次に、図１８に示すように、導体層Ｍ１の形成方法と同様の方法によって、絶縁樹脂層１２上に導体層Ｍ３を構成する。図１８に示す断面においては、導体層Ｍ３に導体パターン２６，２７及び犠牲パターン３５，３６が含まれている。導体層Ｍ３を構成する各導体パターン及び犠牲パターンも、シード層Ｓとメッキ層Ｐの積層体からなる。ここで、導体パターン２６は、絶縁樹脂層１２に設けられた開口部を介して導体パターン２４に接続される。導体パターン２６のうち絶縁樹脂層１２の開口部内に位置する部分は、ビア導体２６ａを構成する。また、犠牲パターン３５，３６は、絶縁樹脂層１２に設けられた開口部を介して犠牲パターン３３，３４にそれぞれ接続される。

その後、同様の工程を繰り返すことにより、図１９に示すように絶縁樹脂層１３、導体層Ｍ４及び絶縁樹脂層１４をこの順に形成する。絶縁樹脂層１３，１４についても、ラミネート法によって形成することができる。図１９に示す断面においては、導体層Ｍ４に導体パターン２８，２９及び犠牲パターン３７，３８が含まれている。ここで、導体パターン２８は、絶縁樹脂層１３に設けられた開口部を介して導体パターン２６に接続され、犠牲パターン３７，３８は、絶縁樹脂層１３に設けられた開口部を介してそれぞれ犠牲パターン３５，３６に接続される。導体パターン２８のうち絶縁樹脂層１３の開口部内に位置する部分は、ビア導体２８ａを構成する。

次に、図２０に示すように、絶縁樹脂層１４をレーザー加工することによって、開口部６１，６２を形成する。これにより、導体パターン２８，２９の上面はそれぞれ開口部６１，６２を介して露出する。その後、デスミア処理を行うことによって、開口部６１，６２内の残渣を除去する。

次に、図２１に示すように、全面に無電解メッキによってシード層Ｓを形成した後、シード層Ｓ上にレジスト層Ｒ４をスピンコートし、端子電極Ｅ１，Ｅ２を形成すべき領域のシード層Ｓが露出するよう、レジスト層Ｒ４をパターニングする。この状態で、シード層Ｓを給電体とする電解メッキを行うことにより、シード層Ｓ上にメッキ層Ｐを形成する。無電解メッキを行う際には、触媒としてパラジウムを用いても構わない。これにより、シード層Ｓ及びメッキ層Ｐからなる端子電極Ｅ１，Ｅ２が形成される。メッキ層Ｐは、上面の中央部に凹みが形成される条件で行うことが好ましい。端子電極Ｅ１は絶縁樹脂層１４に設けられた開口部を介して導体パターン２８に接続され、端子電極Ｅ２は絶縁樹脂層１４に設けられた開口部を介して導体パターン２９に接続される。端子電極Ｅ１，Ｅ２のうち絶縁樹脂層１４の開口部内に位置する部分は、それぞれビア導体Ｅ１ａ，Ｅ２ａを構成する。

次に、図２２に示すようにレジスト層Ｒ４を除去し、表面に露出するシード層Ｓ、つまり、シード層Ｓのうちメッキ層Ｐで覆われていない部分を除去する。シード層Ｓの除去は、酸などを用いたウェットエッチングにより行うことができる。この時、シード層Ｓを構成する銅が完全に除去されるようオーバーエッチングすることにより、シード層Ｓがサイドカットされ、メッキ層Ｐの外周領域と絶縁樹脂層１４の間に隙間７が形成される。つまり、メッキ層Ｐの底面の外周領域が露出する。

次に、図２３に示すように、絶縁樹脂層１４をエッチングすることにより、絶縁樹脂層１４の最表面を除去する。これにより、無電解メッキに用いたパラジウムなどの触媒が絶縁樹脂層１４の表面の凹凸に食い込んでいたとしても、これらが完全に除去される。また、絶縁樹脂層１４のエッチングにより、絶縁樹脂層１４の表面の高さ位置が若干低下し、隙間７が拡大する。

次に、図２４に示すように、端子電極Ｅ１，Ｅ２の本体部であるメッキ層Ｐの表面に、電解メッキによって表面処理層６を形成する。この時、メッキ層Ｐの底面は、隙間７が形成された部分において露出していることから、表面処理層６は、メッキ層Ｐの上面及び側面のみならず底面の外周領域にも形成される。つまり、メッキ層Ｐと絶縁樹脂層１４の間に食い込むよう、表面処理層６の一部が形成される。

次に、図２５に示すように、絶縁樹脂層１４をパターニングすることによって、開口部６３，６４を形成する。これにより、犠牲パターン３７，３８の上面はそれぞれ開口部６３，６４を介して露出する。そして、図２６に示すように、端子電極Ｅ１，Ｅ２を含む絶縁樹脂層１４の全面にレジスト層Ｒ５を形成した後、犠牲パターン３７，３８を露出させる開口部７３，７４をレジスト層Ｒ５に形成する。この状態で、酸などを用いたエッチングを行うことにより、図２７に示すように犠牲パターン３１～３８を除去する。これにより、犠牲パターン３１～３８が除去された領域に空間Ａが形成される。

そして、レジスト層Ｒ５を除去した後、空間Ａに沿って基板２を切断することによって電子部品１を個片化する。これにより、本実施形態による電子部品１が完成する。

以上説明したように、本実施形態による電子部品１の製造プロセスにおいては、端子電極Ｅ１，Ｅ２を構成するメッキ層Ｐを形成した後、シード層Ｓをオーバーエッチングし、さらに、絶縁樹脂層１４の表面をエッチングによって除去していることから、端子電極Ｅ１，Ｅ２の底面の外周領域に隙間７が形成される。この状態で表面処理層６を形成すれば、隙間７が表面処理層６によって埋め込まれることから、表面処理層６の密着性を高めることが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態においては、本発明をＬＣフィルタに応用した場合を例に説明したが、本発明の対象となる電子部品がＬＣフィルタに限定されるものではなく、他の種類の電子部品に応用しても構わない。

１ 電子部品
２ 基板
３ 平坦化層
４ 誘電体膜
５ パッシベーション膜
６ 表面処理層
７ 隙間
８ ハンダ
１１～１４ 絶縁樹脂層
２１～２９ 導体パターン
２４ａ，２４ｂ，２５ａ，２６ａ，２８ａ，Ｅ１ａ，Ｅ２ａ ビア導体
３１～３８ 犠牲パターン
４１～４５，５１～５６，６１～６４，７３，７４ 開口部
Ａ 空間
Ｅ１，Ｅ２ 端子電極
Ｅ１ｂ 中央部
Ｍ１～Ｍ５，ＭＭ 導体層
Ｐ メッキ層（本体部）
Ｐ１ メッキ層の上面
Ｐ２ メッキ層の側面
Ｐ１ メッキ層の底面
Ｒ１～Ｒ５ レジスト層
Ｓ シード層

Claims (7)

1. 基板と、
   前記基板上に交互に積層された複数の導体層及び複数の絶縁樹脂層と、を備え、
   前記複数の導体層は、前記複数の絶縁樹脂層のうち最上層の絶縁樹脂層上に設けられ、端子電極を構成する第１の導体層を含み、
   前記端子電極は、本体部と、前記本体部の表面を覆う表面処理層とを含み、
   前記表面処理層の一部は、前記本体部と前記最上層の絶縁樹脂層の間に位置することを特徴とする電子部品。
2. 前記端子電極は、平面視で中央部に凹みを有していることを特徴とする請求項１に記載の電子部品。
3. 前記端子電極の前記中央部がほぼ平坦であることを特徴とする請求項２に記載の電子部品。
4. 前記複数の導体層は、第２の導体層をさらに含み、
   前記最上層の絶縁樹脂層は、前記第２の導体層と前記第１の導体層間に位置し、
   前記端子電極は、前記最上層の絶縁樹脂層に設けられた開口部に埋め込まれたビア導体を含み、
   前記ビア導体の平面サイズは、前記端子電極の平面サイズの４０％以上であることを特徴とする請求項２又は３に記載の電子部品。
5. 前記開口部は、複数の円形状の開口部が一体化された形状を有することを特徴とする請求項４に記載の電子部品。
6. 前記開口部を複数備えることを特徴とする請求項４に記載の電子部品。
7. 基板上に複数の導体層及び複数の絶縁樹脂層を交互に積層することにより電子部品を製造する方法であって、前記複数の導体層のうち最上層に位置する導体層を形成する工程は、
   前記複数の絶縁樹脂層のうち最上層に位置する絶縁樹脂層の表面に無電解メッキによってシード層を形成する工程と、
   電解メッキによって前記シード層上に端子電極の本体部を形成する工程と、
   前記本体部に覆われていない前記シード層を除去する工程と、
   前記最上層に位置する絶縁樹脂層の表面をエッチングする工程と、
   前記端子電極の表面を表面処理層で覆う工程と、を備えることを特徴とする電子部品の製造方法。

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