JP2006054338A - 薄膜キャパシタ素子およびその製造方法 - Google Patents

Abstract

【課題】 容量値の精度が高く品質も向上させやすい薄膜キャパシタ素子と、その製造方法を提供すること。
【解決手段】 薄膜キャパシタ素子１０は、基板１上に形成された下部電極２と、下部電極２の所定領域上に積層された同一平面形状の誘電体層３および上部電極膜４１と、これら下部電極２の一部と誘電体層３および上部電極膜４１からなる積層体６の側端面６ａを覆う位置に形成された枠状の絶縁樹脂層５と、上部電極膜４１の表面を覆って基板１上へ延出形成された上部引出し電極４０とを備えている。この薄膜キャパシタ素子１０は、製造時に異方性エッチングにより積層体６の側端面６ａを基板１と略直交する平坦面となしているので、カバレッジ不良部分を覆う絶縁樹脂層５が、下部電極２と上部電極膜４１との間に介在せず、同電位な上部引出し電極４０と上部電極膜４１との間に介在している。
【選択図】 図２

Description

本発明は、小型電子回路に用いられる薄膜キャパシタ素子と、その製造方法に関するものである。

一般的に薄膜キャパシタ素子は、アルミナ等からなる基板上に下部電極と誘電体層および上部電極を順次積層して概略構成されている。この種の薄膜キャパシタ素子では、下部電極と上部電極間のブレイクダウン電圧の低下や容量値のバラツキ等を極力抑えることによって、高い信頼性を確保することができる。そのため、従来より、誘電体層の周縁部を覆う枠状の絶縁樹脂層を設けてカバレッジ不良部分を覆い、この絶縁樹脂層の開口内に臨出する誘電体層上に上部電極を積層させるという構成の薄膜キャパシタ素子が提案されている（例えば、特許文献１参照）。

図８はかかる従来の薄膜キャパシタ素子を示す断面図であり、この薄膜キャパシタ素子は、アルミナからなる基板１上に順次積層された下部電極２と誘電体層３および上部電極４と、誘電体層３の周縁部と上部電極４との間に介設された絶縁樹脂層５とで全体が構成されている。下部電極２は、スパッタ法により薄膜形成された下地層２ａと、この下地層２ａ上にメッキ法により薄膜形成された電極層２ｂとで構成されており、下地層２ａは例えば０．１μｍ厚のＴｉ層およびＣｕ層からなり、電極層２ｂは例えば３μｍ厚のＣｕ層と０．３μｍ厚のＮｉ層とからなる。誘電体層３は下部電極２上とその周囲の基板１上にスパッタ法により薄膜形成された例えば０．３μｍ厚のＳｉＯ₂層とからなり、下部電極２上から基板１上に至る段差部分では誘電体層３のカバレッジは悪くなる。上部電極４は、スパッタ法により薄膜形成された下地層４ａと、この下地層４ａ上にメッキ法により薄膜形成された電極層４ｂとで構成されており、下地層４ａは例えば０．１μｍ厚のＴｉ層およびＣｕ層からなり、電極層４ｂは例えば３μｍ厚のＣｕ層と０．３μｍ厚のＮｉ層とからなる。また、開口５ａを有する絶縁樹脂層５はフォトレジストを感光することによって所望形状にパターニングしたものであり、この開口５ａ内で下部電極２と上部電極４が誘電体層３を介して対向している。

かかる従来の薄膜キャパシタ素子の製造方法について説明すると、まず、基板１上にスパッタ法によりＴｉ／Ｃｕ層を成膜し、その上に所望形状のレジストパターンを形成した後、このＴｉ／Ｃｕ層上に電解メッキ法によりＣｕ／Ｎｉ層を成膜する。そして、レジストパターンを剥離した後、Ｃｕ／Ｎｉ層に覆われていないＴｉ／Ｃｕ層をミリング法によりエッチングすることによって、下地層２ａと電極層２ｂとからなる下部電極２を形成する。

次に、下部電極２上から基板１上に亘ってスパッタ法によりＳｉＯ₂層を成膜し、このＳｉＯ₂層をウェットエッチングすることにより誘電体層３を形成する。そして、この誘電体層３の上から全面にポジ型のフォトレジストをスピンコートした後、これを露光・現像して所望形状にパターニングすることによって、開口５ａを有する絶縁樹脂層５を形成する。この絶縁樹脂層５のパターニング精度はフォトレジストを感光する際のマスク精度に依存する。

しかる後、絶縁樹脂層５の上から全面にスパッタ法によりＴｉ／Ｃｕ層を成膜し、その上に所望形状のレジストパターンを形成した後、このＴｉ／Ｃｕ層上に電解メッキ法によりＣｕ／Ｎｉ層を成膜する。そして、レジストパターンを剥離した後、Ｃｕ／Ｎｉ層に覆われていないＴｉ／Ｃｕ層をミリング法によりエッチングすることによって、下地層４ａと電極層４ｂとからなる上部電極４を形成する。

上述した従来の薄膜キャパシタ素子は、カバレッジ不良部分を含めて誘電体層３の周縁部が絶縁樹脂層５によって覆われているため、誘電体層３のカバレッジ不良に起因するブレイクダウン電圧の低下を防止することができる。また、絶縁樹脂層５の開口５ａを高精度に形成することができ、この開口５ａが容量値をほぼ規定することになるので、下部電極２と上部電極４の大きさや位置合わせ精度に拘らず容量値のバラツキを低減することができる。
特開２００２−２５８５４（第３−４頁、図２）

ところで、上述した従来の薄膜キャパシタ素子では、絶縁樹脂層５の開口５ａを高精度に形成することによって容量値のバラツキを低減してはいるものの、下部電極２と上部電極４とが重なり合っている領域の周縁部において、両電極２，４間に絶縁樹脂層５が介在しているため、該周縁部の負荷電圧が不所望に増大してリーク電流やＱ値等の特性に悪影響を及ぼしたり、容量値を高精度に規定しにくいといった問題があった。

本発明は、このような従来技術の実情に鑑みてなされたもので、その第１の目的は、容量値の精度が高く品質も向上させやすい薄膜キャパシタ素子を提供することにある。また、本発明の第２の目的は、そのような薄膜キャパシタ素子の製造方法を提供することにある。

上述した第１の目的を達成するため、本発明による薄膜キャパシタ素子では、基板上に形成された下部電極と、該下部電極の所定領域上に順次積層された同一平面形状の誘電体層および上部電極膜と、これら下部電極の一部と誘電体層および上部電極膜からなる積層体の側端面を覆う位置に形成されて前記上部電極膜を臨出させる開口を有する絶縁樹脂層と、前記上部電極膜の表面を覆って前記基板上へ延出形成された上部引出し電極とを備え、前記積層体の前記側端面を前記基板と略直交する平坦面となした。

このように構成された薄膜キャパシタ素子は、前記積層体がキャパシタとして動作する部位となるが、この積層体の側端面（カバレッジ不良部分）を覆う絶縁樹脂層は下部電極と上部電極膜との間には介在していない。また、上部引出し電極は上部電極膜と同電位なため、両者間に介在する絶縁樹脂層に負荷電圧が印加されることもない。したがって、下部電極と上部電極膜とが重なり合っている動作領域の周縁部で負荷電圧が不所望に増大する虞がなくなって、容量値を高精度に規定することができると共に、リーク電流やＱ値等の特性が改善する。

かかる構成の薄膜キャパシタ素子は、前記絶縁樹脂層の前記開口を前記上部電極膜の周縁と略合致させるようにしてもよいが、絶縁樹脂層が上部電極膜の周縁部をある程度覆う構成にしてあると、絶縁樹脂層の位置精度が若干低くても品質に影響を及ぼさなくなるため、絶縁樹脂層の製造工程が簡素化できて好ましい。

また、かかる構成の薄膜キャパシタ素子において、前記下部電極が、前記基板上に形成された下部引出し電極と、該下部引出し電極上の前記所定領域に形成されて前記誘電体層および前記上部電極膜と同一平面形状の下部電極膜とからなる場合、前記積層体は下部引出し電極上の一部に下部電極膜と誘電体層および上部電極膜とを順次積層して構成されることになる。

また、上述した第２の目的を達成するため、本発明による薄膜キャパシタ素子の製造方法では、基板上に下部電極をパターニング形成した後、少なくとも前記下部電極の所定領域を覆う誘電体層材料を成膜する誘電体層成膜工程と、前記誘電体層成膜工程後に、前記誘電体層材料の上に上部電極膜材料を成膜する上部電極膜成膜工程と、前記上部電極膜成膜工程後に、前記所定領域に対応する前記上部電極膜材料の上にレジストマスクを形成するマスク形成工程と、前記マスク形成工程後に、前記レジストマスクに覆われていない少なくとも前記上部電極膜材料および前記誘電体層材料を異方性エッチングにより除去して、前記レジストマスクに覆われた上部電極膜および誘電体層を形成するエッチング工程と、前記エッチング工程後に、前記レジストマスクを剥離してから、前記下部電極の一部と前記誘電体層と前記上部電極膜とからなる積層体の側端面を覆う位置に絶縁樹脂層を形成する絶縁層形成工程と、前記絶縁層形成工程後に、前記上部電極膜上から前記基板上に亘って上部引出し電極を形成する引出し電極形成工程とを含み、前記積層体の前記側端面を前記基板と略直交する平坦面となした。

このように下部電極の所定領域を覆う誘電体層材料と上部電極膜材料を順次成膜した後に、該所定領域に対応する上部電極膜材料の上にレジストマスクを形成してから異方性エッチングを行えば、レジストマスクに覆われていない上部電極膜材料および誘電体層材料を同一工程で除去して前記積層体の側端面を基板と略直交する平坦面となすことができる。そして、この積層体の側端面を覆う位置に絶縁樹脂層を形成することにより、カバレッジ不良部分を絶縁樹脂層で覆ってブレイクダウン電圧の低下が防止できると共に、下部電極と上部電極膜との間に絶縁樹脂層を介在させない構成が実現できる。さらに、その後に形成される上部引出し電極は上部電極膜と同電位なため、両者間に介在する絶縁樹脂層に負荷電圧が印加されることもない。したがって、こうして製造された薄膜キャパシタ素子は、下部電極と上部電極膜とが重なり合う動作領域の周縁部で負荷電圧が不所望に増大する虞がなくなって、容量値を高精度に規定することができると共に、リーク電流やＱ値等の特性が改善する。

かかる薄膜キャパシタ素子の製造方法では、例えば、前記上部電極膜の主成分がＴａであると共に、前記誘電体層の主成分がＳｉＯ₂であり、かつ、前記エッチング工程で使用する反応性ガスがＣＦ₄であれば、前記異方性エッチングを効率よく行うことができる。

また、かかる薄膜キャパシタ素子の製造方法において、前記下部電極の構成要素である下部引出し電極を前記基板上にパターニングし、さらに前記下部引出し電極上から前記基板上に亘って下部電極膜材料を成膜した後に、前記誘電体層成膜工程を行って前記下部電極膜材料の上に前記誘電体層材料を成膜すると共に、前記エッチング工程で、前記レジストマスクに覆われていない前記上部電極膜材料と前記誘電体層材料および前記下部電極膜材料を除去することにより、前記レジストマスクに覆われた上部電極膜と誘電体層および下部電極膜を形成するようにしてもよい。この場合、前記積層体は下部引出し電極上の一部に下部電極膜と誘電体層および上部電極膜を順次積層した構成になる。この場合、例えば、上部電極膜と下部電極膜の主成分がＴａであると共に、誘電体層の主成分がＳｉＯ₂であり、かつ、エッチング工程で使用する反応性ガスがＣＦ₄であれば、前記異方性エッチングを効率よく行うことができる。

本発明による薄膜キャパシタ素子は、カバレッジ不良部分を覆う絶縁樹脂層が下部電極と上部電極膜との間に介在しておらず、かつ、上部引出し電極が上部電極膜と同電位なため、両者間に介在する絶縁樹脂層に負荷電圧が印加されることもない。したがって、この薄膜キャパシタ素子は、下部電極と上部電極膜とが重なり合う動作領域の周縁部で負荷電圧が不所望に増大する虞がなくなって、容量値を高精度に規定することができると共に、リーク電流やＱ値等の特性が改善して品質の向上が期待できる。

また、本発明による薄膜キャパシタ素子の製造方法は、下部電極の所定領域を覆う誘電体層材料と上部電極膜材料を順次成膜した後に、該所定領域に対応する上部電極膜材料の上にレジストマスクを形成してから異方性エッチングを行うことにより、レジストマスクに覆われていない上部電極膜材料および誘電体層材料を同一工程で除去して積層体の側端面を基板と略直交する平坦面となすことができる。そして、このエッチング工程後、カバレッジ不良部分である該積層体の側端面を覆う絶縁樹脂層を形成してから上部引出し電極を形成するが、絶縁樹脂層が下部電極と上部電極膜との間に介在せず、かつ、上部引出し電極が上部電極膜と同電位になるため、両者間に介在する絶縁樹脂層に負荷電圧が印加されることもない。したがって、こうして製造された薄膜キャパシタ素子は、下部電極と上部電極膜とが重なり合う動作領域の周縁部で負荷電圧が不所望に増大する虞がなくなって、容量値を高精度に規定することができると共に、リーク電流やＱ値等の特性が改善して品質の向上が期待できる。

発明の実施の形態を図面を参照して説明すると、図１は本発明の実施形態例に係る薄膜キャパシタ素子の平面図、図２は図１のＡ−Ａ線に沿う断面図、図３は図１のＢ−Ｂ線に沿う断面図、図４と図５は該薄膜キャパシタ素子の製造工程を示す説明図であり、従来技術の説明で用いた図８と対応する部分には同一符号が付してある。

図１〜図３に示すように、本実施形態例に係る薄膜キャパシタ素子１０は、基板１上に順次積層された下部電極２、誘電体層３、上部電極膜４１、絶縁樹脂層５および上部引出し電極４０とで全体が構成されており、上部電極膜４１および上部引出し電極４０が上部電極４として機能する。また、下部電極２のうち上部電極４と対向する部分の平面形状は、そこに積層される誘電体層３および上部電極膜４１と同じであって、これら下部電極２と誘電体層３および上部電極膜４１からなる積層体６の側端面６ａは基板１と略直交する平坦面となっている。そして、上部電極膜４１を臨出させる開口５ａを有する絶縁樹脂層５が、この積層体６の側端面６ａを覆っていると共に、上部引出し電極４０が開口５ａ内の上部電極膜４１の表面を覆って基板１上へ延出形成されている。

基板１はアルミナ基板からなり、この基板１上に下部電極２が薄膜形成されている。下部電極２は、スパッタ法により形成された約０．２μｍ厚のＴｉ／Ｃｕ層からなる下地層２ａと、この下地層２ａ上にメッキ法により形成された約３．６μｍ厚のＣｕ／ＮｉＰ層からなる電極層２ｂとで構成されている。誘電体層３はスパッタ法により形成された約０．５μｍ厚のＳｉＯ₂層からなり、下部電極２の一部（積層体６に相当する部分）の表面に薄膜形成されている。上部電極膜４１はスパッタ法により形成された約０．１μｍ厚のＴａ層からなり、誘電体層３の表面に薄膜形成されている。絶縁樹脂層５はフォトレジストを感光することによって、上部電極膜４１の周縁部から積層体６の側端面６ａを覆う位置に枠状に形成されており、この絶縁樹脂層５に包囲された開口５ａ内に上部電極膜４１が臨出している。上部引出し電極４０は、スパッタ法により形成された約０．２μｍ厚のＴｉ／Ｃｕ層からなる下地層４ａと、この下地層４ａ上にメッキ法により形成された約４．４μｍ厚のＣｕ／ＮｉＰ層からなる電極層４ｂとで構成されている。

このように構成された薄膜キャパシタ素子１０は、下部電極２の一部と誘電体層３および上部電極膜４１からなる積層体６がキャパシタとして動作する部位となる。積層体６の各側端面６ａは後述する異方性エッチングを行うことにより基板１と略直交する平坦面となっており、これらの側端面６ａは全周に亘って絶縁樹脂層５に覆われている。なお、絶縁樹脂層５は下部電極２と上部電極膜４１との間に介在しておらず、また、上部引出し電極４０は上部電極膜４１と同電位なため、これら上部引出し電極４０と上部電極膜４１間に介在する絶縁樹脂層５に負荷電圧が印加されることもない。したがって、この薄膜キャパシタ素子１０は、下部電極２と上部電極膜４１とが重なり合っている動作領域の周縁部で負荷電圧が不所望に増大する虞がなくなって、容量値を高精度に規定することができると共に、リーク電流やＱ値等の特性が改善する。また、積層体６のカバレッジ不良部分である側端面６ａが絶縁樹脂層５に覆われているため、この薄膜キャパシタ素子１０はカバレッジ不良に起因するブレイクダウン電圧の低下を確実に防止することができる。また、この薄膜キャパシタ素子１０では、絶縁樹脂層５が上部電極膜４１の周縁部をある程度覆う構成にしてあるため、絶縁樹脂層５の位置精度が若干低くても品質に影響を及ぼさず、よって絶縁樹脂層５の製造工程が簡素化できる。ただし、絶縁樹脂層５の開口５ａを上部電極膜４１の周縁と略合致させる構成にしてもよい。

次に、このように構成された薄膜キャパシタ素子１０の製造工程について、主に図４と図５を用いて説明する。

まず、下部電極形成工程として、図４（ａ）に示すように、基板１上に下地層２ａとなるＴｉ層とＣｕ層をスパッタ法により順次成膜した後、このＴｉ／Ｃｕ層上にポジ型のフォトレジストをスピンコートし、これを露光して現像することにより、図４（ｂ）に示すように所望形状のレジストパターン７を形成する。次いで、図４（ｃ）に示すように、Ｔｉ／Ｃｕ層上に電解メッキ法により３μｍ厚のＣｕ層と０．６μｍ厚のＮｉＰ層を順次成膜した後、図４（ｄ）に示すようにレジストパターン７を剥離することによってＣｕ／ＮｉＰ層からなる電極層２ｂを形成する。しかる後、ドライエッチング（ミリング法）によりＴｉ／Ｃｕ層をエッチングすることによって、図４（ｅ）に示すように、基板１上に下地層２ａおよび電極層２ｂからなる下部電極２を得る。

次に、誘電体層成膜工程として図４（ｆ）に示すように、下部電極２上から基板１上に亘る全面にスパッタ法により０．５μｍ厚のＳｉＯ₂層を成膜する。さらに、上部電極膜成膜工程として図４（ｇ）に示すように、該ＳｉＯ₂層上の全面にスパッタ法により０．１μｍ厚のＴａ層を成膜する。この後、マスク形成工程として図４（ｈ）に示すように、ポジ型のフォトレジストを用いて該Ｔａ層上の所定位置にエッチング保護用のレジストマスク８を形成する。前記積層体６の平面的な大きさと形成位置は、このレジストマスク８によって規定される。

次に、エッチング工程として図４（ｉ）に示すように、レジストマスク８に覆われていない前記Ｔａ層と前記ＳｉＯ₂層を異方性エッチングによって除去することにより、下部電極２の所定領域上に誘電体層３と上部電極膜４１を積層してなる積層体６が得られる。この異方性エッチングは、ＲＩＥ（Reactive Ion Etching）と称されるドライエッチングによって行い、真空チャンバー内に導入する反応性ガスとしてはＣＦ₄を用いる。これにより、レジストマスク８に覆われていないＴａ層やＳｉＯ₂層を、基板１と直交する方向に加速されたイオンや活性種によって効率よく除去することができるため、積層体６の側端面６ａは基板１と直交する平坦な面に形成される。

次に、図５（ａ）に示すようにレジストマスク８を剥離した後、絶縁層形成工程として、まず図５（ｂ）に示すように上部電極膜４１上やその周囲の全面にフォトレジストをスピンコートし、これを露光して現像することにより所望形状にパターニングして、図５（ｃ）に示すように開口５ａを有する枠状の絶縁樹脂層５を形成する。この絶縁樹脂層５は、上部電極膜４１の周縁部と重なり合った状態で積層体６の側端面６ａを全周に亘って覆っている。

次に、引出し電極形成工程として、まず図５（ｄ）に示すように上部電極膜４１上やその周囲の全面に下地層４ａとなるＴｉ層とＣｕ層をスパッタ法により順次成膜した後、このＴｉ／Ｃｕ層上にポジ型のフォトレジストをスピンコートし、これを露光して現像することにより、図５（ｅ）に示すように所望形状のレジストパターン９を形成する。次いで、図５（ｆ）に示すように、Ｔｉ／Ｃｕ層上に電解メッキ法により４μｍ厚のＣｕ層と０．４μｍ厚のＮｉＰ層を順次成膜した後、図５（ｇ）に示すようにレジストパターン９を剥離することによってＣｕ／ＮｉＰ層からなる電極層４ｂを形成する。しかる後、ドライエッチング（ミリング法）によりＴｉ／Ｃｕ層をエッチングすることによって、下地層４ａおよび電極層４ｂからなる上部引出し電極４０が得られるため、図１〜図３に示すような薄膜キャパシタ素子１０が完成する。

このようにして製造される薄膜キャパシタ素子１０では、誘電体層成膜工程と上部電極膜成膜工程の後にレジストマスク８を形成してから異方性エッチングを行うことにより、レジストマスク８に覆われていないＴａ層（上部電極膜材料）およびＳｉＯ₂層（誘電体層材料）を同一工程で除去して、積層体６の側端面６ａを基板１と直交する平坦面となすことができる。そして、この積層体６の側端面６ａを覆う位置に絶縁樹脂層５を形成することにより、カバレッジ不良部分を絶縁樹脂層５で覆ってブレイクダウン電圧の低下が防止できると共に、下部電極２と上部電極膜４１との間に絶縁樹脂層５を介在させない構成が実現できる。さらに、その後に形成される上部引出し電極４０は上部電極膜４１と同電位なため、両者４０，４１間に介在する絶縁樹脂層５に負荷電圧が印加されることもない。したがって、こうして製造された薄膜キャパシタ素子１０は、下部電極２と上部電極膜４１とが重なり合う動作領域の周縁部で負荷電圧が不所望に増大する虞がなくなって、容量値を高精度に規定することができると共に、リーク電流やＱ値等の特性が改善する。

図６は本発明の他の実施形態例に係る薄膜キャパシタ素子の断面図、図７は該薄膜キャパシタ素子の製造工程を示す説明図であり、図１〜図５と対応する部分には同一符号を付してあるため重複する説明は省略する。

図６に示す薄膜キャパシタ素子１１が前述した薄膜キャパシタ素子１０と相違する点は、下部電極２のうち誘電体層３を介して上部電極膜４１と対向する領域に下部電極膜２１を設けたことにある。つまり、本実施形態例に係る薄膜キャパシタ素子１１の下部電極２は、基板１上に形成された下地層２ａおよび電極層２ｂからなる下部引出し電極２０と、下部引出し電極２０上の所定領域に形成されて誘電体層３および上部電極膜４１と同一平面形状の下部電極膜２１とによって構成されており、下部電極膜２１は上部電極膜４１と同様に約０．１μｍ厚のＴａ層からなる。このように薄膜キャパシタ素子１１の動作領域において、同じ材料からなる下部電極膜２１と上部電極膜４１が誘電体層３を介して対向配置されていると、両電極膜２１，４１間に発生する電界が基板１に対して直交する向きに揃いやすくなるため、動作領域の周縁部で発生する電界の漏れを抑制する効果が高まる。

また、このような薄膜キャパシタ素子１１を製造する場合、まず、前記実施形態例における図４（ａ）〜（ｅ）の工程と同様の手順で、基板１上に下地層２ａおよび電極層２ｂからなる下部引出し電極２０をパターニングする。次に、図７（ａ）に示すように、下部引出し電極２０上とその周囲の全面に、スパッタ法により０．１μｍ厚のＴａ層（下部電極膜材料）を成膜する。この後、図７（ｂ）に示すように、該Ｔａ層上の全面にスパッタ法により０．５μｍ厚のＳｉＯ₂層（誘電体層材料）を成膜し、さらに図７（ｃ）に示すように、該ＳｉＯ₂層上の全面にスパッタ法により０．１μｍ厚のＴａ層（上部電極膜材料）を成膜する。そして、図７（ｄ）に示すように該Ｔａ層（上部電極膜材料）上の所定位置にエッチング保護用のレジストマスク８を形成した後、図７（ｅ）に示すように、レジストマスク８に覆われていない両Ｔａ層およびＳｉＯ₂層を異方性エッチングによって除去することにより、レジストマスク８に覆われた上部電極膜４１と誘電体層３および下部電極膜２１を形成することができる。この場合も、異方性エッチングはＲＩＥと称されるドライエッチングによって行い、反応性ガスとしてはＣＦ₄を用いることにより、不要領域の両Ｔａ層およびＳｉＯ₂層を同一工程で効率よく除去することができると共に、積層体６の側端面６ａを基板１と直交する平坦面となすことができる。

本発明の実施形態例に係る薄膜キャパシタ素子の平面図である。 図１のＡ−Ａ線に沿う断面図である。 図１のＢ−Ｂ線に沿う断面図である。 該薄膜キャパシタ素子の製造工程を示す説明図である。 該薄膜キャパシタ素子の製造工程を示す説明図である。 本発明の他の実施形態例に係る薄膜キャパシタ素子の断面図である。 該薄膜キャパシタ素子の製造工程を示す説明図である。 従来例に係る薄膜キャパシタ素子の断面図である。

符号の説明

１ 基板
２ 下部電極
２ａ 下地層
２ｂ 電極層
３ 誘電体層
４ 上部電極
５ 絶縁樹脂層
５ａ 開口
６ 積層体
６ａ 側端面
８ レジストマスク
１０，１１ 薄膜キャパシタ素子
２０ 下部引出し電極
２１ 下部電極膜
４０ 上部引出し電極
４１ 上部電極膜

Claims (7)

1. 基板上に形成された下部電極と、該下部電極の所定領域上に順次積層された同一平面形状の誘電体層および上部電極膜と、これら下部電極の一部と誘電体層および上部電極膜からなる積層体の側端面を覆う位置に形成されて前記上部電極膜を臨出させる開口を有する絶縁樹脂層と、前記上部電極膜の表面を覆って前記基板上へ延出形成された上部引出し電極とを備え、前記積層体の前記側端面を前記基板と略直交する平坦面となしたことを特徴とする薄膜キャパシタ素子。
2. 請求項１の記載において、前記絶縁樹脂層が前記上部電極膜の周縁部を覆っていることを特徴とする薄膜キャパシタ素子。
3. 請求項１または２の記載において、前記下部電極は、前記基板上に形成された下部引出し電極と、該下部引出し電極上の前記所定領域に形成されて前記誘電体層および前記上部電極膜と同一平面形状の下部電極膜とからなることを特徴とする薄膜キャパシタ素子。
4. 基板上に下部電極をパターニング形成した後、少なくとも前記下部電極の所定領域を覆う誘電体層材料を成膜する誘電体層成膜工程と、
   前記誘電体層成膜工程後に、前記誘電体層材料の上に上部電極膜材料を成膜する上部電極膜成膜工程と、
   前記上部電極膜成膜工程後に、前記所定領域に対応する前記上部電極膜材料の上にレジストマスクを形成するマスク形成工程と、
   前記マスク形成工程後に、前記レジストマスクに覆われていない少なくとも前記上部電極膜材料および前記誘電体層材料を異方性エッチングにより除去して、前記レジストマスクに覆われた上部電極膜および誘電体層を形成するエッチング工程と、
   前記エッチング工程後に、前記レジストマスクを剥離してから、前記下部電極の一部と前記誘電体層と前記上部電極膜とからなる積層体の側端面を覆う位置に絶縁樹脂層を形成する絶縁層形成工程と、
   前記絶縁層形成工程後に、前記上部電極膜上から前記基板上に亘って上部引出し電極を形成する引出し電極形成工程とを含み、
   前記積層体の前記側端面を前記基板と略直交する平坦面となしたことを特徴とする薄膜キャパシタ素子の製造方法。
5. 請求項４の記載において、前記上部電極膜の主成分がＴａであると共に、前記誘電体層の主成分がＳｉＯ₂であり、かつ、前記エッチング工程で使用する反応性ガスがＣＦ₄であることを特徴とする薄膜キャパシタ素子の製造方法。
6. 請求項４の記載において、前記下部電極の構成要素である下部引出し電極を前記基板上にパターニングし、さらに前記下部引出し電極上から前記基板上に亘って下部電極膜材料を成膜した後に、前記誘電体層成膜工程を行って前記下部電極膜材料の上に前記誘電体層材料を成膜すると共に、前記エッチング工程で、前記レジストマスクに覆われていない前記上部電極膜材料と前記誘電体層材料および前記下部電極膜材料を除去することにより、前記レジストマスクに覆われた上部電極膜と誘電体層および下部電極膜を形成するようにしたことを特徴とする薄膜キャパシタ素子の製造方法。
7. 請求項６の記載において、前記上部電極膜と前記下部電極膜の主成分がＴａであると共に、前記誘電体層の主成分がＳｉＯ₂であり、かつ、前記エッチング工程で使用する反応性ガスがＣＦ₄であることを特徴とする薄膜キャパシタ素子の製造方法。

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