JP2002025854A - 薄膜キャパシタ素子 - Google Patents
薄膜キャパシタ素子Info
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Abstract
(57)【要約】
【課題】 高Ｑ値化を維持しつつブレイクダウン電圧の
向上を図り、かつ容量値のバラツキを低減することので
きる薄膜キャパシタ素子を提供すること。 【解決手段】 基板１上に下部電極２と誘電体層３をス
パッタ法等により順次積層した後、フォトレジストを用
いて絶縁体層５をパターン形成することにより、誘電体
層３の周縁部を開口５ａを有する絶縁体層５によって覆
い、さらに、絶縁体層５上にスパッタ法等により上部電
極４を形成して、上部電極４を絶縁体層５の開口５ａ内
で誘電体層３に積層させた。
向上を図り、かつ容量値のバラツキを低減することので
きる薄膜キャパシタ素子を提供すること。 【解決手段】 基板１上に下部電極２と誘電体層３をス
パッタ法等により順次積層した後、フォトレジストを用
いて絶縁体層５をパターン形成することにより、誘電体
層３の周縁部を開口５ａを有する絶縁体層５によって覆
い、さらに、絶縁体層５上にスパッタ法等により上部電
極４を形成して、上部電極４を絶縁体層５の開口５ａ内
で誘電体層３に積層させた。
Description
【０００１】
【発明の属する技術分野】本発明は、小型電子回路に用
いられる薄膜キャパシタ素子に関する。
いられる薄膜キャパシタ素子に関する。
【０００２】
【従来の技術】図６は従来より知られている薄膜キャパ
シタ素子の平面図、図７は図６のＡ−Ａ線に沿う断面図
である。これらの図に示すように、従来の薄膜キャパシ
タ素子は、基板１０上に形成された下部電極１１と誘電
体層１２および上部電極１３の積層構造からなり、キャ
パシタの容量値は下部電極１１と上部電極１３の重なっ
た範囲で規定される。
シタ素子の平面図、図７は図６のＡ−Ａ線に沿う断面図
である。これらの図に示すように、従来の薄膜キャパシ
タ素子は、基板１０上に形成された下部電極１１と誘電
体層１２および上部電極１３の積層構造からなり、キャ
パシタの容量値は下部電極１１と上部電極１３の重なっ
た範囲で規定される。
【０００３】基板１０には一般的にアルミナ基板が用い
られており、その理由としては、アルミナが薄膜工程中
の高温プロセスや酸およびアルカルに耐え得る材料であ
ることや、アルミナが脱ガスの少ない材料であること、
あるいはキャパシタ素子のＱ値が高くなる等が挙げられ
る。下部電極１１は基板１０上にＣｕ等をスパッタ法や
メッキ法により形成し、これを所望のパターン形状にエ
ッチングしたものである。誘電体層１２は下部電極１１
と基板１０上にＳｉＯ２等をスパッタ法やＣＶＤ法によ
り形成し、これを所望のパターン形状にエッチングした
ものであり、パターニング後の誘電体層１２は下部電極
１１の表面と側面を通って基板１０上まで延びている。
上部電極１３は誘電体層１２と基板１０上にＣｕ等をス
パッタ法やメッキ法により形成し、これを所望のパター
ン形状にエッチングしたものであり、パターニング後の
上部電極１３は誘電体層１２の表面と側面を通って基板
１０上に延びている。
られており、その理由としては、アルミナが薄膜工程中
の高温プロセスや酸およびアルカルに耐え得る材料であ
ることや、アルミナが脱ガスの少ない材料であること、
あるいはキャパシタ素子のＱ値が高くなる等が挙げられ
る。下部電極１１は基板１０上にＣｕ等をスパッタ法や
メッキ法により形成し、これを所望のパターン形状にエ
ッチングしたものである。誘電体層１２は下部電極１１
と基板１０上にＳｉＯ２等をスパッタ法やＣＶＤ法によ
り形成し、これを所望のパターン形状にエッチングした
ものであり、パターニング後の誘電体層１２は下部電極
１１の表面と側面を通って基板１０上まで延びている。
上部電極１３は誘電体層１２と基板１０上にＣｕ等をス
パッタ法やメッキ法により形成し、これを所望のパター
ン形状にエッチングしたものであり、パターニング後の
上部電極１３は誘電体層１２の表面と側面を通って基板
１０上に延びている。
【０００４】
【発明が解決しようとする課題】ところで、この種の薄
膜キャパシタ素子に要求される特性として、下部電極１
１と上部電極１３間のブレイクダウン電圧があり、この
ブレイクダウン電圧が必要とされる値を満足していない
と低い電圧で破壊してしまい、薄膜キャパシタ素子とし
て動作させることができなくなる。ブレイクダウン電圧
は両電極１１，１３間に介在する誘電体層１２の膜厚に
大きく依存し、誘電体層１２の膜厚を厚くするとブレイ
クダウン電圧は高くなるが、前述した従来の薄膜キャパ
シタ素子にあっては、下部電極１１の角部近傍で誘電体
層１２の膜厚が薄くなるため（図７のＰ部参照）、ブレ
イクダウン電圧が低下するという問題がある。これは、
下部電極１１をエッチングすることによって生じた段差
上に誘電体層１２を成膜する際に、下部電極１１の角部
近傍において誘電体層１２のカバレッジが悪くなるため
であり、特に誘電体層１２をスパッタ法によって形成し
た場合、スパッタされた原子が基板１０に対して垂直な
面に付着しにくくなるため、ブレイクダウン電圧の低下
やバラツキが顕著となる。
膜キャパシタ素子に要求される特性として、下部電極１
１と上部電極１３間のブレイクダウン電圧があり、この
ブレイクダウン電圧が必要とされる値を満足していない
と低い電圧で破壊してしまい、薄膜キャパシタ素子とし
て動作させることができなくなる。ブレイクダウン電圧
は両電極１１，１３間に介在する誘電体層１２の膜厚に
大きく依存し、誘電体層１２の膜厚を厚くするとブレイ
クダウン電圧は高くなるが、前述した従来の薄膜キャパ
シタ素子にあっては、下部電極１１の角部近傍で誘電体
層１２の膜厚が薄くなるため（図７のＰ部参照）、ブレ
イクダウン電圧が低下するという問題がある。これは、
下部電極１１をエッチングすることによって生じた段差
上に誘電体層１２を成膜する際に、下部電極１１の角部
近傍において誘電体層１２のカバレッジが悪くなるため
であり、特に誘電体層１２をスパッタ法によって形成し
た場合、スパッタされた原子が基板１０に対して垂直な
面に付着しにくくなるため、ブレイクダウン電圧の低下
やバラツキが顕著となる。
【０００５】なお、下部電極１１の膜厚を薄くして段差
を小さくすれば、誘電体層１２のカバレッジを改善する
ことは可能であるが、下部電極１１と上部電極１３の膜
厚を薄くするほど直列導体抵抗成分が高くなるため、薄
膜キャパシタ素子のＱ値が低くなるという別の問題が発
生する。また、誘電体層１２の膜厚を全体的に厚くすれ
ば、ブレイクダウン電圧の低下を防止できるが、誘電体
層１２の膜厚が厚くなるほど単位面積当りの容量値が低
くなるため、薄膜キャパシタ素子の素子形状が大きくな
ってしまい、しかも、誘電体層１２の膜厚を厚くしても
カバレッジの形状は安定しないため、ブレイクダウン電
圧のバラツキを解消することはできない。
を小さくすれば、誘電体層１２のカバレッジを改善する
ことは可能であるが、下部電極１１と上部電極１３の膜
厚を薄くするほど直列導体抵抗成分が高くなるため、薄
膜キャパシタ素子のＱ値が低くなるという別の問題が発
生する。また、誘電体層１２の膜厚を全体的に厚くすれ
ば、ブレイクダウン電圧の低下を防止できるが、誘電体
層１２の膜厚が厚くなるほど単位面積当りの容量値が低
くなるため、薄膜キャパシタ素子の素子形状が大きくな
ってしまい、しかも、誘電体層１２の膜厚を厚くしても
カバレッジの形状は安定しないため、ブレイクダウン電
圧のバラツキを解消することはできない。
【０００６】さらに、前述した従来の薄膜キャパシタ素
子において、キャパシタの容量値は下部電極１１と上部
電極１３の重なる範囲（図６中の縦Ｂ，横Ｃの矩形）に
よって規定されるが、下部電極１１と上部電極１３を所
望のパターン形状にエッチングする際に、サイドエッチ
ング量やエッチレートのバラツキに起因して両電極１
１，１３の大きさや位置合わせ精度が低下しやすいた
め、キャパシタ素子の容量値にバラツキを生じるという
問題がある。このような問題は小容量の薄膜キャパシタ
素子ほど顕著になるが、これは小容量に伴って下部電極
１１と上部電極１３の重なり面積が小さくなり、エッチ
ング精度や重ね合わせ精度のバラツキが容量値に及ぼす
影響が相対的に大きくなるからである。
子において、キャパシタの容量値は下部電極１１と上部
電極１３の重なる範囲（図６中の縦Ｂ，横Ｃの矩形）に
よって規定されるが、下部電極１１と上部電極１３を所
望のパターン形状にエッチングする際に、サイドエッチ
ング量やエッチレートのバラツキに起因して両電極１
１，１３の大きさや位置合わせ精度が低下しやすいた
め、キャパシタ素子の容量値にバラツキを生じるという
問題がある。このような問題は小容量の薄膜キャパシタ
素子ほど顕著になるが、これは小容量に伴って下部電極
１１と上部電極１３の重なり面積が小さくなり、エッチ
ング精度や重ね合わせ精度のバラツキが容量値に及ぼす
影響が相対的に大きくなるからである。
【０００７】本発明は、このような従来技術の実情に鑑
みてなされたもので、その目的は、高Ｑ値化を維持しつ
つブレイクダウン電圧の向上を図り、かつ容量値のバラ
ツキを低減することのできる薄膜キャパシタ素子を提供
することにある。
みてなされたもので、その目的は、高Ｑ値化を維持しつ
つブレイクダウン電圧の向上を図り、かつ容量値のバラ
ツキを低減することのできる薄膜キャパシタ素子を提供
することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の薄膜キャパシタ素子では、基板上に下部電
極と誘電体層が順次積層されると共に、この誘電体層の
周縁部が開口を有する絶縁体層によって覆われており、
この絶縁体層上に形成された上部電極が前記開口内で前
記誘電体層に積層されているように構成した。
に、本発明の薄膜キャパシタ素子では、基板上に下部電
極と誘電体層が順次積層されると共に、この誘電体層の
周縁部が開口を有する絶縁体層によって覆われており、
この絶縁体層上に形成された上部電極が前記開口内で前
記誘電体層に積層されているように構成した。
【０００９】このように構成すると、下部電極と上部電
極間が誘電体層の周縁部を覆う絶縁体層によって確実に
絶縁されるため、誘電体層のカバレッジ不良に起因する
ブレイクダウン電圧の低下やバラツキを確実に防止する
ことができ、また、絶縁体層の開口によってキャパシタ
の容量値が規定されるため、下部電極と上部電極の大き
さや位置合わせ精度に拘らず、容量値のバラツキを低減
することができる。
極間が誘電体層の周縁部を覆う絶縁体層によって確実に
絶縁されるため、誘電体層のカバレッジ不良に起因する
ブレイクダウン電圧の低下やバラツキを確実に防止する
ことができ、また、絶縁体層の開口によってキャパシタ
の容量値が規定されるため、下部電極と上部電極の大き
さや位置合わせ精度に拘らず、容量値のバラツキを低減
することができる。
【００１０】上記の構成において、絶縁体層を感光性レ
ジストを用いて形成することが好ましく、このように感
光性レジストを用いて絶縁体層を形成すると、開口が高
精度に形成されて容量値のバラツキをより効果的に低減
することができる。
ジストを用いて形成することが好ましく、このように感
光性レジストを用いて絶縁体層を形成すると、開口が高
精度に形成されて容量値のバラツキをより効果的に低減
することができる。
【００１１】また、上記の構成において、誘電体層は少
なくとも下部電極の表面に形成されていれば良いが、誘
電体層を下部電極の表面と側面から基板にわたって連続
形成することが可能であり、この場合、下部電極と上部
電極間の絶縁が誘電体層と絶縁体層の両層によって行わ
れるため、下部電極の段差部分に誘電体層のカバレッジ
不良が生じたとしても、このカバレッジ不良に拘らずブ
レイクダウン電圧の低下やバラツキを確実に防止するこ
とができる。
なくとも下部電極の表面に形成されていれば良いが、誘
電体層を下部電極の表面と側面から基板にわたって連続
形成することが可能であり、この場合、下部電極と上部
電極間の絶縁が誘電体層と絶縁体層の両層によって行わ
れるため、下部電極の段差部分に誘電体層のカバレッジ
不良が生じたとしても、このカバレッジ不良に拘らずブ
レイクダウン電圧の低下やバラツキを確実に防止するこ
とができる。
【００１２】あるいは、誘電体層を下部電極の表面にの
み形成し、絶縁体層の一部を誘電体層の周縁部から基板
上にわたって形成することも可能であり、この場合、下
部電極と上部電極間の絶縁は絶縁体層のみによって行わ
れるが、絶縁体層の一部を基板上に直接形成できるた
め、絶縁体層の密着性を高めることができる。
み形成し、絶縁体層の一部を誘電体層の周縁部から基板
上にわたって形成することも可能であり、この場合、下
部電極と上部電極間の絶縁は絶縁体層のみによって行わ
れるが、絶縁体層の一部を基板上に直接形成できるた
め、絶縁体層の密着性を高めることができる。
【００１３】
【発明の実施の形態】以下、発明の実施形態について図
面を参照して説明すると、図１は第１の実施形態例に係
る薄膜キャパシタ素子の平面図、図２は図１のＡ−Ａ線
に沿う断面図、図３と図４はこの薄膜キャパシタ素子の
製造工程を示す説明図である。
面を参照して説明すると、図１は第１の実施形態例に係
る薄膜キャパシタ素子の平面図、図２は図１のＡ−Ａ線
に沿う断面図、図３と図４はこの薄膜キャパシタ素子の
製造工程を示す説明図である。
【００１４】図１と図２に示すように、本実施形態例に
係る薄膜キャパシタ素子は、基板１上に順次積層された
下部電極２と誘電体層３および上部電極４と、誘電体層
３の周縁部と上部電極４との間に介設された絶縁体層５
とで構成されており、上部電極４は絶縁体層５に形成さ
れた開口５ａ内で誘電体層３に積層されている。
係る薄膜キャパシタ素子は、基板１上に順次積層された
下部電極２と誘電体層３および上部電極４と、誘電体層
３の周縁部と上部電極４との間に介設された絶縁体層５
とで構成されており、上部電極４は絶縁体層５に形成さ
れた開口５ａ内で誘電体層３に積層されている。
【００１５】基板１はアルミナ基板（例えば、純度９
９．５％）からなり、この基板１上に下部電極２がスパ
ッタ法やメッキ法により薄膜で形成されている。下部電
極２は第１下部電極層２ａと第２下部電極層２ｂからな
り、高Ｑ値化を図るために全体の膜厚は０．５〜５μｍ
の範囲に設定されている。第１下部電極層２ａは例えば
Ｔｉ／Ｃｕをスパッタ法により基板１上に形成し、これ
を所望のパターン形状にエッチングしたものであり、第
２下部電極層２ｂは例えばＣｕ／Ｎｉをメッキ法により
第１下部電極層２ａ上に形成したものである。
９．５％）からなり、この基板１上に下部電極２がスパ
ッタ法やメッキ法により薄膜で形成されている。下部電
極２は第１下部電極層２ａと第２下部電極層２ｂからな
り、高Ｑ値化を図るために全体の膜厚は０．５〜５μｍ
の範囲に設定されている。第１下部電極層２ａは例えば
Ｔｉ／Ｃｕをスパッタ法により基板１上に形成し、これ
を所望のパターン形状にエッチングしたものであり、第
２下部電極層２ｂは例えばＣｕ／Ｎｉをメッキ法により
第１下部電極層２ａ上に形成したものである。
【００１６】下部電極２上には誘電体層３が薄膜形成さ
れており、この誘電体層３は例えばＳｉＯ２をスパッタ
法やＣＶＤ法により第２下部電極層２ｂと基板１上に形
成し、これを所望のパターン形状にエッチングしたもの
である。パターニング後の誘電体層３は下部電極２の表
面と側面を通って基板１上まで延びているが、この場
合、誘電体層３は下部電極２（第１下部電極層２ａと第
２下部電極層２ｂ）の段差部分にも成膜されるため、当
該部分において誘電体層３のカバレッジが悪くなってい
る。
れており、この誘電体層３は例えばＳｉＯ２をスパッタ
法やＣＶＤ法により第２下部電極層２ｂと基板１上に形
成し、これを所望のパターン形状にエッチングしたもの
である。パターニング後の誘電体層３は下部電極２の表
面と側面を通って基板１上まで延びているが、この場
合、誘電体層３は下部電極２（第１下部電極層２ａと第
２下部電極層２ｂ）の段差部分にも成膜されるため、当
該部分において誘電体層３のカバレッジが悪くなってい
る。
【００１７】このカバレッジ不良部分を含めて誘電体層
３の周縁部は絶縁体層５によって覆われており、それ以
外の誘電体層３は絶縁体層５に形成された方形状の開口
５ａ内に位置している。この絶縁体層５は例えばポジ型
のフォトレジストを誘電体層３の上から全面にスピンコ
ートし、これを所望のパターン形状に露光現像したもの
であり、パターニング後の絶縁体層５に開口５ａが形成
される。
３の周縁部は絶縁体層５によって覆われており、それ以
外の誘電体層３は絶縁体層５に形成された方形状の開口
５ａ内に位置している。この絶縁体層５は例えばポジ型
のフォトレジストを誘電体層３の上から全面にスピンコ
ートし、これを所望のパターン形状に露光現像したもの
であり、パターニング後の絶縁体層５に開口５ａが形成
される。
【００１８】絶縁体層５上には上部電極４がスパッタ法
やメッキ法により薄膜で形成されており、上部電極４は
開口５ａ内で誘電体層３に積層されている。この上部電
極４は第１上部電極層４ａと第２上部電極層４ｂからな
り、高Ｑ値化を図るために全体の膜厚は０．５〜５μｍ
の範囲に設定されている。第１上部電極層４ａは例えば
Ｔｉ／Ｃｕをスパッタ法により絶縁体層５の上から全面
に形成し、これを所望のパターン形状にエッチングした
ものであり、第２上部電極層４ｂは例えばＣｕ／Ｎｉを
メッキ法により第１上部電極層４ａ上に形成したもので
ある。
やメッキ法により薄膜で形成されており、上部電極４は
開口５ａ内で誘電体層３に積層されている。この上部電
極４は第１上部電極層４ａと第２上部電極層４ｂからな
り、高Ｑ値化を図るために全体の膜厚は０．５〜５μｍ
の範囲に設定されている。第１上部電極層４ａは例えば
Ｔｉ／Ｃｕをスパッタ法により絶縁体層５の上から全面
に形成し、これを所望のパターン形状にエッチングした
ものであり、第２上部電極層４ｂは例えばＣｕ／Ｎｉを
メッキ法により第１上部電極層４ａ上に形成したもので
ある。
【００１９】次に、上記の如く構成された薄膜キャパシ
タ素子の製造工程について主として図３と図４を用いて
説明する。
タ素子の製造工程について主として図３と図４を用いて
説明する。
【００２０】まず、下部電極２の形成工程として、図３
（ａ）に示すように、基板１上にスパッタ法によりＴｉ
（０．１μｍ）とＣｕ（０．１μｍ）を順次成膜してＴ
ｉ／Ｃｕ層を形成した後、このＴｉ／Ｃｕ層上にポジ型
のフォトレジスト（クラリアント社製：ＡＺ−Ｐ４６２
０）をスピンコートし、これを露光して現像することに
より図３（ｂ）に示すように所望形状のレジストパター
ンを形成する。次に、図３（ｃ）に示すように、Ｔｉ／
Ｃｕ層上に電解メッキ法によりＣｕ（３μｍ）とＮｉ
（０．３μｍ）を順次成膜してＣｕ／Ｎｉ層を形成した
後、図３（ｄ）に示すようにレジストパターンを剥離し
て第２下部電極層２ｂを形成する。しかる後、ドライエ
ッチング（ミリング法）によりＴｉ／Ｃｕ層をエッチン
グすることにより、図３（ｅ）示すように基板１上に第
１下部電極層２ａと第２下部電極層２ｂからなる下部電
極２を形成する。
（ａ）に示すように、基板１上にスパッタ法によりＴｉ
（０．１μｍ）とＣｕ（０．１μｍ）を順次成膜してＴ
ｉ／Ｃｕ層を形成した後、このＴｉ／Ｃｕ層上にポジ型
のフォトレジスト（クラリアント社製：ＡＺ−Ｐ４６２
０）をスピンコートし、これを露光して現像することに
より図３（ｂ）に示すように所望形状のレジストパター
ンを形成する。次に、図３（ｃ）に示すように、Ｔｉ／
Ｃｕ層上に電解メッキ法によりＣｕ（３μｍ）とＮｉ
（０．３μｍ）を順次成膜してＣｕ／Ｎｉ層を形成した
後、図３（ｄ）に示すようにレジストパターンを剥離し
て第２下部電極層２ｂを形成する。しかる後、ドライエ
ッチング（ミリング法）によりＴｉ／Ｃｕ層をエッチン
グすることにより、図３（ｅ）示すように基板１上に第
１下部電極層２ａと第２下部電極層２ｂからなる下部電
極２を形成する。
【００２１】次に、誘電体層３の形成工程として、下部
電極２の段差を含めて第２下部電極層２ｂと基板１上に
スパッタ法によりＳｉＯ２（０．３μｍ）を成膜し、こ
のＳｉＯ２層をポジ型のフォトレジスト（東京応化社
製：ＯＦＰＲ−７４５０）を用いてエッチングすること
により、図３（ｆ）に示すように、下部電極２の表面と
側面から基板１にわたって連続する誘電体層３を形成す
る。この場合、前述したように、誘電体層３は下部電極
２の段差部分にも成膜されるため、当該部分において誘
電体層３のカバレッジが悪くなっている。
電極２の段差を含めて第２下部電極層２ｂと基板１上に
スパッタ法によりＳｉＯ２（０．３μｍ）を成膜し、こ
のＳｉＯ２層をポジ型のフォトレジスト（東京応化社
製：ＯＦＰＲ−７４５０）を用いてエッチングすること
により、図３（ｆ）に示すように、下部電極２の表面と
側面から基板１にわたって連続する誘電体層３を形成す
る。この場合、前述したように、誘電体層３は下部電極
２の段差部分にも成膜されるため、当該部分において誘
電体層３のカバレッジが悪くなっている。
【００２２】次に、絶縁体層５の形成工程として、図３
（ｇ）に示すように、誘電体層３の上から全面にポジ型
のフォトレジスト（クラリアント社製：ＡＺ−Ｐ４６２
０）をスピンコートした後、これを露光して現像するこ
とにより、図３（ｈ）に示すようにフォトレジストを所
望形状にパターニングし、しかる後、これをキュアー処
理（２４０°Ｃ−６０分）することにより、図３（ｉ）
に示すように開口５ａを有する絶縁体層５を形成する。
この場合、絶縁体層５のパターン形状はフォトレジスト
を感光する際のマスク精度に依存するため、開口５ａを
高精度に形成することができる。また、前述した誘電体
層３のカバレッジ不良部分を含めて誘電体層３の周縁部
は絶縁体層５によって覆われ、その結果、下部電極２の
端面（段差部分）は誘電体層３と絶縁体層５の両層によ
って覆われる。
（ｇ）に示すように、誘電体層３の上から全面にポジ型
のフォトレジスト（クラリアント社製：ＡＺ−Ｐ４６２
０）をスピンコートした後、これを露光して現像するこ
とにより、図３（ｈ）に示すようにフォトレジストを所
望形状にパターニングし、しかる後、これをキュアー処
理（２４０°Ｃ−６０分）することにより、図３（ｉ）
に示すように開口５ａを有する絶縁体層５を形成する。
この場合、絶縁体層５のパターン形状はフォトレジスト
を感光する際のマスク精度に依存するため、開口５ａを
高精度に形成することができる。また、前述した誘電体
層３のカバレッジ不良部分を含めて誘電体層３の周縁部
は絶縁体層５によって覆われ、その結果、下部電極２の
端面（段差部分）は誘電体層３と絶縁体層５の両層によ
って覆われる。
【００２３】次に、上部電極４の形成工程として、図４
（ａ）に示すように、絶縁体層５の上から全面にスパッ
タ法によりＴｉ（０．１μｍ）とＣｕ（０．１μｍ）を
順次成膜してＴｉ／Ｃｕ層を形成した後、このＴｉ／Ｃ
ｕ層上にポジ型のフォトレジスト（クラリアント社製：
ＡＺ−Ｐ４６２０）をスピンコートし、これを露光して
現像することにより図４（ｂ）に示すように所望形状の
レジストパターンを形成する。次に、図４（ｃ）に示す
ように、Ｔｉ／Ｃｕ層上に電解メッキ法によりＣｕ（３
μｍ）とＮｉ（０．３μｍ）を順次成膜してＣｕ／Ｎｉ
層を形成した後、図４（ｄ）に示すようにレジストパタ
ーンを剥離して第２上部電極層４ｂを形成する。最後、
ドライエッチング（ミリング法）によりＴｉ／Ｃｕ層を
エッチングすることにより、図４（ｅ）示すように第１
上部電極層４ａと第２上部電極層４ｂからなる上部電極
４が形成され、図１と図２に示すような薄膜キャパシタ
素子が得られる。
（ａ）に示すように、絶縁体層５の上から全面にスパッ
タ法によりＴｉ（０．１μｍ）とＣｕ（０．１μｍ）を
順次成膜してＴｉ／Ｃｕ層を形成した後、このＴｉ／Ｃ
ｕ層上にポジ型のフォトレジスト（クラリアント社製：
ＡＺ−Ｐ４６２０）をスピンコートし、これを露光して
現像することにより図４（ｂ）に示すように所望形状の
レジストパターンを形成する。次に、図４（ｃ）に示す
ように、Ｔｉ／Ｃｕ層上に電解メッキ法によりＣｕ（３
μｍ）とＮｉ（０．３μｍ）を順次成膜してＣｕ／Ｎｉ
層を形成した後、図４（ｄ）に示すようにレジストパタ
ーンを剥離して第２上部電極層４ｂを形成する。最後、
ドライエッチング（ミリング法）によりＴｉ／Ｃｕ層を
エッチングすることにより、図４（ｅ）示すように第１
上部電極層４ａと第２上部電極層４ｂからなる上部電極
４が形成され、図１と図２に示すような薄膜キャパシタ
素子が得られる。
【００２４】このように第１の実施形態例に係る薄膜キ
ャパシタ素子によれば、下部電極２と上部電極４間が誘
電体層３の周縁部を覆う絶縁体層５によって確実に絶縁
されるため、誘電体層３のカバレッジ不良に拘らずブレ
イクダウン電圧の低下やバラツキを確実に防止すること
ができ、したがって、下部電極２と上部電極４の膜厚を
厚くして高Ｑ値化を図ることができると共に、誘電体層
３の膜厚を薄くして薄膜キャパシタ素子の素子形状を小
さくすることができる。また、キャパシタの容量値が絶
縁体層５の開口５ａによって規定（図１中の縦Ｂ，横Ｃ
の矩形）されるため、サイドエッチング量やエッチレー
トのバラツキに起因して、上部電極２と下部電極４の大
きさや位置合わせ精度に拘らず容量値のバラツキを低減
することができ、しかも、フォトレジストを用いて絶縁
体層５を形成したため、絶縁体層５の開口５ａを高精度
に形成することができ、容量値のバラツキをより効果的
に低減することができる。
ャパシタ素子によれば、下部電極２と上部電極４間が誘
電体層３の周縁部を覆う絶縁体層５によって確実に絶縁
されるため、誘電体層３のカバレッジ不良に拘らずブレ
イクダウン電圧の低下やバラツキを確実に防止すること
ができ、したがって、下部電極２と上部電極４の膜厚を
厚くして高Ｑ値化を図ることができると共に、誘電体層
３の膜厚を薄くして薄膜キャパシタ素子の素子形状を小
さくすることができる。また、キャパシタの容量値が絶
縁体層５の開口５ａによって規定（図１中の縦Ｂ，横Ｃ
の矩形）されるため、サイドエッチング量やエッチレー
トのバラツキに起因して、上部電極２と下部電極４の大
きさや位置合わせ精度に拘らず容量値のバラツキを低減
することができ、しかも、フォトレジストを用いて絶縁
体層５を形成したため、絶縁体層５の開口５ａを高精度
に形成することができ、容量値のバラツキをより効果的
に低減することができる。
【００２５】図５は第２の実施形態例に係る薄膜キャパ
シタ素子の断面図であり、この薄膜キャパシタ素子が前
述した第１の実施形態例と相違する点は、誘電体層３を
下部電極２の表面にのみ形成し、この誘電体層３の周縁
部を覆う絶縁体層５の一部を基板１上まで延出させたこ
とにあり、それ以外の構成は基本的に同じである。
シタ素子の断面図であり、この薄膜キャパシタ素子が前
述した第１の実施形態例と相違する点は、誘電体層３を
下部電極２の表面にのみ形成し、この誘電体層３の周縁
部を覆う絶縁体層５の一部を基板１上まで延出させたこ
とにあり、それ以外の構成は基本的に同じである。
【００２６】このように構成された薄膜キャパシタ素子
にあっては、下部電極２の端面（段差部分）に絶縁体層
５のみが形成されることになるが、この絶縁体層５によ
って下部電極２と上部電極４間が確実に絶縁されるた
め、前述した第１の実施形態例と同様の効果を奏するこ
とができ、しかも、絶縁体層５の一部を基板１上に直接
形成できるため、絶縁体層５と基板１の密着性を高める
ことができる。
にあっては、下部電極２の端面（段差部分）に絶縁体層
５のみが形成されることになるが、この絶縁体層５によ
って下部電極２と上部電極４間が確実に絶縁されるた
め、前述した第１の実施形態例と同様の効果を奏するこ
とができ、しかも、絶縁体層５の一部を基板１上に直接
形成できるため、絶縁体層５と基板１の密着性を高める
ことができる。
【００２７】なお、上記各実施形態例では、基板１上に
下部電極２を直接形成した場合について説明したが、基
板１の表面に必要に応じて絶縁層をコーティングし、こ
の絶縁層を介して下部電極２を基板１上に形成するよう
にしても良い。
下部電極２を直接形成した場合について説明したが、基
板１の表面に必要に応じて絶縁層をコーティングし、こ
の絶縁層を介して下部電極２を基板１上に形成するよう
にしても良い。
【００２８】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。
施され、以下に記載されるような効果を奏する。
【００２９】誘電体層の周縁部を開口を有する絶縁体層
によって覆い、この絶縁体層上に薄膜形成した上部電極
を開口内で誘電体層に積層すると、下部電極と上部電極
間が誘電体層の周縁部を覆う絶縁体層によって確実に絶
縁されるため、誘電体層のカバレッジ不良に起因するブ
レイクダウン電圧の低下やバラツキを確実に防止するこ
とができ、また、絶縁体層の開口によってキャパシタの
容量値が規定されるため、下部電極と上部電極の大きさ
や位置合わせ精度に拘らず、容量値のバラツキを低減す
ることができる。
によって覆い、この絶縁体層上に薄膜形成した上部電極
を開口内で誘電体層に積層すると、下部電極と上部電極
間が誘電体層の周縁部を覆う絶縁体層によって確実に絶
縁されるため、誘電体層のカバレッジ不良に起因するブ
レイクダウン電圧の低下やバラツキを確実に防止するこ
とができ、また、絶縁体層の開口によってキャパシタの
容量値が規定されるため、下部電極と上部電極の大きさ
や位置合わせ精度に拘らず、容量値のバラツキを低減す
ることができる。
【図１】本発明の第１の実施形態例に係る薄膜キャパシ
タ素子の平面図である。
タ素子の平面図である。
【図２】図１のＡ−Ａ線に沿う断面図である。
【図３】薄膜キャパシタ素子の製造工程を示す説明図で
ある。
ある。
【図４】薄膜キャパシタ素子の製造工程を示す説明図で
ある。
ある。
【図５】本発明の第２の実施形態例に係る薄膜キャパシ
タ素子の断面図である。
タ素子の断面図である。
【図６】従来例に係る薄膜キャパシタ素子の平面図であ
る。
る。
【図７】図６のＡ−Ａ線に沿う断面図である。
【符号の説明】 １ 基板 ２ 下部電極 ３ 誘電体層 ４ 上部電極 ５ 絶縁体層 ５ａ 開口
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5E001 AB06 AC04 AC09 AE00 AH03 AH07 AJ01 AJ02 5E082 AB03 BC35 BC38 EE05 EE18 EE23 EE37 EE39 EE47 FG03 FG22 FG42 FG51 KK01 5F004 DB03 DB08 DB26 EA08 EA11 EB02 EB08
Claims (4)
- 【請求項１】 基板上に下部電極と誘電体層が順次積層
されると共に、この誘電体層の周縁部が開口を有する絶
縁体層によって覆われており、この絶縁体層上に形成さ
れた上部電極が前記開口内で前記誘電体層に積層されて
いることを特徴とする薄膜キャパシタ素子。 - 【請求項２】 請求項１の記載において、前記絶縁体層
が感光性レジストを用いて形成されていることを特徴と
する薄膜キャパシタ素子。 - 【請求項３】 請求項１または２の記載において、前記
誘電体層が前記下部電極の表面と側面から前記基板にわ
たって連続形成されていることを特徴とする薄膜キャパ
シタ素子。 - 【請求項４】 請求項１または２の記載において、前記
誘電体層が前記下部電極の表面にのみ形成され、前記絶
縁体層の一部が前記誘電体層の周縁部から前記基板上に
わたって形成されていることを特徴とする薄膜キャパシ
タ素子。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000202394A JP2002025854A (ja) | 2000-07-04 | 2000-07-04 | 薄膜キャパシタ素子 |
| EP01305412A EP1170797A3 (en) | 2000-07-04 | 2001-06-22 | Thin-film capacitor element and electronic circuit board on which thin-film capacitor element is formed |
| US09/898,670 US6552384B2 (en) | 2000-07-04 | 2001-07-02 | Thin-film capacitor element and electronic circuit board on which thin-film capacitor element is formed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000202394A JP2002025854A (ja) | 2000-07-04 | 2000-07-04 | 薄膜キャパシタ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002025854A true JP2002025854A (ja) | 2002-01-25 |
Family
ID=18699924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000202394A Pending JP2002025854A (ja) | 2000-07-04 | 2000-07-04 | 薄膜キャパシタ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002025854A (ja) |
Cited By (7)
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|---|---|---|---|---|
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| US7567424B2 (en) | 2007-03-26 | 2009-07-28 | Tdk Corporation | Electronic component |
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- 2000-07-04 JP JP2000202394A patent/JP2002025854A/ja active Pending
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Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061114 |
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