JPH07187867A - セラミック基板 - Google Patents
セラミック基板Info
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- JPH07187867A JPH07187867A JP5347655A JP34765593A JPH07187867A JP H07187867 A JPH07187867 A JP H07187867A JP 5347655 A JP5347655 A JP 5347655A JP 34765593 A JP34765593 A JP 34765593A JP H07187867 A JPH07187867 A JP H07187867A
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Classifications
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- C04B41/009—After-treatment of mortars, concrete, artificial stone or ceramics; Treatment of natural stone characterised by the material treated
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- C04B41/45—Coating or impregnating, e.g. injection in masonry, partial coating of green or fired ceramics, organic coating compositions for adhering together two concrete elements
- C04B41/52—Multiple coating or impregnating multiple coating or impregnating with the same composition or with compositions only differing in the concentration of the constituents, is classified as single coating or impregnation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
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- H01G4/08—Inorganic dielectrics
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- C04B2111/00474—Uses not provided for elsewhere in C04B2111/00
- C04B2111/00844—Uses not provided for elsewhere in C04B2111/00 for electronic applications
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Abstract
(57)【要約】
【目的】セラミック基板上に、薄膜コンデンサを形成す
る場合に適した下部電極を有するセラミック基板を提供
すること。さらには、高い歩留りを持つコンデンサを得
るために必要な下部電極の厚みを有するセラミック基板
を得ること。 【構成】薄膜コンデンサを形成するセラミック基板上
に、メッキ処理により薄膜コンデンサ用下部電極を形成
する。更にコンデンサの歩留りを向上させるためには、
このメッキ処理により形成された薄膜コンデンサ用下部
電極の厚みＹ(μｍ)を、セラミック基板の薄膜コンデン
サ形成面に存在する空孔の最大ポア径Ｘ(μｍ)と、Ｙ≧
１．１√Ｘの関係を有するようにする。
る場合に適した下部電極を有するセラミック基板を提供
すること。さらには、高い歩留りを持つコンデンサを得
るために必要な下部電極の厚みを有するセラミック基板
を得ること。 【構成】薄膜コンデンサを形成するセラミック基板上
に、メッキ処理により薄膜コンデンサ用下部電極を形成
する。更にコンデンサの歩留りを向上させるためには、
このメッキ処理により形成された薄膜コンデンサ用下部
電極の厚みＹ(μｍ)を、セラミック基板の薄膜コンデン
サ形成面に存在する空孔の最大ポア径Ｘ(μｍ)と、Ｙ≧
１．１√Ｘの関係を有するようにする。
Description
【０００１】
【産業上の利用分野】本発明は、セラミック基板の表面
に薄膜コンデンサを形成するための下部電極を有するセ
ラミック基板に関し、特に、コンデンサの絶縁不良、短
絡不良等を防止するための下部電極構造を有するセラミ
ック基板に関する。
に薄膜コンデンサを形成するための下部電極を有するセ
ラミック基板に関し、特に、コンデンサの絶縁不良、短
絡不良等を防止するための下部電極構造を有するセラミ
ック基板に関する。
【０００２】
【従来の技術】近年の集積回路技術の発達により、高速
動作のため動作周波数の上昇は著しい。それに伴い集積
回路の誤動作防止のため、バイパスコンデンサをセラミ
ック基板に装着、あるいは形成することが行われてい
る。このコンデンサには比較的大きい静電容量を要求す
るにも拘わらず、セラミック基板自身は小型化の要求も
されていることや、コンデンサの特性の上からも、集積
回路に近いセラミック基板上にコンデンサを形成するこ
とが考えられている。
動作のため動作周波数の上昇は著しい。それに伴い集積
回路の誤動作防止のため、バイパスコンデンサをセラミ
ック基板に装着、あるいは形成することが行われてい
る。このコンデンサには比較的大きい静電容量を要求す
るにも拘わらず、セラミック基板自身は小型化の要求も
されていることや、コンデンサの特性の上からも、集積
回路に近いセラミック基板上にコンデンサを形成するこ
とが考えられている。
【０００３】この場合、限られた面積中で静電容量を大
きくするためには、誘電体層の厚みを薄くすることが必
要となり、スパッタリングやＣＶＤ、ゾル・ゲル法等の
薄膜形成技術により誘電体層を形成することが行われ
る。しかし、数μｍ以下という非常に薄い誘電体層を形
成する場合には、基板や下部電極の表面状態が重要にな
ってくる。というのも、基板の表面が荒れている場合に
は、下部電極や誘電体層を均一に積層・形成することが
出来ないため、上部電極と下部電極が接触して短絡した
り、低い電圧で絶縁破壊を起こしたりして、コンデンサ
の特性に影響する場合があるからである。この基板の表
面の荒れは、研磨等によりある程度低減できるが、十分
に平滑に研磨をするには工数がかかり高価となる上、セ
ラミック基板を使用する場合、セラミック基板中に含ま
れる空孔（ポア）により表面に凹部が出来ることは避け
られず、また研磨キズ等による凹凸が問題となる場合も
ある。
きくするためには、誘電体層の厚みを薄くすることが必
要となり、スパッタリングやＣＶＤ、ゾル・ゲル法等の
薄膜形成技術により誘電体層を形成することが行われ
る。しかし、数μｍ以下という非常に薄い誘電体層を形
成する場合には、基板や下部電極の表面状態が重要にな
ってくる。というのも、基板の表面が荒れている場合に
は、下部電極や誘電体層を均一に積層・形成することが
出来ないため、上部電極と下部電極が接触して短絡した
り、低い電圧で絶縁破壊を起こしたりして、コンデンサ
の特性に影響する場合があるからである。この基板の表
面の荒れは、研磨等によりある程度低減できるが、十分
に平滑に研磨をするには工数がかかり高価となる上、セ
ラミック基板を使用する場合、セラミック基板中に含ま
れる空孔（ポア）により表面に凹部が出来ることは避け
られず、また研磨キズ等による凹凸が問題となる場合も
ある。
【０００４】従って、薄膜コンデンサを形成する場合に
は、基板として研磨されたＳｉウェハー（特公昭６３−
４９３８５号公報参照）や、セラミック基板上にグレー
ズを施して基板表面を平坦化したものを使用していた
が、Ｓｉウェハーでは、集積回路パッケージ等への組み
込みが困難であり、またグレーズ処理されたセラミック
基板は高価である。そのほかグレーズしないセラミック
基板上に薄膜コンデンサを形成するものとして特公昭６
０−５５９７５号公報や実開平５−１３０６６号公報な
どもあるが、前者は工程が複雑であり価格が上昇するこ
とや耐熱性に乏しいこと、後者は下部電極を蒸着により
形成しているため、前記問題点は基本的に解決できない
問題があった。また、使用するセラミック基板の製造方
法等を厳密にコントロールして、ポアを含まない、ある
いはポアの数や大きさを極端に減少し、研磨に際しても
十分注意して研磨キズのないセラミック基板を用いれ
ば、凹凸の少ないセラミック基板表面が得られ、上記問
題を低減することが出来るが、このようなセラミック基
板の製造は困難で、結果として高価となるうえ、セラミ
ック基板の特性もポアの有るものとは異なるものとな
り、設計上の不都合もある。
は、基板として研磨されたＳｉウェハー（特公昭６３−
４９３８５号公報参照）や、セラミック基板上にグレー
ズを施して基板表面を平坦化したものを使用していた
が、Ｓｉウェハーでは、集積回路パッケージ等への組み
込みが困難であり、またグレーズ処理されたセラミック
基板は高価である。そのほかグレーズしないセラミック
基板上に薄膜コンデンサを形成するものとして特公昭６
０−５５９７５号公報や実開平５−１３０６６号公報な
どもあるが、前者は工程が複雑であり価格が上昇するこ
とや耐熱性に乏しいこと、後者は下部電極を蒸着により
形成しているため、前記問題点は基本的に解決できない
問題があった。また、使用するセラミック基板の製造方
法等を厳密にコントロールして、ポアを含まない、ある
いはポアの数や大きさを極端に減少し、研磨に際しても
十分注意して研磨キズのないセラミック基板を用いれ
ば、凹凸の少ないセラミック基板表面が得られ、上記問
題を低減することが出来るが、このようなセラミック基
板の製造は困難で、結果として高価となるうえ、セラミ
ック基板の特性もポアの有るものとは異なるものとな
り、設計上の不都合もある。
【０００５】
【解決しようとする課題】本発明はかかる問題点を解決
するためになされたものであって、グレーズを施さない
セラミック基板上に、薄膜コンデンサを形成する場合に
適した下部電極を有するセラミック基板を提供するこ
と、さらには、高い歩留りを持つコンデンサを得るため
に必要な下部電極の厚みを有するセラミック基板を得る
ことを目的とする。
するためになされたものであって、グレーズを施さない
セラミック基板上に、薄膜コンデンサを形成する場合に
適した下部電極を有するセラミック基板を提供するこ
と、さらには、高い歩留りを持つコンデンサを得るため
に必要な下部電極の厚みを有するセラミック基板を得る
ことを目的とする。
【０００６】
【課題を解決するための手段】しかしてその解決手段
は、セラミック基板上にメッキ処理により形成された薄
膜コンデンサ用下部電極を有することを特徴とするセラ
ミック基板である。このメッキ処理により形成された薄
膜コンデンサ用下部電極の厚みＹ(μｍ)が、前記セラミ
ック基板の表面に存在する空孔の最大ポア径Ｘ(μｍ)
と、Ｙ≧１．１√Ｘの関係を有している場合には、薄膜
コンデンサの歩留まりが十分高くなり特に好ましい。
は、セラミック基板上にメッキ処理により形成された薄
膜コンデンサ用下部電極を有することを特徴とするセラ
ミック基板である。このメッキ処理により形成された薄
膜コンデンサ用下部電極の厚みＹ(μｍ)が、前記セラミ
ック基板の表面に存在する空孔の最大ポア径Ｘ(μｍ)
と、Ｙ≧１．１√Ｘの関係を有している場合には、薄膜
コンデンサの歩留まりが十分高くなり特に好ましい。
【０００７】
【作用】本発明によるセラミック基板では、メッキ処理
の平坦化特性（レベリング特性）により、セラミック基
板表面の荒れ（凹凸）をメッキ層が覆って下部電極表面
がセラミック基板表面よりも平坦になる作用を有する。
この場合において、下部電極の厚み（メッキ厚み）Ｙ
(μｍ)が、セラミック基板表面に存在する空孔の最大ポ
ア径Ｘ(μｍ)とＹ≧１．１√Ｘの関係を有する場合に
は、十分に厚いメッキ層で下部電極を構成することによ
り、ポアによって生じる段差をある程度平坦化する作用
を有し、これにより誘電体層や上部電極を概略均一に積
層・形成できる作用を有する。
の平坦化特性（レベリング特性）により、セラミック基
板表面の荒れ（凹凸）をメッキ層が覆って下部電極表面
がセラミック基板表面よりも平坦になる作用を有する。
この場合において、下部電極の厚み（メッキ厚み）Ｙ
(μｍ)が、セラミック基板表面に存在する空孔の最大ポ
ア径Ｘ(μｍ)とＹ≧１．１√Ｘの関係を有する場合に
は、十分に厚いメッキ層で下部電極を構成することによ
り、ポアによって生じる段差をある程度平坦化する作用
を有し、これにより誘電体層や上部電極を概略均一に積
層・形成できる作用を有する。
【０００８】
−実施例１− 本発明の第１の実施例を図１から図５を参照しつつ詳細
に説明する。図１のようなセラミック基板１の表面１ａ
上に、スパッタリングによりＴｉ−Ｃｕ薄膜からなる下
部電極下地層２（0.2-0.5μｍ）を形成する（図２参
照）。この基板には、基板表面に開口しているポアＰや
研磨等の工程において生じたキズＳが存在している。そ
の後、図３のように電解メッキ処理によりＣｕメッキ層
（７μｍ）及びＮｉメッキ層（３μｍ）からなる下部電
極３を形成する。ここで、メッキ層３は、ポアＰやキズ
Ｓ等を覆って、平坦化するようにして成長する。すなわ
ち、メッキ処理による膜成長の場合は、ポアＰやキズＳ
等による凸凹の内、凹部では比較的厚く成長し、一方凸
部では比較的薄く成長するため、結果としてセラミック
基板表面の凹凸がそのまま下部電極表面の凹凸に表れる
ことはなく、比較的滑らかな表面を有することとなる。
従って、セラミック基板表面１ａに比較して下部電極表
面３ａは平坦にされる。
に説明する。図１のようなセラミック基板１の表面１ａ
上に、スパッタリングによりＴｉ−Ｃｕ薄膜からなる下
部電極下地層２（0.2-0.5μｍ）を形成する（図２参
照）。この基板には、基板表面に開口しているポアＰや
研磨等の工程において生じたキズＳが存在している。そ
の後、図３のように電解メッキ処理によりＣｕメッキ層
（７μｍ）及びＮｉメッキ層（３μｍ）からなる下部電
極３を形成する。ここで、メッキ層３は、ポアＰやキズ
Ｓ等を覆って、平坦化するようにして成長する。すなわ
ち、メッキ処理による膜成長の場合は、ポアＰやキズＳ
等による凸凹の内、凹部では比較的厚く成長し、一方凸
部では比較的薄く成長するため、結果としてセラミック
基板表面の凹凸がそのまま下部電極表面の凹凸に表れる
ことはなく、比較的滑らかな表面を有することとなる。
従って、セラミック基板表面１ａに比較して下部電極表
面３ａは平坦にされる。
【０００９】かかる下部電極３を持ったセラミック基板
１の上に、誘電体層４としてＴａ2Ｏ5を反応性スパッタ
リングにより所望の位置に厚み０．５〜１μｍ程度とし
て形成する（図４参照）。更に、図５のようにＭｏ−Ｃ
ｕ薄膜からなる上部電極下地層５（0.3-0.5μｍ）をス
パッタリングにより形成し、フォトリソグラフィ技術に
より所望のパターンを形成した後、Ｃｕメッキ層（５μ
ｍ）及びＮｉメッキ層（３μｍ）を形成して上部電極６
および引き出し電極７として、セラミック基板（サンプ
ル番号１、２）を完成した。これにより、セラミック基
板上に薄膜コンデンサＣが完成し、引き出し電極７を経
由して下部電極３と上部電極６との間で、電荷が蓄積で
きる。
１の上に、誘電体層４としてＴａ2Ｏ5を反応性スパッタ
リングにより所望の位置に厚み０．５〜１μｍ程度とし
て形成する（図４参照）。更に、図５のようにＭｏ−Ｃ
ｕ薄膜からなる上部電極下地層５（0.3-0.5μｍ）をス
パッタリングにより形成し、フォトリソグラフィ技術に
より所望のパターンを形成した後、Ｃｕメッキ層（５μ
ｍ）及びＮｉメッキ層（３μｍ）を形成して上部電極６
および引き出し電極７として、セラミック基板（サンプ
ル番号１、２）を完成した。これにより、セラミック基
板上に薄膜コンデンサＣが完成し、引き出し電極７を経
由して下部電極３と上部電極６との間で、電荷が蓄積で
きる。
【００１０】この場合、下部電極としてメッキ層３を使
用したために、セラミック基板の表面１ａにポアＰやキ
ズＳがあっても、下部電極３の表面３ａは比較的平坦と
なり、ごく薄い誘電体層４を介して上部電極６を形成し
ても、下部電極３と上部電極６とは短絡することはな
く、極端に近接して低い電圧で絶縁破壊による故障を起
こすこともない。その他、誘電体層との密着性を向上す
るために、下部電極３の表面上にモリブデン層をスパッ
タリングにより形成したセラミック基板（サンプル番号
３）も製作した。更に、本発明としては、下部電極のメ
ッキは２種以上のメッキ層とする必要はないのであるか
ら、Ｃｕメッキ層（１０μｍ厚）を１層のみ形成した試
料についても作成した（サンプル番号４）。尚、上記メ
ッキは、銅メッキについては硫酸銅系のメッキ液に光沢
材としてメルテックス社のカバークリームＰＣＭを添加
して電解メッキを行い、ニッケルメッキについては通常
の電解ワット浴によった。
用したために、セラミック基板の表面１ａにポアＰやキ
ズＳがあっても、下部電極３の表面３ａは比較的平坦と
なり、ごく薄い誘電体層４を介して上部電極６を形成し
ても、下部電極３と上部電極６とは短絡することはな
く、極端に近接して低い電圧で絶縁破壊による故障を起
こすこともない。その他、誘電体層との密着性を向上す
るために、下部電極３の表面上にモリブデン層をスパッ
タリングにより形成したセラミック基板（サンプル番号
３）も製作した。更に、本発明としては、下部電極のメ
ッキは２種以上のメッキ層とする必要はないのであるか
ら、Ｃｕメッキ層（１０μｍ厚）を１層のみ形成した試
料についても作成した（サンプル番号４）。尚、上記メ
ッキは、銅メッキについては硫酸銅系のメッキ液に光沢
材としてメルテックス社のカバークリームＰＣＭを添加
して電解メッキを行い、ニッケルメッキについては通常
の電解ワット浴によった。
【００１１】−比較例− 次に、比較例として、下部電極を蒸着やスパッタリング
で行った場合について図６から図８を参照しつつ説明す
る。セラミック基板１は図１に示す上記実施例と同様の
ものを使用する。これに、上記実施例と同様なＴｉ−Ｃ
ｕ（0.2-0.5μｍ）のスパッタリング薄膜からなる下部
電極下地層２を形成する。次に、上記実施例と異なり、
メッキ処理ではなくスパッタリングによりＣｕスパッタ
層（７μｍ）及びＮｉスパッタ層（３μｍ）からなる下
部電極１３を形成する。かかる場合、スパッタリングに
よる薄膜はメッキによる膜とは異なりレベリング特性を
有さないため、図６のようにポアＰやキズＳの部分にお
いて、セラミック基板１の表面１ａの凹凸が下部電極表
面１３ａにおいて平坦化されることはない。その後、第
１の実施例と同様に反応性スパッタリングによってＴａ
2Ｏ5からなる誘電体層１４を０．３μｍの厚さで形成し
（図７参照）、Ｍｏ−Ｃｕからなる上部電極下地層１５
の上に、上部電極１６及び引き出し電極１７を形成し、
サンプル番号５、６とした（図８参照）。
で行った場合について図６から図８を参照しつつ説明す
る。セラミック基板１は図１に示す上記実施例と同様の
ものを使用する。これに、上記実施例と同様なＴｉ−Ｃ
ｕ（0.2-0.5μｍ）のスパッタリング薄膜からなる下部
電極下地層２を形成する。次に、上記実施例と異なり、
メッキ処理ではなくスパッタリングによりＣｕスパッタ
層（７μｍ）及びＮｉスパッタ層（３μｍ）からなる下
部電極１３を形成する。かかる場合、スパッタリングに
よる薄膜はメッキによる膜とは異なりレベリング特性を
有さないため、図６のようにポアＰやキズＳの部分にお
いて、セラミック基板１の表面１ａの凹凸が下部電極表
面１３ａにおいて平坦化されることはない。その後、第
１の実施例と同様に反応性スパッタリングによってＴａ
2Ｏ5からなる誘電体層１４を０．３μｍの厚さで形成し
（図７参照）、Ｍｏ−Ｃｕからなる上部電極下地層１５
の上に、上部電極１６及び引き出し電極１７を形成し、
サンプル番号５、６とした（図８参照）。
【００１２】しかるに、このような方法で形成した薄膜
コンデンサは、図８に示すように、セラミック基板表面
のポアＰやキズＳ等の部分で短絡したり、低い電圧で絶
縁破壊したりする不具合を生ずる。従って、信頼性がな
く、製造歩留りも低いので実際の使用は困難となる。こ
れは、スパッタリング等では、セラミック基板１上にＣ
ｕスパッタ層やＮｉスパッタ層がそのまま厚み方向に成
長するのみであるため、セラミック基板１の凹凸を平坦
化することがなく、誘電体層１４を形成しても下部電極
１３が上部電極１６と接触したり、極端に近接したりす
るからである。
コンデンサは、図８に示すように、セラミック基板表面
のポアＰやキズＳ等の部分で短絡したり、低い電圧で絶
縁破壊したりする不具合を生ずる。従って、信頼性がな
く、製造歩留りも低いので実際の使用は困難となる。こ
れは、スパッタリング等では、セラミック基板１上にＣ
ｕスパッタ層やＮｉスパッタ層がそのまま厚み方向に成
長するのみであるため、セラミック基板１の凹凸を平坦
化することがなく、誘電体層１４を形成しても下部電極
１３が上部電極１６と接触したり、極端に近接したりす
るからである。
【００１３】本発明の効果を確認するため、本実施例及
び比較例によってできあがった薄膜コンデンサの絶縁抵
抗を測定して両者の比較を行った。ここで、使用したセ
ラミック基板１は、アルミナ９２％の材質であり、基板
の表面の凹凸は、Ｒａ＝０．２μｍ程度、表面に存在す
るポアＰは直径Ｘ＝１０〜２０μｍで、１００個／mm2
程度、研磨キズＳは深さ３μｍ程度のものを用いた。ま
た、セラミック基板１の寸法は、５０mm×５０mm×２．
０mm厚とし、下部電極３又は１３は、セラミック基板の
ほぼ全面の大きさである４８mm×４８mmの共通電極とし
た。一方、上部電極６又は１６は、１．２７mm×１．２
７mmの小電極を２５６ヶ（縦横各１６ケ）形成した。こ
れにより、２５６ヶの小コンデンサＣｓを形成したこと
となる。（図９参照）上部電極を細かく分けて小コンデ
ンサＣｓを形成したのは、検査により合格したコンデン
サのみを相互に結線して、所望の静電容量を有するコン
デンサを形成すれば、大面積の上部電極を持つコンデン
サを製作するよりも、歩留り良くコンデンサを形成する
ことが出来るからである。コンデンサの合否の判定は、
前述した図５及び図９における上部電極６と引き出し電
極７または１６−１７の間の絶縁抵抗を室温下で２５
Ｖ、１０秒にて測定し、１０００ＭΩ以上の絶縁抵抗を
有する場合を合格として、合格率（歩留り）で表示し
た。
び比較例によってできあがった薄膜コンデンサの絶縁抵
抗を測定して両者の比較を行った。ここで、使用したセ
ラミック基板１は、アルミナ９２％の材質であり、基板
の表面の凹凸は、Ｒａ＝０．２μｍ程度、表面に存在す
るポアＰは直径Ｘ＝１０〜２０μｍで、１００個／mm2
程度、研磨キズＳは深さ３μｍ程度のものを用いた。ま
た、セラミック基板１の寸法は、５０mm×５０mm×２．
０mm厚とし、下部電極３又は１３は、セラミック基板の
ほぼ全面の大きさである４８mm×４８mmの共通電極とし
た。一方、上部電極６又は１６は、１．２７mm×１．２
７mmの小電極を２５６ヶ（縦横各１６ケ）形成した。こ
れにより、２５６ヶの小コンデンサＣｓを形成したこと
となる。（図９参照）上部電極を細かく分けて小コンデ
ンサＣｓを形成したのは、検査により合格したコンデン
サのみを相互に結線して、所望の静電容量を有するコン
デンサを形成すれば、大面積の上部電極を持つコンデン
サを製作するよりも、歩留り良くコンデンサを形成する
ことが出来るからである。コンデンサの合否の判定は、
前述した図５及び図９における上部電極６と引き出し電
極７または１６−１７の間の絶縁抵抗を室温下で２５
Ｖ、１０秒にて測定し、１０００ＭΩ以上の絶縁抵抗を
有する場合を合格として、合格率（歩留り）で表示し
た。
【００１４】結果を表１に示す。
【表１】 表１より、本発明にかかる薄膜コンデンサ（サンプル番
号１〜４）は、合格率が高く、良好な絶縁抵抗を保持し
ていることがわかる一方、比較例（番号５、６）では上
部電極と下部電極が短絡してコンデンサとして使用でき
ないことがわかる。従って、セラミック基板にポアやキ
ズがあっても、下部電極としてメッキ層を用いれば、メ
ッキ層がセラミック基板の表面を平坦化し、薄膜コンデ
ンサを形成できることが明らかになった。逆に、レベリ
ング特性を有さないスパッタリングによる成膜は、たと
えメッキ層と同等の厚みだけ被着しても短絡不良や絶縁
不良を回避できないことは明らかである。このことは同
様にレベリング特性を有さない蒸着等においても当ては
まることである。その上、スパッタリング等の薄膜形成
技術は、一般にメッキよりも高価な設備を必要とする上
に工数が掛かり、コスト面でもメッキ層とすることは有
利である。
号１〜４）は、合格率が高く、良好な絶縁抵抗を保持し
ていることがわかる一方、比較例（番号５、６）では上
部電極と下部電極が短絡してコンデンサとして使用でき
ないことがわかる。従って、セラミック基板にポアやキ
ズがあっても、下部電極としてメッキ層を用いれば、メ
ッキ層がセラミック基板の表面を平坦化し、薄膜コンデ
ンサを形成できることが明らかになった。逆に、レベリ
ング特性を有さないスパッタリングによる成膜は、たと
えメッキ層と同等の厚みだけ被着しても短絡不良や絶縁
不良を回避できないことは明らかである。このことは同
様にレベリング特性を有さない蒸着等においても当ては
まることである。その上、スパッタリング等の薄膜形成
技術は、一般にメッキよりも高価な設備を必要とする上
に工数が掛かり、コスト面でもメッキ層とすることは有
利である。
【００１５】ここで、表面の平滑性を向上するには、下
部電極の表面を形成する部分のメッキ処理を光沢メッキ
処理とすると良い。一般に、メッキ液への添加物の相違
により、メッキ処理は、光沢のある光沢メッキ処理と光
沢のない無光沢メッキ処理に大別される。この内光沢メ
ッキ処理は無光沢メッキ処理に比べてメッキ層表面がよ
り平滑になるようにメッキ層が成長するため、さらに薄
膜コンデンサの下部電極として適しているからである。
部電極の表面を形成する部分のメッキ処理を光沢メッキ
処理とすると良い。一般に、メッキ液への添加物の相違
により、メッキ処理は、光沢のある光沢メッキ処理と光
沢のない無光沢メッキ処理に大別される。この内光沢メ
ッキ処理は無光沢メッキ処理に比べてメッキ層表面がよ
り平滑になるようにメッキ層が成長するため、さらに薄
膜コンデンサの下部電極として適しているからである。
【００１６】−実施例２− ところで、上記第１実施例においては、上述のようなポ
アやキズを有するセラミック基板を使用し、下部電極と
してメッキ層の厚みを適宜選択して形成したが、必要と
されるメッキ層の厚みとセラミック基板の表面状態と
は、何らかの関係があると予想される。特に、研磨キズ
等は、工程によりその数や程度を低減することが可能で
あり、また、第１実施例で使用した基板でも判るよう
に、研磨キズの大きさもポアの大きさに比べて小さくで
きる場合が多い。しかるに、ポアの数や大きさを低減す
ることは、基板の特性や原材料との関係において困難で
ある場合が多い。
アやキズを有するセラミック基板を使用し、下部電極と
してメッキ層の厚みを適宜選択して形成したが、必要と
されるメッキ層の厚みとセラミック基板の表面状態と
は、何らかの関係があると予想される。特に、研磨キズ
等は、工程によりその数や程度を低減することが可能で
あり、また、第１実施例で使用した基板でも判るよう
に、研磨キズの大きさもポアの大きさに比べて小さくで
きる場合が多い。しかるに、ポアの数や大きさを低減す
ることは、基板の特性や原材料との関係において困難で
ある場合が多い。
【００１７】そこで、第２実施例として、セラミック基
板の表面（コンデンサ形成面）に存在する最大ポア径と
下部電極（メッキ層）の厚みを変化して、コンデンサを
作成し、絶縁抵抗を測定して合格率を調査した。ここ
で、セラミック基板に存在するポアの大きさを変化した
サンプルを同じ材料（材質）で製作することは困難であ
るので、基板の材質を変えて、ポアの大きさを変化させ
ることとし、９２％及び９９．５％アルミナ、ガラスセ
ラミック、ＡｌＮ（窒化アルミニウム）からなるセラミ
ック基板を使用した。これらの基板における最大ポア径
は、９２％アルミナが２０μｍ、９９．５％アルミナが
５μｍ、ガラスセラミックが３μｍ、ＡｌＮが５０μｍ
であった。
板の表面（コンデンサ形成面）に存在する最大ポア径と
下部電極（メッキ層）の厚みを変化して、コンデンサを
作成し、絶縁抵抗を測定して合格率を調査した。ここ
で、セラミック基板に存在するポアの大きさを変化した
サンプルを同じ材料（材質）で製作することは困難であ
るので、基板の材質を変えて、ポアの大きさを変化させ
ることとし、９２％及び９９．５％アルミナ、ガラスセ
ラミック、ＡｌＮ（窒化アルミニウム）からなるセラミ
ック基板を使用した。これらの基板における最大ポア径
は、９２％アルミナが２０μｍ、９９．５％アルミナが
５μｍ、ガラスセラミックが３μｍ、ＡｌＮが５０μｍ
であった。
【００１８】ここで、最大ポア径とは、セラミック基板
のコンデンサを形成する表面を光学顕微鏡で観察し、任
意の約１mm×１mmの領域を１つのブロックとし、このブ
ロック内で１μｍ以上の開口（直径）を有するポアを観
察し、そのポアの開口部の直径を測定して直径の度数分
布を調べる。その時の直径の最大値であって、どのブロ
ックでも観察されるものを最大ポア径として用いた。
尚、ポアとして考慮に入れたのは、製造工程上基板に不
可避的に、かつ基板にほぼ均一に形成される空孔（ポ
ア）であり、例えばシート成型時にシート中に巻き込ん
だ泡に起因するものなど、製造上の欠陥として希に存在
し、ポアの平均的な大きさの３倍以上にも達する極めて
大きい穴は除外して最大ポア径を求めた。
のコンデンサを形成する表面を光学顕微鏡で観察し、任
意の約１mm×１mmの領域を１つのブロックとし、このブ
ロック内で１μｍ以上の開口（直径）を有するポアを観
察し、そのポアの開口部の直径を測定して直径の度数分
布を調べる。その時の直径の最大値であって、どのブロ
ックでも観察されるものを最大ポア径として用いた。
尚、ポアとして考慮に入れたのは、製造工程上基板に不
可避的に、かつ基板にほぼ均一に形成される空孔（ポ
ア）であり、例えばシート成型時にシート中に巻き込ん
だ泡に起因するものなど、製造上の欠陥として希に存在
し、ポアの平均的な大きさの３倍以上にも達する極めて
大きい穴は除外して最大ポア径を求めた。
【００１９】尚、下部電極４には第１実施例と同様な方
法により厚さを変化しつつメッキを施して、誘電体層
５、上部電極６等も、第１実施例と同様とした。また小
コンデンサの合否についても第１実施例と同様に判定し
た。結果を表２および図１０に示す。
法により厚さを変化しつつメッキを施して、誘電体層
５、上部電極６等も、第１実施例と同様とした。また小
コンデンサの合否についても第１実施例と同様に判定し
た。結果を表２および図１０に示す。
【表２】 この結果から、下部電極のメッキ厚みが僅かに変化する
ことで、小コンデンサの合格率が急激に変化する領域が
あることが判る。これは、メッキ層がポア部分（凹部）
を平坦化して、上部電極と下部電極の短絡を防止するた
めには、ある程度の厚みが必要であることを示すもので
ある。例えば、通常のセラミック基板に使用されるアル
ミナ９２％程度のセラミック基板は、最大ポア径が２０
μｍ程度であるから、メッキ厚みは約５μｍ以上必要で
あり、かつ５μｍ以上の厚みでメッキ層を形成すれば十
分高い合格率を得ることができることが判る。
ことで、小コンデンサの合格率が急激に変化する領域が
あることが判る。これは、メッキ層がポア部分（凹部）
を平坦化して、上部電極と下部電極の短絡を防止するた
めには、ある程度の厚みが必要であることを示すもので
ある。例えば、通常のセラミック基板に使用されるアル
ミナ９２％程度のセラミック基板は、最大ポア径が２０
μｍ程度であるから、メッキ厚みは約５μｍ以上必要で
あり、かつ５μｍ以上の厚みでメッキ層を形成すれば十
分高い合格率を得ることができることが判る。
【００２０】ここで、小コンデンサの合格率が９０％以
上あることをメッキ厚みの良否の判定基準とした場合、
下部電極に最低必要なメッキ厚み（以下必要メッキ厚み
という）Ｙと最大ポア径Ｘとの関係は、Ｘが３μｍのと
きＹは２．１μｍ、Ｘが５μｍのときＹは２．９μｍ、
Ｘが２０μｍのときＹは４．９μｍ、Ｘが５０μｍのと
きＹは７．７μｍというようになり、グラフに表すと図
１１のようになる。即ち、Ｙ≧１．１√Ｘであれば、小
コンデンサの合格率が９０％以上となることが判る。こ
の結果は、とりもなおさず９０％以上の合格率を得るの
に最低限必要なメッキ厚みが、基板表面に存在する最大
ポア径に関係していることを示すものである。従って、
薄膜コンデンサを形成しようとする基板表面に存在する
ポアの大きさ（直径）を調べれば、下部電極の必要メッ
キ厚みが求められることとなり、基板の材質や製法等の
違いによりポアの大きさが異なる場合でも、極めて簡単
にコンデンサ（下部電極の厚み）の設計が可能となり、
高いコンデンサ歩留りが確保できることとなる。これに
より、メッキ厚みを実験等により経験的に決定する必要
が無くなり、セラミック基板の開発・設計に期間・コス
トを削減できる。
上あることをメッキ厚みの良否の判定基準とした場合、
下部電極に最低必要なメッキ厚み（以下必要メッキ厚み
という）Ｙと最大ポア径Ｘとの関係は、Ｘが３μｍのと
きＹは２．１μｍ、Ｘが５μｍのときＹは２．９μｍ、
Ｘが２０μｍのときＹは４．９μｍ、Ｘが５０μｍのと
きＹは７．７μｍというようになり、グラフに表すと図
１１のようになる。即ち、Ｙ≧１．１√Ｘであれば、小
コンデンサの合格率が９０％以上となることが判る。こ
の結果は、とりもなおさず９０％以上の合格率を得るの
に最低限必要なメッキ厚みが、基板表面に存在する最大
ポア径に関係していることを示すものである。従って、
薄膜コンデンサを形成しようとする基板表面に存在する
ポアの大きさ（直径）を調べれば、下部電極の必要メッ
キ厚みが求められることとなり、基板の材質や製法等の
違いによりポアの大きさが異なる場合でも、極めて簡単
にコンデンサ（下部電極の厚み）の設計が可能となり、
高いコンデンサ歩留りが確保できることとなる。これに
より、メッキ厚みを実験等により経験的に決定する必要
が無くなり、セラミック基板の開発・設計に期間・コス
トを削減できる。
【００２１】一方、メッキ厚みの上限は、コンデンサの
合格率（歩留り）等ではなく、メッキ工程の作業性や工
数によって決定されるものである。一般に、メッキ厚さ
が薄いほど工数は少なく、コストは低くできる。逆にメ
ッキ厚さが厚いほど、メッキ工程の工数がかかり、工程
上も不都合である上に、コストも高くなる。従って、コ
スト等に応じた厚みの上限があることとなる。ところ
で、メッキ層が薄い場合には、電気抵抗が高くなって、
コンデンサ用電極としての特性が低下する。そこで、電
気抵抗を下げるためにポアの大きさから要求されるメッ
キ厚さよりも厚いメッキ層が必要となる場合があり、こ
の場合には、所望の電気抵抗が得られる程度の厚さが下
限となる場合もある。
合格率（歩留り）等ではなく、メッキ工程の作業性や工
数によって決定されるものである。一般に、メッキ厚さ
が薄いほど工数は少なく、コストは低くできる。逆にメ
ッキ厚さが厚いほど、メッキ工程の工数がかかり、工程
上も不都合である上に、コストも高くなる。従って、コ
スト等に応じた厚みの上限があることとなる。ところ
で、メッキ層が薄い場合には、電気抵抗が高くなって、
コンデンサ用電極としての特性が低下する。そこで、電
気抵抗を下げるためにポアの大きさから要求されるメッ
キ厚さよりも厚いメッキ層が必要となる場合があり、こ
の場合には、所望の電気抵抗が得られる程度の厚さが下
限となる場合もある。
【００２２】尚、下部電極として形成したメッキ層上に
誘電体層を積層・形成する前に、このメッキ層を研磨す
ればさらに下部電極の表面が平坦に出来るので、より薄
膜コンデンサに適する。すなわち、メッキ層はレベリン
グ特性を有しているが、メッキ液中の不純物その他の影
響で、メッキ層表面にはメッキが粒状に固まって成長す
る場合がある。従って、このように成長した部分を研磨
によって除けば、より平滑な面とすることが出来、かか
る部分から短絡等をすることが無くなる。例えば、０．
８〜１．６μｍ大きさのアルミナ砥粒を用いて、研磨
（ポリシング）する事が挙げられる。この砥粒として
は、フジミＩＮＣ製ＭＥＤＩＰＯＬがある。 更に、メ
ッキ層を必要以上に厚く成長させ、その後、所望の厚み
になるように研磨すれば、セラミック基板の表面の凹凸
に関係なく、平坦でかつ平滑な下部電極表面とすること
もでき、コンデンサの合格率を向上できる。
誘電体層を積層・形成する前に、このメッキ層を研磨す
ればさらに下部電極の表面が平坦に出来るので、より薄
膜コンデンサに適する。すなわち、メッキ層はレベリン
グ特性を有しているが、メッキ液中の不純物その他の影
響で、メッキ層表面にはメッキが粒状に固まって成長す
る場合がある。従って、このように成長した部分を研磨
によって除けば、より平滑な面とすることが出来、かか
る部分から短絡等をすることが無くなる。例えば、０．
８〜１．６μｍ大きさのアルミナ砥粒を用いて、研磨
（ポリシング）する事が挙げられる。この砥粒として
は、フジミＩＮＣ製ＭＥＤＩＰＯＬがある。 更に、メ
ッキ層を必要以上に厚く成長させ、その後、所望の厚み
になるように研磨すれば、セラミック基板の表面の凹凸
に関係なく、平坦でかつ平滑な下部電極表面とすること
もでき、コンデンサの合格率を向上できる。
【００２３】上記で説明した本発明は、上記実施例に何
等限定されるものではなく、本発明の主旨を逸脱しない
範囲で各種の変形が出来る。すなわち、セラミック基板
としては、アルミナ、ＡｌＮ、ガラスセラミックを例と
して挙げたが、ムライト、コージェライト、窒化珪素
等、その上に薄膜コンデンサを形成するセラミック基板
であれば材質を限定するものではない。また、下部電極
としてスパッタリングにより下地層を形成し、その上に
メッキ処理により下部電極を形成した例を示したが、下
地層は、スパッタリングによるものに限らず、その他の
薄膜形成技術である蒸着等で形成しても良い。また、セ
ラミック基板を活性化処理をした後に、無電解メッキ液
によりセラミック基板上に直接メッキ層を形成する無電
解メッキ処理によって、下部電極を形成しても同様な効
果を得られることは明らかである。この場合には、下地
層としてコストのかかるスパッタリング等の工程を省略
することが出来、より低コストで下部電極を形成でき
る。
等限定されるものではなく、本発明の主旨を逸脱しない
範囲で各種の変形が出来る。すなわち、セラミック基板
としては、アルミナ、ＡｌＮ、ガラスセラミックを例と
して挙げたが、ムライト、コージェライト、窒化珪素
等、その上に薄膜コンデンサを形成するセラミック基板
であれば材質を限定するものではない。また、下部電極
としてスパッタリングにより下地層を形成し、その上に
メッキ処理により下部電極を形成した例を示したが、下
地層は、スパッタリングによるものに限らず、その他の
薄膜形成技術である蒸着等で形成しても良い。また、セ
ラミック基板を活性化処理をした後に、無電解メッキ液
によりセラミック基板上に直接メッキ層を形成する無電
解メッキ処理によって、下部電極を形成しても同様な効
果を得られることは明らかである。この場合には、下地
層としてコストのかかるスパッタリング等の工程を省略
することが出来、より低コストで下部電極を形成でき
る。
【００２４】下部電極や下地層の材質についても、セラ
ミック基板や誘電体層の材質等により適宜選定すればよ
く、上記実施例に限定されない。尚、上記実施例の多く
で、Ｃｕメッキ層とＮｉメッキ層の２層としたのは、下
部電極としての抵抗を下げるためＣｕメッキ層を用い、
コンデンサの耐熱性を向上するためにＮｉメッキ層を用
いたためであり、本発明において２層とする必要がない
ことは明らかである。一方、メッキ層を１層又は２層に
限定する必要はなく、３層以上で構成しても良い。また
この場合、下部電極の表面側には光沢メッキ処理を施す
方が良い。表面が無光沢メッキ処理よりも平滑に出来る
からである。さらに、本発明において下部電極上に形成
される誘電体層や上部電極の材質は、実施例に限定され
る必要がない。誘電体層においては、薄膜の誘電体材料
であればいずれも本発明を実施することにより、コンデ
ンサの信頼性を向上できるからであり、例えばＰＺＴ、
ＳｒＴｉＯ3などペロブスカイト型セラミック系誘電体
材料を使用する場合でも適用できる。また、本発明にい
うセラミック基板には、実施例に示したような内部配線
を持たない基板の他、内部に回路配線を有するものであ
っても良いことは明らかである。
ミック基板や誘電体層の材質等により適宜選定すればよ
く、上記実施例に限定されない。尚、上記実施例の多く
で、Ｃｕメッキ層とＮｉメッキ層の２層としたのは、下
部電極としての抵抗を下げるためＣｕメッキ層を用い、
コンデンサの耐熱性を向上するためにＮｉメッキ層を用
いたためであり、本発明において２層とする必要がない
ことは明らかである。一方、メッキ層を１層又は２層に
限定する必要はなく、３層以上で構成しても良い。また
この場合、下部電極の表面側には光沢メッキ処理を施す
方が良い。表面が無光沢メッキ処理よりも平滑に出来る
からである。さらに、本発明において下部電極上に形成
される誘電体層や上部電極の材質は、実施例に限定され
る必要がない。誘電体層においては、薄膜の誘電体材料
であればいずれも本発明を実施することにより、コンデ
ンサの信頼性を向上できるからであり、例えばＰＺＴ、
ＳｒＴｉＯ3などペロブスカイト型セラミック系誘電体
材料を使用する場合でも適用できる。また、本発明にい
うセラミック基板には、実施例に示したような内部配線
を持たない基板の他、内部に回路配線を有するものであ
っても良いことは明らかである。
【００２５】
【効果】上記で説明したように、本発明によりセラミッ
ク基板上に下部電極をメッキ処理によって形成すれば、
その上に誘電体層や上部電極を形成して薄膜コンデンサ
を構成した場合に、歩留りの高い、信頼性のあるコンデ
ンサとすることが出来る。更に、セラミック基板に存在
するポアの大きさから、最低限必要な下部電極のメッキ
厚さを算出することにより、極めて容易に、高い歩留ま
りを有するコンデンサを得られるセラミック基板が提供
できる。従って、かかる下部電極を有するセラミック基
板上には、薄膜コンデンサを安価に形成することが出来
る効果を有する。
ク基板上に下部電極をメッキ処理によって形成すれば、
その上に誘電体層や上部電極を形成して薄膜コンデンサ
を構成した場合に、歩留りの高い、信頼性のあるコンデ
ンサとすることが出来る。更に、セラミック基板に存在
するポアの大きさから、最低限必要な下部電極のメッキ
厚さを算出することにより、極めて容易に、高い歩留ま
りを有するコンデンサを得られるセラミック基板が提供
できる。従って、かかる下部電極を有するセラミック基
板上には、薄膜コンデンサを安価に形成することが出来
る効果を有する。
【図１】セラミック基板の表面状態を示す断面図であ
る。
る。
【図２】図１のセラミック基板に下地層を形成した状態
を示す断面図である。
を示す断面図である。
【図３】図２のセラミック基板にメッキ処理により下部
電極を形成した状態を示す断面図である。
電極を形成した状態を示す断面図である。
【図４】図３のセラミック基板に誘電体層を形成した状
態を示す断面図である。
態を示す断面図である。
【図５】図４のセラミック基板に上部電極等を形成した
状態を示す断面図である。
状態を示す断面図である。
【図６】図２のセラミック基板にスパッタリングにより
下部電極を形成した状態を示す断面図である。
下部電極を形成した状態を示す断面図である。
【図７】図６のセラミック基板に誘電体層を形成した状
態を示す断面図である。
態を示す断面図である。
【図８】図７のセラミック基板に上部電極等を形成した
状態を示す断面図である。
状態を示す断面図である。
【図９】薄膜コンデンサを形成したセラミック基板の斜
視図である。
視図である。
【図１０】第２実施例における下部電極のメッキ厚みと
小コンデンサの合格率との関係を示すグラフである。
小コンデンサの合格率との関係を示すグラフである。
【図１１】第２実施例における下部電極の総メッキ厚み
と合格率の関係をセラミック基板の材質（最大ポア径）
を変えた場合について示すグラフである。
と合格率の関係をセラミック基板の材質（最大ポア径）
を変えた場合について示すグラフである。
１、 セラミック基板、 ３、１３ 下部電極 ４、１４ 誘電体層 ６、１６ 上部電極 ７、１７ 引き出し電極 Ｐ、 ポア（空孔） Ｓ、 キズ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｇ 4/12 ４２４ // Ｈ０１Ｇ 4/012
Claims (2)
- 【請求項１】セラミック基板上にメッキ処理により形成
された薄膜コンデンサ用下部電極を有することを特徴と
するセラミック基板。 - 【請求項２】前記メッキ処理により形成された薄膜コン
デンサ用下部電極の厚みＹ(μｍ)が、前記セラミック基
板の薄膜コンデンサ形成面に存在する空孔の最大ポア径
Ｘ(μｍ)と、Ｙ≧１．１√Ｘの関係を有していることを
特徴とする請求項１に記載のセラミック基板。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34765593A JP3451404B2 (ja) | 1993-12-24 | 1993-12-24 | セラミック基板 |
| US08/361,668 US5563764A (en) | 1993-12-24 | 1994-12-22 | Ceramic substrate having lower electrode for forming thin-film condenser |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34765593A JP3451404B2 (ja) | 1993-12-24 | 1993-12-24 | セラミック基板 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003025481A Division JP2003297664A (ja) | 2003-02-03 | 2003-02-03 | セラミック基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07187867A true JPH07187867A (ja) | 1995-07-25 |
| JP3451404B2 JP3451404B2 (ja) | 2003-09-29 |
Family
ID=18391692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34765593A Ceased JP3451404B2 (ja) | 1993-12-24 | 1993-12-24 | セラミック基板 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5563764A (ja) |
| JP (1) | JP3451404B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002025854A (ja) * | 2000-07-04 | 2002-01-25 | Alps Electric Co Ltd | 薄膜キャパシタ素子 |
| JP2006054320A (ja) * | 2004-08-11 | 2006-02-23 | Nikko Metal Manufacturing Co Ltd | プリント配線基板用金属材料 |
| JP2014232800A (ja) * | 2013-05-29 | 2014-12-11 | 日本特殊陶業株式会社 | サーミスタ素子 |
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| US6891263B2 (en) * | 2000-02-07 | 2005-05-10 | Ibiden Co., Ltd. | Ceramic substrate for a semiconductor production/inspection device |
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| US11765824B2 (en) * | 2020-07-21 | 2023-09-19 | Panasonic Intellectual Property Management Co., Ltd. | Laminated ceramic sintered body board for electronic device, electronic device, chip resistor, and method for manufacturing chip resistor |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5253257A (en) * | 1975-10-27 | 1977-04-28 | Nippon Electric Co | Thin film capacitor |
| GB8321410D0 (en) * | 1983-08-09 | 1983-09-07 | Way D R | Golf practicising devices |
| JPH0724942B2 (ja) * | 1986-08-18 | 1995-03-22 | トヨタ自動車株式会社 | 超音波溶接方法 |
| JP3163503B2 (ja) * | 1991-07-01 | 2001-05-08 | 日本電池株式会社 | 鉛蓄電池 |
-
1993
- 1993-12-24 JP JP34765593A patent/JP3451404B2/ja not_active Ceased
-
1994
- 1994-12-22 US US08/361,668 patent/US5563764A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002025854A (ja) * | 2000-07-04 | 2002-01-25 | Alps Electric Co Ltd | 薄膜キャパシタ素子 |
| JP2006054320A (ja) * | 2004-08-11 | 2006-02-23 | Nikko Metal Manufacturing Co Ltd | プリント配線基板用金属材料 |
| JP2014232800A (ja) * | 2013-05-29 | 2014-12-11 | 日本特殊陶業株式会社 | サーミスタ素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5563764A (en) | 1996-10-08 |
| JP3451404B2 (ja) | 2003-09-29 |
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|---|---|---|---|
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