JP2001267512A - スパイラルインダクタ - Google Patents
スパイラルインダクタInfo
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Abstract
(57)【要約】
【課題】 デジタル無線通信装置に使用するシリコンプ
ロセスを適用した集積回路内に形成されるスパイラルイ
ンダクタの構造において、表皮効果に起因する導体損失
を低減し、回路の小型化を実現するスパイラルインダク
タを提供することを目的とする。 【解決手段】 シリコン半導体基板１０１上に形成され
る３層配線構造において、３層配線１０７と２層配線１
０６、あるいは２層配線１０６と１層配線１０５を用い
て、同一形状のスパイラルパターンを形成し、スルーホ
ール１０８を用いて、２つのスパイラルパターンの両端
を並列接続することにより、等価的に導体厚が向上す
る。
ロセスを適用した集積回路内に形成されるスパイラルイ
ンダクタの構造において、表皮効果に起因する導体損失
を低減し、回路の小型化を実現するスパイラルインダク
タを提供することを目的とする。 【解決手段】 シリコン半導体基板１０１上に形成され
る３層配線構造において、３層配線１０７と２層配線１
０６、あるいは２層配線１０６と１層配線１０５を用い
て、同一形状のスパイラルパターンを形成し、スルーホ
ール１０８を用いて、２つのスパイラルパターンの両端
を並列接続することにより、等価的に導体厚が向上す
る。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、デジタル無線通信
装置に使用するシリコンプロセスを適用した集積回路内
に形成し、集積回路の小型、高性能化を実現するスパイ
ラルインダクタの構造に関するものである。
装置に使用するシリコンプロセスを適用した集積回路内
に形成し、集積回路の小型、高性能化を実現するスパイ
ラルインダクタの構造に関するものである。
【０００２】
【従来の技術】デジタル無線通信装置を構成する部品に
おいては、部品点数が増えると、各部品間を結ぶ配線が
複雑になるという問題や、価格の上昇を招くといった問
題が生じるため、能動素子だけでなく、受動素子、特に
インダクタを集積化することが要求される。
おいては、部品点数が増えると、各部品間を結ぶ配線が
複雑になるという問題や、価格の上昇を招くといった問
題が生じるため、能動素子だけでなく、受動素子、特に
インダクタを集積化することが要求される。
【０００３】以下、従来のスパイラルインダクタについ
て説明する。図７は、従来のスパイラルインダクタの斜
視図である。
て説明する。図７は、従来のスパイラルインダクタの斜
視図である。
【０００４】図７において、１はシリコン半導体基板、
２,３,４は誘電体により構成される第１,第２,第３層間
膜、５は導体により構成される２層配線、６は導体によ
り構成され、スパイラルパターン構成をとる３層配線、
７は２層配線５の一端と、３層配線の一端とを接続する
スルーホール、８,９は入出力端子、１０は２層配線
５、３層配線６、スルーホール７より構成されるスパイ
ラルインダクタである。
２,３,４は誘電体により構成される第１,第２,第３層間
膜、５は導体により構成される２層配線、６は導体によ
り構成され、スパイラルパターン構成をとる３層配線、
７は２層配線５の一端と、３層配線の一端とを接続する
スルーホール、８,９は入出力端子、１０は２層配線
５、３層配線６、スルーホール７より構成されるスパイ
ラルインダクタである。
【０００５】以上のように構成されたスパイラルインダ
クタについて、以下その動作について説明する。
クタについて、以下その動作について説明する。
【０００６】マイクロストリップ線路により構成される
伝送線路は、線路長に比例するインダクタタンス値を有
する。
伝送線路は、線路長に比例するインダクタタンス値を有
する。
【０００７】また、マイクロストリップ線路上の高周波
電流は、その厚さ方向に一様な電流密度で流れるわけで
はなく、導体の材質、周波数に応じ、導体表面から固有
の深さの範囲に集中して流れる。そのため、高周波にお
ける導体の抵抗値は、直流抵抗よりも大きくなり、ジュ
ール損、すなわち導体損失が増大する。自然対数の底を
eとして、電流密度が導体表面の1/eに低下する厚みを表
皮深さδといい、導体の厚さをδの２倍から３倍程度確
保できれば、高周波における導体損失を、直流抵抗によ
る損失と同等のものにできる。
電流は、その厚さ方向に一様な電流密度で流れるわけで
はなく、導体の材質、周波数に応じ、導体表面から固有
の深さの範囲に集中して流れる。そのため、高周波にお
ける導体の抵抗値は、直流抵抗よりも大きくなり、ジュ
ール損、すなわち導体損失が増大する。自然対数の底を
eとして、電流密度が導体表面の1/eに低下する厚みを表
皮深さδといい、導体の厚さをδの２倍から３倍程度確
保できれば、高周波における導体損失を、直流抵抗によ
る損失と同等のものにできる。
【０００８】シリコン半導体基板１の面積は、価格の面
から制約を受けるため、大きなインダクタンス値を実現
するのに、伝送線路を直線構造で構成し、長い伝送線路
長を確保することはできない。
から制約を受けるため、大きなインダクタンス値を実現
するのに、伝送線路を直線構造で構成し、長い伝送線路
長を確保することはできない。
【０００９】このため、従来のスパイラルインダクタで
は、３層配線６をスパイラルパターン構成とすること
で、伝送線路長を効率的に確保し、所望のインダクタン
ス値を実現していた。
は、３層配線６をスパイラルパターン構成とすること
で、伝送線路長を効率的に確保し、所望のインダクタン
ス値を実現していた。
【００１０】
【発明が解決しようとする課題】しかしながら前記従来
のスパイラルインダクタの構成では、１配線層のみを使
用するため、表皮深さδ以上の導体厚を確保することは
難しく、高周波における導体損失が多いという欠点を有
していた。
のスパイラルインダクタの構成では、１配線層のみを使
用するため、表皮深さδ以上の導体厚を確保することは
難しく、高周波における導体損失が多いという欠点を有
していた。
【００１１】本発明は、前記従来技術の課題を解決する
もので、シリコン半導体基板上に形成される３層配線の
第３層と第２層、あるいは第２層と第１層に同一形状の
スパイラルパターンを形成するとともに、２つのスパイ
ラルパターンの両端をスルーホールを介して並列接続す
ることにより、表皮効果に起因する導体損失を低減し、
回路の小型化を実現するスパイラルインダクタを提供す
ることを目的とする。
もので、シリコン半導体基板上に形成される３層配線の
第３層と第２層、あるいは第２層と第１層に同一形状の
スパイラルパターンを形成するとともに、２つのスパイ
ラルパターンの両端をスルーホールを介して並列接続す
ることにより、表皮効果に起因する導体損失を低減し、
回路の小型化を実現するスパイラルインダクタを提供す
ることを目的とする。
【００１２】
【課題を解決するための手段】この目的を達成するため
本発明は、シリコン半導体基板上に形成される３層配線
の第３層と第２層、あるいは第２層と第１層に同一形状
のスパイラルパターンを形成するとともに、２つのスパ
イラルパターンの両端をスルーホールを介して並列接続
することを特徴とするものである。
本発明は、シリコン半導体基板上に形成される３層配線
の第３層と第２層、あるいは第２層と第１層に同一形状
のスパイラルパターンを形成するとともに、２つのスパ
イラルパターンの両端をスルーホールを介して並列接続
することを特徴とするものである。
【００１３】これにより、表皮効果に起因する導体損失
を低減し、回路の小型化を実現するスパイラルインダク
タが得られる。
を低減し、回路の小型化を実現するスパイラルインダク
タが得られる。
【００１４】
【発明の実施の形態】本発明の請求項１に記載の発明
は、シリコン半導体基板上に形成される３層配線の第３
層と第２層、あるいは第２層と第１層に同一形状のスパ
イラルパターンを形成するとともに、２つのスパイラル
パターンの両端をスルーホールを介して並列接続するこ
とを特徴とするスパイラルインダクタであり、等価的に
導体厚を厚くし、導体損失を低減できるという作用を有
する。
は、シリコン半導体基板上に形成される３層配線の第３
層と第２層、あるいは第２層と第１層に同一形状のスパ
イラルパターンを形成するとともに、２つのスパイラル
パターンの両端をスルーホールを介して並列接続するこ
とを特徴とするスパイラルインダクタであり、等価的に
導体厚を厚くし、導体損失を低減できるという作用を有
する。
【００１５】請求項２に記載の発明は、シリコン半導体
基板上に形成される３層配線の第２層と第１層に同一形
状の第１のスパイラルパターンを形成し、第１のスパイ
ラルパターンの両端をスルーホールを介して並列接続す
るとともに、第３層に第１のスパイラルパターンと高周
波電流が同一方向に流れる形状で第２のスパイラルパタ
ーンを形成し、第１のスパイラルパターンと第２のスパ
イラルパターンを直列に接続することを特徴とするスパ
イラルインダクタであり、シリコン半導体基板上の占有
部分を請求項１に記載の発明よりもさらに小型化でき、
かつ高インダクタンス値を実現できるという作用を有す
る。
基板上に形成される３層配線の第２層と第１層に同一形
状の第１のスパイラルパターンを形成し、第１のスパイ
ラルパターンの両端をスルーホールを介して並列接続す
るとともに、第３層に第１のスパイラルパターンと高周
波電流が同一方向に流れる形状で第２のスパイラルパタ
ーンを形成し、第１のスパイラルパターンと第２のスパ
イラルパターンを直列に接続することを特徴とするスパ
イラルインダクタであり、シリコン半導体基板上の占有
部分を請求項１に記載の発明よりもさらに小型化でき、
かつ高インダクタンス値を実現できるという作用を有す
る。
【００１６】請求項３に記載の発明は、第３層に形成さ
れるパターン導体の導体厚を第２層および第１層に形成
されるパターン導体の導体厚よりも厚くしたことを特徴
とする請求項１、２記載の構造のスパイラルインダクタ
であり、請求項１、２に記載の発明よりもさらに導体損
失を低減できるという作用を有する。
れるパターン導体の導体厚を第２層および第１層に形成
されるパターン導体の導体厚よりも厚くしたことを特徴
とする請求項１、２記載の構造のスパイラルインダクタ
であり、請求項１、２に記載の発明よりもさらに導体損
失を低減できるという作用を有する。
【００１７】請求項４に記載の発明は、第１〜３層に形
成されるパターン導体に銅配線材料を用いることを特徴
とする請求項３記載の構造のスパイラルインダクタであ
り、請求項３に記載の発明よりもさらに導体損失を低減
できるという作用を有する。
成されるパターン導体に銅配線材料を用いることを特徴
とする請求項３記載の構造のスパイラルインダクタであ
り、請求項３に記載の発明よりもさらに導体損失を低減
できるという作用を有する。
【００１８】請求項５に記載の発明は、増幅器から出力
電力を取り出す負荷インダクタとして、請求項１あるい
は２記載の構造のスパイラルインダクタを用いたことを
特徴とする増幅器であり、増幅器の利得低下を抑圧しつ
つ、無線通信回路の小型化を実現できるという作用を有
する。
電力を取り出す負荷インダクタとして、請求項１あるい
は２記載の構造のスパイラルインダクタを用いたことを
特徴とする増幅器であり、増幅器の利得低下を抑圧しつ
つ、無線通信回路の小型化を実現できるという作用を有
する。
【００１９】請求項６に記載の発明は、増幅器の出力整
合用インダクタとして、請求項１あるいは２記載の構造
のスパイラルインダクタを用いたことを特徴とする増幅
器であり、無線通信回路を請求項５に記載の発明よりも
さらに小型化できるという作用を有する。
合用インダクタとして、請求項１あるいは２記載の構造
のスパイラルインダクタを用いたことを特徴とする増幅
器であり、無線通信回路を請求項５に記載の発明よりも
さらに小型化できるという作用を有する。
【００２０】請求項７に記載の発明は、エミッタ接地ト
ランジスタのコレクタ端子と、エミッタ接地トランジス
タにカスケード接続するベース接地トランジスタのエミ
ッタ端子との接続中点に、容量とインダクタにより構成
される直列共振器を対接地間に接続し不要周波数の増幅
を抑圧した増幅器において、インダクタとして請求項１
あるいは２記載の構造のスパイラルインダクタを用いた
ことを特徴とする増幅器であり、無線通信回路の小型化
を実現できるという作用を有する。
ランジスタのコレクタ端子と、エミッタ接地トランジス
タにカスケード接続するベース接地トランジスタのエミ
ッタ端子との接続中点に、容量とインダクタにより構成
される直列共振器を対接地間に接続し不要周波数の増幅
を抑圧した増幅器において、インダクタとして請求項１
あるいは２記載の構造のスパイラルインダクタを用いた
ことを特徴とする増幅器であり、無線通信回路の小型化
を実現できるという作用を有する。
【００２１】請求項８に記載の発明は、増幅器から出力
電力を取り出す負荷インダクタとして、請求項１あるい
は２記載の構造のスパイラルインダクタを用いたことを
特徴とする請求項７記載の増幅器であり、無線通信回路
を請求項７に記載の発明よりもさらに小型化できるとい
う作用を有する。
電力を取り出す負荷インダクタとして、請求項１あるい
は２記載の構造のスパイラルインダクタを用いたことを
特徴とする請求項７記載の増幅器であり、無線通信回路
を請求項７に記載の発明よりもさらに小型化できるとい
う作用を有する。
【００２２】請求項９に記載の発明は、増幅器の出力整
合用インダクタとして、請求項１あるいは２記載の構造
のスパイラルインダクタを用いたことを特徴とする請求
項７記載の増幅器であり、無線通信回路を請求項８に記
載の発明よりもさらに小型化できるという作用を有す
る。
合用インダクタとして、請求項１あるいは２記載の構造
のスパイラルインダクタを用いたことを特徴とする請求
項７記載の増幅器であり、無線通信回路を請求項８に記
載の発明よりもさらに小型化できるという作用を有す
る。
【００２３】以下、本発明の実施の形態について、図１
から図６を用いて説明する。
から図６を用いて説明する。
【００２４】(実施の形態１)図１は本発明の実施の形態
１におけるスパイラルインダクタの斜視図である。
１におけるスパイラルインダクタの斜視図である。
【００２５】図１において、１０１はトランジスタを形
成するシリコン半導体基板、１０２,１０３,１０４は誘
電体により構成される第１,第２,第３層間膜、１０５は
導体により構成される１層配線、１０６,１０７は導体
により構成され、同一形状のスパイラルパターン構成を
とる２,３層配線、１０８は３層配線１０７及び２層配
線１０６の両端を接続するスルーホール、１０９は２層
配線１０６の一端と、１層配線１０５の一端とを接続す
るスルーホール、１１０,１１１は入出力端子、１１２
はシリコン半導体基板１０１、第１,第２,第３層間膜１
０２,１０３,１０４、１,２,３層配線１０５,１０６,１
０７、スルーホール１０８,１０９より構成されるスパ
イラルインダクタである。
成するシリコン半導体基板、１０２,１０３,１０４は誘
電体により構成される第１,第２,第３層間膜、１０５は
導体により構成される１層配線、１０６,１０７は導体
により構成され、同一形状のスパイラルパターン構成を
とる２,３層配線、１０８は３層配線１０７及び２層配
線１０６の両端を接続するスルーホール、１０９は２層
配線１０６の一端と、１層配線１０５の一端とを接続す
るスルーホール、１１０,１１１は入出力端子、１１２
はシリコン半導体基板１０１、第１,第２,第３層間膜１
０２,１０３,１０４、１,２,３層配線１０５,１０６,１
０７、スルーホール１０８,１０９より構成されるスパ
イラルインダクタである。
【００２６】以上のように構成されたスパイラルインダ
クタについて、以下、その動作を述べる。３層配線１０
７、２層配線１０６の両端を接続することで、等価的に
導体厚が向上するため、配線の高周波抵抗を低減でき
る。これにより、スパイラルインダクタの無負荷Qを高
めることができる。
クタについて、以下、その動作を述べる。３層配線１０
７、２層配線１０６の両端を接続することで、等価的に
導体厚が向上するため、配線の高周波抵抗を低減でき
る。これにより、スパイラルインダクタの無負荷Qを高
めることができる。
【００２７】３層配線１０７の導体厚自体を厚くするこ
と、あるいは、１〜３層配線１０５〜１０７に直流抵抗
の小さい銅配線材料を用いることで、配線の高周波抵抗
をさらに低減でき、スパイラルインダクタの無負荷Qを
さらに高めることができる。
と、あるいは、１〜３層配線１０５〜１０７に直流抵抗
の小さい銅配線材料を用いることで、配線の高周波抵抗
をさらに低減でき、スパイラルインダクタの無負荷Qを
さらに高めることができる。
【００２８】なお、図１ではスパイラルパターンを矩形
としているが、さらに多角形にしても良いし、円形にし
ても良いこと、またスパイラルパターンの巻き数を増や
しても良いことは言うまでもない。
としているが、さらに多角形にしても良いし、円形にし
ても良いこと、またスパイラルパターンの巻き数を増や
しても良いことは言うまでもない。
【００２９】(実施の形態２)図２は本発明の実施の形態
２におけるスパイラルインダクタの斜視図である。図２
において、２０１はトランジスタを形成するシリコン半
導体基板、２０２,２０３,２０４は誘電体により構成さ
れる第１,第２,第３層間膜、２０５,２０６は導体によ
り構成され、同一形状のスパイラルパターン構成をとる
１,２層配線、２０７は導体により構成され、半導体基
板上方から透視して２層配線２０６及び１層配線２０５
と同一方向の高周波電流が流れるようなスパイラルパタ
ーン形状をとる３層配線、２０８は２層配線２０６及び
１層配線２０５の両端を接続するスルーホール、２０９
は３層配線２０７の一端と２層配線２０６の一端とを接
続するスルーホール、２１０,２１１は入出力端子、２
１２はシリコン半導体基板２０１、第１,第２,第３層間
膜２０２,２０３,２０４、１,２,３層配線２０５,２０
６,２０７、スルーホール２０８,２０９より構成される
スパイラルインダクタである。
２におけるスパイラルインダクタの斜視図である。図２
において、２０１はトランジスタを形成するシリコン半
導体基板、２０２,２０３,２０４は誘電体により構成さ
れる第１,第２,第３層間膜、２０５,２０６は導体によ
り構成され、同一形状のスパイラルパターン構成をとる
１,２層配線、２０７は導体により構成され、半導体基
板上方から透視して２層配線２０６及び１層配線２０５
と同一方向の高周波電流が流れるようなスパイラルパタ
ーン形状をとる３層配線、２０８は２層配線２０６及び
１層配線２０５の両端を接続するスルーホール、２０９
は３層配線２０７の一端と２層配線２０６の一端とを接
続するスルーホール、２１０,２１１は入出力端子、２
１２はシリコン半導体基板２０１、第１,第２,第３層間
膜２０２,２０３,２０４、１,２,３層配線２０５,２０
６,２０７、スルーホール２０８,２０９より構成される
スパイラルインダクタである。
【００３０】以上のように構成されたスパイラルインダ
クタについて、以下、その動作を述べる。スパイラルパ
ターン構造をとる、３層配線２０７と、２層配線２０６
及び１層配線２０５とを、高周波電流が同一方向に流れ
るように接続することで、３層配線２０７と２層配線２
０６及び１層配線２０５とより生成される磁界が強め合
うため、短い線路長で大きなインダクタンス値を実現で
きる。
クタについて、以下、その動作を述べる。スパイラルパ
ターン構造をとる、３層配線２０７と、２層配線２０６
及び１層配線２０５とを、高周波電流が同一方向に流れ
るように接続することで、３層配線２０７と２層配線２
０６及び１層配線２０５とより生成される磁界が強め合
うため、短い線路長で大きなインダクタンス値を実現で
きる。
【００３１】言い換えれば、任意のインダクタンス値を
得るのに、半導体基板２０１に対するスパイラルインダ
クタの占有面積を削減できる。また、３層配線２０７
は、２層配線２０６,１層配線２０５より導体厚を確保
できるため、無負荷Qの劣化は少ない。
得るのに、半導体基板２０１に対するスパイラルインダ
クタの占有面積を削減できる。また、３層配線２０７
は、２層配線２０６,１層配線２０５より導体厚を確保
できるため、無負荷Qの劣化は少ない。
【００３２】その他の動作、作用は実施の形態１と同様
であり、説明を省略する。なお、図２ではスパイラルパ
ターンを矩形としているが、さらに多角形にしても良い
し、円形にしても良いこと、またスパイラルパターンの
巻き数を増やしても良いことは言うまでもない。
であり、説明を省略する。なお、図２ではスパイラルパ
ターンを矩形としているが、さらに多角形にしても良い
し、円形にしても良いこと、またスパイラルパターンの
巻き数を増やしても良いことは言うまでもない。
【００３３】(実施の形態３)図１，２は本発明の実施の
形態３におけるスパイラルインダクタの斜視図、図３は
本発明の実施の形態３における増幅器のブロック図であ
る。図１は実施の形態１において、図２は実施の形態２
において説明したものとそれぞれ同一であり、説明を省
略する。
形態３におけるスパイラルインダクタの斜視図、図３は
本発明の実施の形態３における増幅器のブロック図であ
る。図１は実施の形態１において、図２は実施の形態２
において説明したものとそれぞれ同一であり、説明を省
略する。
【００３４】図３において、３０１は増幅器、３０２は
増幅器３０１にバイアスを供給し、出力電力を取り出す
ための負荷インダクタ、３０３は入力整合回路、３０４
は出力整合回路、３０５は信号入力端子、３０６は信号
出力端子、３０７、３０８は増幅器３０１にバイアスを
供給する電源端子、３０９は増幅器３０１、負荷インダ
クタ３０２を内蔵する集積回路である。
増幅器３０１にバイアスを供給し、出力電力を取り出す
ための負荷インダクタ、３０３は入力整合回路、３０４
は出力整合回路、３０５は信号入力端子、３０６は信号
出力端子、３０７、３０８は増幅器３０１にバイアスを
供給する電源端子、３０９は増幅器３０１、負荷インダ
クタ３０２を内蔵する集積回路である。
【００３５】以上のように構成された増幅器について、
以下、その動作を述べる。電源端子３０７，３０８より
増幅器３０１にバイアスを供給し、信号入力端子３０５
から入力した高周波電圧信号を、増幅器３０１におい
て、電圧−電流変換するとともに、電流振幅を増幅す
る。負荷インダクタ３０２において、再度、電流−電圧
変換を行い、信号出力端子３０６から高周波電圧信号を
出力する。
以下、その動作を述べる。電源端子３０７，３０８より
増幅器３０１にバイアスを供給し、信号入力端子３０５
から入力した高周波電圧信号を、増幅器３０１におい
て、電圧−電流変換するとともに、電流振幅を増幅す
る。負荷インダクタ３０２において、再度、電流−電圧
変換を行い、信号出力端子３０６から高周波電圧信号を
出力する。
【００３６】この電流−電圧変換を行う負荷インダクタ
３０２は、使用周波数帯域での抵抗成分が大きいと、増
幅器３０１からの出力電圧振幅の減衰を引き起こす。
３０２は、使用周波数帯域での抵抗成分が大きいと、増
幅器３０１からの出力電圧振幅の減衰を引き起こす。
【００３７】このため、負荷インダクタ３０２として、
低損失なスパイラルインダクタ１１２、あるいは２１２
を用い、集積回路３０９に内蔵することで、増幅器３０
１の利得低下を抑圧しつつ、無線通信回路の小型化を実
現することができる。
低損失なスパイラルインダクタ１１２、あるいは２１２
を用い、集積回路３０９に内蔵することで、増幅器３０
１の利得低下を抑圧しつつ、無線通信回路の小型化を実
現することができる。
【００３８】その他の動作、作用は実施の形態１あるい
は実施の形態２と同様であり、説明を省略する。
は実施の形態２と同様であり、説明を省略する。
【００３９】(実施の形態４)図１，２は本発明の実施の
形態４におけるスパイラルインダクタの斜視図、図４は
本発明の実施の形態４における増幅器のブロック図であ
る。図１は実施の形態１において、図２は実施の形態２
において説明したものとそれぞれ同一であり、説明を省
略する。
形態４におけるスパイラルインダクタの斜視図、図４は
本発明の実施の形態４における増幅器のブロック図であ
る。図１は実施の形態１において、図２は実施の形態２
において説明したものとそれぞれ同一であり、説明を省
略する。
【００４０】図４において、図３と同じ番号を付したも
のは、図３と同じ働きをするものである。４０１は負荷
インダクタを含み、負荷インダクタも整合回路の一部と
して利用する出力整合回路、４０２は増幅器３０１、出
力整合回路４０１を内蔵する集積回路である。
のは、図３と同じ働きをするものである。４０１は負荷
インダクタを含み、負荷インダクタも整合回路の一部と
して利用する出力整合回路、４０２は増幅器３０１、出
力整合回路４０１を内蔵する集積回路である。
【００４１】出力整合回路４０１に使用される素子の損
失が大きいと、信号入力端子３０５に入力され、増幅器
３０１において増幅された信号が減衰してしまう。この
ため、出力整合回路４０１に用いるインダクタとして、
低損失なスパイラルインダクタ１１２、あるいは２１２
を用い、集積回路４０２に内蔵することで、増幅器３０
１の利得低下を抑圧しつつ、無線通信回路を実施の形態
３よりもさらに小型化することができる。その他の動
作、作用は実施の形態３と同様であり、説明を省略す
る。
失が大きいと、信号入力端子３０５に入力され、増幅器
３０１において増幅された信号が減衰してしまう。この
ため、出力整合回路４０１に用いるインダクタとして、
低損失なスパイラルインダクタ１１２、あるいは２１２
を用い、集積回路４０２に内蔵することで、増幅器３０
１の利得低下を抑圧しつつ、無線通信回路を実施の形態
３よりもさらに小型化することができる。その他の動
作、作用は実施の形態３と同様であり、説明を省略す
る。
【００４２】(実施の形態５)図１，２は本発明の実施の
形態５におけるスパイラルインダクタの斜視図、図５は
本発明の実施の形態５における増幅器の回路図、図６は
本発明の実施の形態５における直列共振器の通過特性図
である。
形態５におけるスパイラルインダクタの斜視図、図５は
本発明の実施の形態５における増幅器の回路図、図６は
本発明の実施の形態５における直列共振器の通過特性図
である。
【００４３】図１は実施の形態１において、図２は実施
の形態２において説明したものとそれぞれ同一であり、
説明を省略する。図５において、５０１,５０２はトラ
ンジスタ、５０３はトランジスタ５０２のベース端子の
接地容量、５０４はトランジスタ５０１,５０２、接地
容量５０３により構成される増幅器、５０５は増幅器５
０４にバイアスを供給し、出力電力を取り出すための負
荷インダクタ、５０６、５０７はトランジスタ５０１,
５０２にベースバイアスを供給する抵抗、５０８は信号
入力端子、５０９は信号出力端子、５１０−５１２は電
源端子、５１３はインダクタ、５１４は容量、５１５は
インダクタ５１３、容量５１４により構成される直列共
振器、５１６は増幅器５０４、直列共振器５１５を内蔵
する集積回路、５１７は入力整合回路、５１８は出力整
合回路である。
の形態２において説明したものとそれぞれ同一であり、
説明を省略する。図５において、５０１,５０２はトラ
ンジスタ、５０３はトランジスタ５０２のベース端子の
接地容量、５０４はトランジスタ５０１,５０２、接地
容量５０３により構成される増幅器、５０５は増幅器５
０４にバイアスを供給し、出力電力を取り出すための負
荷インダクタ、５０６、５０７はトランジスタ５０１,
５０２にベースバイアスを供給する抵抗、５０８は信号
入力端子、５０９は信号出力端子、５１０−５１２は電
源端子、５１３はインダクタ、５１４は容量、５１５は
インダクタ５１３、容量５１４により構成される直列共
振器、５１６は増幅器５０４、直列共振器５１５を内蔵
する集積回路、５１７は入力整合回路、５１８は出力整
合回路である。
【００４４】以上のように構成された増幅器について、
以下、その動作を述べる。信号入力端子５０８には、希
望波のみならず、不要周波数成分も入力される可能性が
あるが、どちらの周波数成分も、増幅器５０４で増幅さ
れ、出力信号端子５０９から出力される。
以下、その動作を述べる。信号入力端子５０８には、希
望波のみならず、不要周波数成分も入力される可能性が
あるが、どちらの周波数成分も、増幅器５０４で増幅さ
れ、出力信号端子５０９から出力される。
【００４５】直列共振器５１５の共振周波数と不要周波
数成分の周波数とを近づけることで、直列共振器５１５
において不要周波数成分を減衰できるため、増幅器５０
４での不要周波数成分の増幅を抑制することができる。
しかし、希望波と不要周波数成分が近接する場合に、イ
ンダクタ５１３の損失が大きい直列共振器５１５を用い
ると、希望波の減衰という問題が生じてしまう。この様
子を図６に示す。
数成分の周波数とを近づけることで、直列共振器５１５
において不要周波数成分を減衰できるため、増幅器５０
４での不要周波数成分の増幅を抑制することができる。
しかし、希望波と不要周波数成分が近接する場合に、イ
ンダクタ５１３の損失が大きい直列共振器５１５を用い
ると、希望波の減衰という問題が生じてしまう。この様
子を図６に示す。
【００４６】図６において、横軸は周波数、縦軸は伝送
線路に対接地間に直列共振器５１５を付加した場合の信
号通過量、６０１は直列共振器５１５に固有の共振周波
数、６０２は希望波の周波数である。
線路に対接地間に直列共振器５１５を付加した場合の信
号通過量、６０１は直列共振器５１５に固有の共振周波
数、６０２は希望波の周波数である。
【００４７】インダクタ５１３と容量５１４により構成
される直列共振器５１５は、インダクタ５１３のインダ
クタンス値、及び容量５１４のキャパシタンス値から決
定される共振周波数６０１において、インピーダンスが
低くなる。インダクタ５１３の損失によって、直列共振
器５１５の通過特性が異なり、インダクタ５１３の損失
が大きい場合には、阻止帯域が増大するとともに、共振
周波数における阻止量が低下し、インダクタ５１３の損
失が小さい場合には、阻止帯域が狭められるとともに、
共振周波数における阻止量が向上する。
される直列共振器５１５は、インダクタ５１３のインダ
クタンス値、及び容量５１４のキャパシタンス値から決
定される共振周波数６０１において、インピーダンスが
低くなる。インダクタ５１３の損失によって、直列共振
器５１５の通過特性が異なり、インダクタ５１３の損失
が大きい場合には、阻止帯域が増大するとともに、共振
周波数における阻止量が低下し、インダクタ５１３の損
失が小さい場合には、阻止帯域が狭められるとともに、
共振周波数における阻止量が向上する。
【００４８】以上のように、インダクタ５１３として、
低損失なスパイラルインダクタ１１２または２１２を用
いた直列共振器５１５を内蔵することで、希望波に対し
ては増幅し、不要周波数成分に対しては増幅を抑圧する
増幅器が得られる。
低損失なスパイラルインダクタ１１２または２１２を用
いた直列共振器５１５を内蔵することで、希望波に対し
ては増幅し、不要周波数成分に対しては増幅を抑圧する
増幅器が得られる。
【００４９】これにより、集積回路５１６の前段に接続
される、集積回路外部の帯域通過型フィルタを削除、も
しくはフィルタの回路規模を縮小することができる。ま
た、負荷インダクタ５０５あるいは、出力整合回路５１
８用のインダクタとして、低損失なスパイラルインダク
タ１１２または２１２を用い、集積回路５１６に内蔵す
ることで、さらなる無線通信回路の小型化を実現でき
る。
される、集積回路外部の帯域通過型フィルタを削除、も
しくはフィルタの回路規模を縮小することができる。ま
た、負荷インダクタ５０５あるいは、出力整合回路５１
８用のインダクタとして、低損失なスパイラルインダク
タ１１２または２１２を用い、集積回路５１６に内蔵す
ることで、さらなる無線通信回路の小型化を実現でき
る。
【００５０】その他の動作、作用は実施の形態１または
２と同様であり、説明を省略する。なお、図５ではバイ
ポーラトランジスタを使用しているが、電界効果トラン
ジスタに置き換えても良い事は言うまでもない。
２と同様であり、説明を省略する。なお、図５ではバイ
ポーラトランジスタを使用しているが、電界効果トラン
ジスタに置き換えても良い事は言うまでもない。
【００５１】
【発明の効果】以上のように本発明によれば、シリコン
半導体基板上に形成される３層配線の第３層と第２層、
あるいは第２層と第１層に同一形状のスパイラルパター
ンを形成するとともに、２つのスパイラルパターンの両
端をスルーホールを介して並列接続することにより、表
皮効果に起因する導体損失を低減したスパイラルインダ
クタを集積回路に内蔵化し、回路の小型化を実現できる
という効果が得られる。
半導体基板上に形成される３層配線の第３層と第２層、
あるいは第２層と第１層に同一形状のスパイラルパター
ンを形成するとともに、２つのスパイラルパターンの両
端をスルーホールを介して並列接続することにより、表
皮効果に起因する導体損失を低減したスパイラルインダ
クタを集積回路に内蔵化し、回路の小型化を実現できる
という効果が得られる。
【図１】本発明の実施の形態１,３〜５によるスパイラ
ルインダクタの斜視図
ルインダクタの斜視図
【図２】本発明の実施の形態１〜５によるスパイラルイ
ンダクタの斜視図
ンダクタの斜視図
【図３】本発明の実施の形態３による増幅器のブロック
図
図
【図４】本発明の実施の形態４による増幅器のブロック
図
図
【図５】本発明の実施の形態５による増幅器の回路図
【図６】本発明の実施の形態５による直列共振器の通過
特性図
特性図
【図７】従来のスパイラルインダクタの斜視図
１ シリコン半導体基板 ２ 第１層間膜 ３ 第２層間膜 ４ 第３層間膜 ５ ２層配線 ６ ３層配線 ７ スルーホール ８ 入出力端子 ９ 入出力端子 １０ スパイラルインダクタ １０１ シリコン半導体基板 １０２ 第１層間膜 １０３ 第２層間膜 １０４ 第３層間膜 １０５ １層配線 １０６ ２層配線 １０７ ３層配線 １０８ スルーホール １０９ スルーホール １１０ 入出力端子 １１１ 入出力端子 １１２ スパイラルインダクタ ２０１ シリコン半導体基板 ２０２ 第１層間膜 ２０３ 第２層間膜 ２０４ 第３層間膜 ２０５ １層配線 ２０６ ２層配線 ２０７ ３層配線 ２０８ スルーホール ２０９ スルーホール ２１０ 入出力端子 ２１１ 入出力端子 ２１２ スパイラルインダクタ ３０１ 増幅器 ３０２ 負荷インダクタ ３０３ 入力整合回路 ３０４ 出力整合回路 ３０５ 信号入力端子 ３０６ 信号出力端子 ３０７ 電源端子 ３０８ 電源端子 ３０９ 集積回路 ４０１ 出力整合回路 ４０２ 集積回路 ５０１ トランジスタ ５０２ トランジスタ ５０３ 接地容量 ５０４ 増幅器 ５０５ 負荷インダクタ ５０６ 抵抗 ５０７ 抵抗 ５０８ 信号入力端子 ５０９ 信号出力端子 ５１０ 電源端子 ５１１ 電源端子 ５１２ 電源端子 ５１３ インダクタ ５１４ 容量 ５１５ 直列共振器 ５１６ 集積回路 ５１７ 入力整合回路 ５１８ 出力整合回路 ６０１ 共振周波数 ６０２ 希望波周波数
───────────────────────────────────────────────────── フロントページの続き (72)発明者 矢吹 博幸 神奈川県川崎市多摩区東三田３丁目10番１ 号 松下技研株式会社内 Ｆターム(参考） 5E070 AA01 AB03 AB10 CB13 CB17 CB20 5F033 HH11 KK11 QQ37 UU05 VV08 XX00 5F038 AZ05 CD01 CD20
Claims (11)
- 【請求項１】 シリコン半導体基板上に形成される３
層配線の第３層と第２層、あるいは第２層と第１層に同
一形状のスパイラルパターンを形成するとともに、前記
２つのスパイラルパターンの両端をスルーホールを介し
て並列接続することを特徴とするスパイラルインダク
タ。 - 【請求項２】 シリコン半導体基板上に形成される３層
配線の第２層と第１層に同一形状の第１のスパイラルパ
ターンを形成し、前記第１のスパイラルパターンの両端
をスルーホールを介して並列接続するとともに、第３層
に前記第１のスパイラルパターンと高周波電流が同一方
向に流れる形状で第２のスパイラルパターンを形成し、
前記第１のスパイラルパターンと第２のスパイラルパタ
ーンを直列に接続することを特徴とするスパイラルイン
ダクタ。 - 【請求項３】 第３層に形成されるパターン導体の導体
厚を第２層および第１層に形成されるパターン導体の導
体厚よりも厚くしたことを特徴とする請求項１、２記載
の構造のスパイラルインダクタ。 - 【請求項４】 第１〜３層に形成されるパターン導体に
銅配線材料を用いることを特徴とする請求項３記載の構
造のスパイラルインダクタ。 - 【請求項５】 増幅器から出力電力を取り出す負荷イン
ダクタとして、請求項１あるいは２記載の構造のスパイ
ラルインダクタを用いたことを特徴とする増幅器。 - 【請求項６】 増幅器の出力整合用インダクタとして、
請求項１あるいは２記載の構造のスパイラルインダクタ
を用いたことを特徴とする増幅器。 - 【請求項７】 エミッタ接地トランジスタのコレクタ端
子と、前記エミッタ接地トランジスタにカスケード接続
するベース接地トランジスタのエミッタ端子との接続中
点に、容量とインダクタにより構成される直列共振器を
対接地間に接続し不要周波数の増幅を抑圧した増幅器に
おいて、前記インダクタとして請求項１あるいは２記載
の構造のスパイラルインダクタを用いたことを特徴とす
る増幅器。 - 【請求項８】 増幅器から出力電力を取り出す負荷イン
ダクタとして、請求項１あるいは２記載の構造のスパイ
ラルインダクタを用いたことを特徴とする請求項７記載
の増幅器。 - 【請求項９】 増幅器の出力整合用インダクタとして、
請求項１あるいは２記載の構造のスパイラルインダクタ
を用いたことを特徴とする請求項７記載の増幅器。 - 【請求項１０】 請求項１〜４に記載の構造のスパイラ
ルインダクタを利用した高周波集積回路。 - 【請求項１１】 請求項５〜９に記載の増幅器、あるい
は請求項１０に記載の高周波集積回路を利用した無線通
信装置及び無線通信システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000081227A JP2001267512A (ja) | 2000-03-23 | 2000-03-23 | スパイラルインダクタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000081227A JP2001267512A (ja) | 2000-03-23 | 2000-03-23 | スパイラルインダクタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001267512A true JP2001267512A (ja) | 2001-09-28 |
Family
ID=18598191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000081227A Pending JP2001267512A (ja) | 2000-03-23 | 2000-03-23 | スパイラルインダクタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001267512A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006013849A (ja) * | 2004-06-25 | 2006-01-12 | Hitachi Metals Ltd | バンドパスフィルタ、高周波回路、高周波回路部品、およびこれらを用いたマルチバンド通信装置 |
| WO2008123082A1 (ja) * | 2007-03-29 | 2008-10-16 | Nec Corporation | インダクタ、配線基板、および半導体装置 |
| JP2008306007A (ja) * | 2007-06-08 | 2008-12-18 | Nec Corp | インダクタ、配線基板、および半導体装置 |
| JP2010021384A (ja) * | 2008-07-11 | 2010-01-28 | Murata Mfg Co Ltd | インダクタおよびフィルタ |
| US8143986B2 (en) | 2007-01-24 | 2012-03-27 | Renesas Electronics Corporation | Inductor |
| JP2013539924A (ja) * | 2010-10-15 | 2013-10-28 | ザイリンクス インコーポレイテッド | 複数ループ対称インダクタ |
| JP2015119007A (ja) * | 2013-12-17 | 2015-06-25 | 三菱電機株式会社 | インダクタ、ｍｍｉｃ |
| US10009011B1 (en) | 2016-12-26 | 2018-06-26 | Samsung Electro-Mechanics Co., Ltd. | Impedance matching circuit of power amplifier |
| US10438731B2 (en) | 2017-07-03 | 2019-10-08 | Murata Manufacturing Co., Ltd. | Inductor and power amplifier module |
| CN113053667A (zh) * | 2019-12-26 | 2021-06-29 | Tdk株式会社 | 电子部件 |
-
2000
- 2000-03-23 JP JP2000081227A patent/JP2001267512A/ja active Pending
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006013849A (ja) * | 2004-06-25 | 2006-01-12 | Hitachi Metals Ltd | バンドパスフィルタ、高周波回路、高周波回路部品、およびこれらを用いたマルチバンド通信装置 |
| US8143986B2 (en) | 2007-01-24 | 2012-03-27 | Renesas Electronics Corporation | Inductor |
| US8487734B2 (en) | 2007-01-24 | 2013-07-16 | Renesas Electronics Corporation | Inductor |
| WO2008123082A1 (ja) * | 2007-03-29 | 2008-10-16 | Nec Corporation | インダクタ、配線基板、および半導体装置 |
| JP2008306007A (ja) * | 2007-06-08 | 2008-12-18 | Nec Corp | インダクタ、配線基板、および半導体装置 |
| JP2010021384A (ja) * | 2008-07-11 | 2010-01-28 | Murata Mfg Co Ltd | インダクタおよびフィルタ |
| JP4656196B2 (ja) * | 2008-07-11 | 2011-03-23 | 株式会社村田製作所 | インダクタおよびフィルタ |
| US8134221B2 (en) | 2008-07-11 | 2012-03-13 | Murata Manufacturing Co., Ltd. | Inductor and filter |
| JP2013539924A (ja) * | 2010-10-15 | 2013-10-28 | ザイリンクス インコーポレイテッド | 複数ループ対称インダクタ |
| JP2015119007A (ja) * | 2013-12-17 | 2015-06-25 | 三菱電機株式会社 | インダクタ、ｍｍｉｃ |
| US10009011B1 (en) | 2016-12-26 | 2018-06-26 | Samsung Electro-Mechanics Co., Ltd. | Impedance matching circuit of power amplifier |
| CN108242919A (zh) * | 2016-12-26 | 2018-07-03 | 三星电机株式会社 | 功率放大器的阻抗匹配电路 |
| KR20180075320A (ko) * | 2016-12-26 | 2018-07-04 | 삼성전기주식회사 | 파워 증폭기의 임피던스 매칭 회로 |
| KR101883082B1 (ko) * | 2016-12-26 | 2018-07-27 | 삼성전기주식회사 | 파워 증폭기의 임피던스 매칭 회로 |
| US10438731B2 (en) | 2017-07-03 | 2019-10-08 | Murata Manufacturing Co., Ltd. | Inductor and power amplifier module |
| CN113053667A (zh) * | 2019-12-26 | 2021-06-29 | Tdk株式会社 | 电子部件 |
| JP2021106223A (ja) * | 2019-12-26 | 2021-07-26 | Tdk株式会社 | 電子部品 |
| US11357110B2 (en) | 2019-12-26 | 2022-06-07 | Tdk Corporation | Electronic component |
| JP7092106B2 (ja) | 2019-12-26 | 2022-06-28 | Tdk株式会社 | 電子部品 |
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