JPH04298105A - 半導体増幅器 - Google Patents
半導体増幅器Info
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- JPH04298105A JPH04298105A JP3063005A JP6300591A JPH04298105A JP H04298105 A JPH04298105 A JP H04298105A JP 3063005 A JP3063005 A JP 3063005A JP 6300591 A JP6300591 A JP 6300591A JP H04298105 A JPH04298105 A JP H04298105A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/60—Amplifiers in which coupling networks have distributed constants, e.g. with waveguide resonators
- H03F3/601—Amplifiers in which coupling networks have distributed constants, e.g. with waveguide resonators using FET's, e.g. GaAs FET's
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、衛星通信、地上マイ
クロ波通信、移動体通信等に使用する準マイクロ波、マ
イクロ波帯の半導体増幅器に関するものである。
クロ波通信、移動体通信等に使用する準マイクロ波、マ
イクロ波帯の半導体増幅器に関するものである。
【０００２】
【従来の技術】図３は、例えば、公開特許公報、昭５８
−１５９００２、”高周波電力用半導体増幅器”に示さ
れた従来の半導体増幅器の回路図であり、図において、
２４は電界効果トランジスタ（以下、ＦＥＴと略す）、
２５はゲート端子、２６はドレイン端子、２７はソース
端子、２８はゲートバイアス端子、２９はドレインバイ
アス端子、３０はゲートバイアス印加用線路、３１はド
レインバイアス印加用線路、３２は入力用直流阻止コン
デンサ、３３は出力用直流阻止コンデンサ、３４は入力
側インピーダンス整合用線路、３５は出力側インピーダ
ンス整合用線路、３６は入力側インピーダンス整合用コ
ンデンサ、３７は出力側インピーダンス整合用コンデン
サ、３８は基本波で１／４波長の線路、３９はＲＦ短絡
用コンデンサである。
−１５９００２、”高周波電力用半導体増幅器”に示さ
れた従来の半導体増幅器の回路図であり、図において、
２４は電界効果トランジスタ（以下、ＦＥＴと略す）、
２５はゲート端子、２６はドレイン端子、２７はソース
端子、２８はゲートバイアス端子、２９はドレインバイ
アス端子、３０はゲートバイアス印加用線路、３１はド
レインバイアス印加用線路、３２は入力用直流阻止コン
デンサ、３３は出力用直流阻止コンデンサ、３４は入力
側インピーダンス整合用線路、３５は出力側インピーダ
ンス整合用線路、３６は入力側インピーダンス整合用コ
ンデンサ、３７は出力側インピーダンス整合用コンデン
サ、３８は基本波で１／４波長の線路、３９はＲＦ短絡
用コンデンサである。
【０００３】次に動作について説明する。入力端子１か
ら入力した準マイクロ波あるいはマイクロ波の信号はＦ
ＥＴ２４で増幅され出力端子２に出力される。半導体増
幅器の出力回路は、基本波で１／４波長の線路３８、Ｒ
Ｆ短絡用コンデンサ３９、出力側インピーダンス整合用
線路３５、出力側インピーダンス整合用コンデンサ３７
、出力側直流阻止用コンデンサ３３、ドレインバイアス
印加用線路３１で構成されている。基本波で１／４波長
の線路３８によりＦＥＴのドレイン端子で２倍波は短絡
され、ＦＥＴは高効率動作する。出力側インピーダンス
整合用線路３５、出力側インピーダンス整合用コンデン
サ３７は基本波におけるインピーダンス整合を実現して
いる。ここで、従来技術ではＦＥＴを高効率動作させる
ためには出力端子であるドレインから負荷を見込む２倍
波負荷反射係数の振幅を１、位相を−１８０度に設定す
ることが有効であると報告されており、上記の従来の半
導体増幅器の例においては上記条件を満たす構成として
基本波で１／４波長の先端短絡線路をＦＥＴのドレイン
端子に設けていた。
ら入力した準マイクロ波あるいはマイクロ波の信号はＦ
ＥＴ２４で増幅され出力端子２に出力される。半導体増
幅器の出力回路は、基本波で１／４波長の線路３８、Ｒ
Ｆ短絡用コンデンサ３９、出力側インピーダンス整合用
線路３５、出力側インピーダンス整合用コンデンサ３７
、出力側直流阻止用コンデンサ３３、ドレインバイアス
印加用線路３１で構成されている。基本波で１／４波長
の線路３８によりＦＥＴのドレイン端子で２倍波は短絡
され、ＦＥＴは高効率動作する。出力側インピーダンス
整合用線路３５、出力側インピーダンス整合用コンデン
サ３７は基本波におけるインピーダンス整合を実現して
いる。ここで、従来技術ではＦＥＴを高効率動作させる
ためには出力端子であるドレインから負荷を見込む２倍
波負荷反射係数の振幅を１、位相を−１８０度に設定す
ることが有効であると報告されており、上記の従来の半
導体増幅器の例においては上記条件を満たす構成として
基本波で１／４波長の先端短絡線路をＦＥＴのドレイン
端子に設けていた。
【０００４】
【発明が解決しようとする課題】従来の半導体増幅器は
以上のように構成されているので、２倍波処理回路とし
て用いる基本波で１／４波長の先端短絡線路の線路長が
長くなり小形化が難しく、さらに、基本波で１／４波長
の先端短絡線路の損失、ＲＦ短絡用コンデンサの損失に
より２倍波負荷反射係数の振幅が１より小さくなり効率
が低下する等の問題点があった。
以上のように構成されているので、２倍波処理回路とし
て用いる基本波で１／４波長の先端短絡線路の線路長が
長くなり小形化が難しく、さらに、基本波で１／４波長
の先端短絡線路の損失、ＲＦ短絡用コンデンサの損失に
より２倍波負荷反射係数の振幅が１より小さくなり効率
が低下する等の問題点があった。
【０００５】また、図４に例えばゲート幅１２．６ｍｍ
ＰＨＳ構造ＦＥＴを用いた２倍波注入実験における２倍
波負荷反射係数の位相に対する効率特性の実験結果を示
す。なお、同図中には２倍波負荷反射係数の振幅が１．
４、１．２、１．０、０．８５の場合についての実験結
果を示した。図４に示した実験結果より、ＦＥＴの効率
を最大とする２倍波負荷反射係数は位相−１５０度付近
にあり、従来技術の振幅１、位相−１８０度の条件から
ずれることがわかる。これは、ＦＥＴ等の半導体増幅素
子の製作構造における付随インピーダンス等によるもの
と推定される。従って、半導体増幅素子を最適効率で駆
動するための回路設計における２倍波負荷反射係数の位
相−１８０度の設定位置、即ち、ショート端を半導体増
幅素子のどの位置に設定するかに係わるものと考えられ
る。なお、図４に示した実験結果から効率を最大とする
２倍波負荷反射係数は容量性となることが予想される。 さらに、上記従来の半導体増幅器のように２倍波処理回
路に損失が有り、２倍波負荷反射係数の振幅が０．８５
の場合には、最大効率が得られないことがわかる。
ＰＨＳ構造ＦＥＴを用いた２倍波注入実験における２倍
波負荷反射係数の位相に対する効率特性の実験結果を示
す。なお、同図中には２倍波負荷反射係数の振幅が１．
４、１．２、１．０、０．８５の場合についての実験結
果を示した。図４に示した実験結果より、ＦＥＴの効率
を最大とする２倍波負荷反射係数は位相−１５０度付近
にあり、従来技術の振幅１、位相−１８０度の条件から
ずれることがわかる。これは、ＦＥＴ等の半導体増幅素
子の製作構造における付随インピーダンス等によるもの
と推定される。従って、半導体増幅素子を最適効率で駆
動するための回路設計における２倍波負荷反射係数の位
相−１８０度の設定位置、即ち、ショート端を半導体増
幅素子のどの位置に設定するかに係わるものと考えられ
る。なお、図４に示した実験結果から効率を最大とする
２倍波負荷反射係数は容量性となることが予想される。 さらに、上記従来の半導体増幅器のように２倍波処理回
路に損失が有り、２倍波負荷反射係数の振幅が０．８５
の場合には、最大効率が得られないことがわかる。
【０００６】ここで、一例としたゲート幅１２．６ｍｍ
ＰＨＳ構造ＦＥＴについての以上の結果から、効率を最
大とする２倍波負荷反射係数である振幅１、位相−１５
０度を実現するために、上記従来の半導体増幅器のよう
に基本波で１／４波長の先端短絡線路を用いる場合には
、ＦＥＴのドレインと２倍波処理回路として用いる基本
波で１／４波長の先端短絡線路の間に位相補正のための
長い接続線路が必要になり、出力回路が大型化する。 （例えば、比誘電率１０のアルミナ基板を使用し、９０
０ＭＨｚ帯増幅器を構成する場合には、ＦＥＴのドレイ
ンから約５９ｍｍの位置までの接続線路が必要となる。 ）また、上記接続線路の損失により２倍波負荷反射係数
の絶対値が１より大幅に小さくなり効率が低下し、さら
に、上記接続線路が長くなることによりＦＥＴが高効率
動作する周波数帯域が狭くなる等の問題点がある。
ＰＨＳ構造ＦＥＴについての以上の結果から、効率を最
大とする２倍波負荷反射係数である振幅１、位相−１５
０度を実現するために、上記従来の半導体増幅器のよう
に基本波で１／４波長の先端短絡線路を用いる場合には
、ＦＥＴのドレインと２倍波処理回路として用いる基本
波で１／４波長の先端短絡線路の間に位相補正のための
長い接続線路が必要になり、出力回路が大型化する。 （例えば、比誘電率１０のアルミナ基板を使用し、９０
０ＭＨｚ帯増幅器を構成する場合には、ＦＥＴのドレイ
ンから約５９ｍｍの位置までの接続線路が必要となる。 ）また、上記接続線路の損失により２倍波負荷反射係数
の絶対値が１より大幅に小さくなり効率が低下し、さら
に、上記接続線路が長くなることによりＦＥＴが高効率
動作する周波数帯域が狭くなる等の問題点がある。
【０００７】この発明は上記のような問題点を解決する
ためになされたもので、請求項１の半導体増幅器では、
使用する基本波の２倍波の漏洩が抑制された小形で高効
率な半導体増幅器を得ることを目的としており、さらに
請求項２の半導体増幅器では、大きな基本波出力を得る
ことができるとともに基本波の３倍波の漏洩が抑制され
た半導体増幅器を得ることを目的としている。
ためになされたもので、請求項１の半導体増幅器では、
使用する基本波の２倍波の漏洩が抑制された小形で高効
率な半導体増幅器を得ることを目的としており、さらに
請求項２の半導体増幅器では、大きな基本波出力を得る
ことができるとともに基本波の３倍波の漏洩が抑制され
た半導体増幅器を得ることを目的としている。
【０００８】
【課題を解決するための手段】請求項１の半導体増幅器
は、高調波処理回路を含む半導体増幅器において、半導
体増幅器の出力回路が、使用する基本波の２倍波に対す
る並列共振回路と、半導体増幅素子の出力回路への出力
端子と上記並列共振回路とを接続し、上記半導体増幅素
子の２倍波負荷反射係数を所定の値に設定する長さの第
１の接続線路とを備えたものである。また、請求項２の
半導体増幅器は、高調波処理回路を含む半導体増幅器に
おいて、半導体増幅器の出力回路が、使用する基本波の
３倍波に対して約４分の１波長の長さを有する先端開放
線路と、上記先端開放線路を出力回路内に接続し、使用
する基本波に対してインピーダンス整合を成す第２の接
続線路とを備えたものである。
は、高調波処理回路を含む半導体増幅器において、半導
体増幅器の出力回路が、使用する基本波の２倍波に対す
る並列共振回路と、半導体増幅素子の出力回路への出力
端子と上記並列共振回路とを接続し、上記半導体増幅素
子の２倍波負荷反射係数を所定の値に設定する長さの第
１の接続線路とを備えたものである。また、請求項２の
半導体増幅器は、高調波処理回路を含む半導体増幅器に
おいて、半導体増幅器の出力回路が、使用する基本波の
３倍波に対して約４分の１波長の長さを有する先端開放
線路と、上記先端開放線路を出力回路内に接続し、使用
する基本波に対してインピーダンス整合を成す第２の接
続線路とを備えたものである。
【０００９】
【作用】以上のように構成された請求項１の半導体増幅
器においては、例えば半導体増幅素子を高効率で駆動す
る条件である半導体増幅素子の２倍波負荷反射係数の振
幅１、位相−１５０度を実現するのに、半導体増幅器の
出力回路に用いられる使用する基本波の２倍波に対する
並列共振回路が、２倍波に対して並列共振回路の端から
みたインピーダンスを無限大にするので、基本波の２倍
波の漏洩を抑制し、さらに半導体増幅素子の出力回路へ
の出力端子と上記並列共振回路とを接続する第１の接続
線路の長さを、従来の２倍波処理回路として基本波にお
いて１／４波長の先端短絡線路を用いる場合と比較して
短くし、小形で高効率な半導体増幅器を実現する。なお
、以上は半導体増幅素子を高効率で駆動する条件である
半導体増幅素子の２倍波負荷反射係数が容量性となる場
合には同様の作用になる。
器においては、例えば半導体増幅素子を高効率で駆動す
る条件である半導体増幅素子の２倍波負荷反射係数の振
幅１、位相−１５０度を実現するのに、半導体増幅器の
出力回路に用いられる使用する基本波の２倍波に対する
並列共振回路が、２倍波に対して並列共振回路の端から
みたインピーダンスを無限大にするので、基本波の２倍
波の漏洩を抑制し、さらに半導体増幅素子の出力回路へ
の出力端子と上記並列共振回路とを接続する第１の接続
線路の長さを、従来の２倍波処理回路として基本波にお
いて１／４波長の先端短絡線路を用いる場合と比較して
短くし、小形で高効率な半導体増幅器を実現する。なお
、以上は半導体増幅素子を高効率で駆動する条件である
半導体増幅素子の２倍波負荷反射係数が容量性となる場
合には同様の作用になる。
【００１０】また、以上のように構成された請求項２の
半導体増幅器においては、出力回路内に使用する基本波
の３倍波に対して約４分の１波長の長さを有する先端開
放線路を接続する第２の接続線路の線路長および線路幅
を調整することにより、使用する基本波に対するインピ
ーダンス整合がとれ、さらに上記３倍波に対して約４分
の１波長の長さを有する先端開放線路は３倍波に対して
接続端からみたインピーダンスが零になるので３倍波を
遮断し、大きな基本波出力を得ることができるとともに
基本波の３倍波の漏洩が抑制された半導体増幅器を実現
する。
半導体増幅器においては、出力回路内に使用する基本波
の３倍波に対して約４分の１波長の長さを有する先端開
放線路を接続する第２の接続線路の線路長および線路幅
を調整することにより、使用する基本波に対するインピ
ーダンス整合がとれ、さらに上記３倍波に対して約４分
の１波長の長さを有する先端開放線路は３倍波に対して
接続端からみたインピーダンスが零になるので３倍波を
遮断し、大きな基本波出力を得ることができるとともに
基本波の３倍波の漏洩が抑制された半導体増幅器を実現
する。
【００１１】
【実施例】実施例１．図１はこの発明の半導体増幅器の
構成を示す等価回路図であり、ここでは高調波処理回路
として使用する基本波の２倍波および３倍波の漏洩を抑
制する出力回路を備えた４段のＦＥＴ増幅器の例を示す
。図において、１は入力端子、２は出力端子、３は入力
整合回路、４は第１のＦＥＴ、５は第１の段間整合回路
、６は第２のＦＥＴ、７は第２の段間整合回路、８は第
３のＦＥＴ、９は第３の段間整合回路、１０は第４のＦ
ＥＴ、１１は第１の接続線路、１２はインダクタ、１３
はキャパシタ、１４は第２の接続線路、１５は３倍波で
約１／４波長の線路長を有する先端開放線路、１６は第
３の接続線路、１７は直流阻止コンデンサ、１００はイ
ンダクタ１２およびキャパシタ１３により構成される使
用する基本波の２倍波に対する並列共振回路である。 ここで、出力回路は第１の接続線路１１、２倍波に対す
る並列共振回路１００、第２の接続線路１４、３倍波で
約１／４波長の線路長を有する先端開放線路１５、第３
の接続線路１６、直流阻止コンデンサ１７で構成されて
いる。また、入力整合回路３は第１のＦＥＴ４に有効に
信号を供給するために、第１の段間整合回路５、第２の
段間整合回路７、第３の段間整合回路９は段間のインピ
ーダンス整合を実現するために設けられている。
構成を示す等価回路図であり、ここでは高調波処理回路
として使用する基本波の２倍波および３倍波の漏洩を抑
制する出力回路を備えた４段のＦＥＴ増幅器の例を示す
。図において、１は入力端子、２は出力端子、３は入力
整合回路、４は第１のＦＥＴ、５は第１の段間整合回路
、６は第２のＦＥＴ、７は第２の段間整合回路、８は第
３のＦＥＴ、９は第３の段間整合回路、１０は第４のＦ
ＥＴ、１１は第１の接続線路、１２はインダクタ、１３
はキャパシタ、１４は第２の接続線路、１５は３倍波で
約１／４波長の線路長を有する先端開放線路、１６は第
３の接続線路、１７は直流阻止コンデンサ、１００はイ
ンダクタ１２およびキャパシタ１３により構成される使
用する基本波の２倍波に対する並列共振回路である。 ここで、出力回路は第１の接続線路１１、２倍波に対す
る並列共振回路１００、第２の接続線路１４、３倍波で
約１／４波長の線路長を有する先端開放線路１５、第３
の接続線路１６、直流阻止コンデンサ１７で構成されて
いる。また、入力整合回路３は第１のＦＥＴ４に有効に
信号を供給するために、第１の段間整合回路５、第２の
段間整合回路７、第３の段間整合回路９は段間のインピ
ーダンス整合を実現するために設けられている。
【００１２】次に動作について説明する。入力端子１か
ら入力した信号は、第１のＦＥＴ４、第２のＦＥＴ６、
第３のＦＥＴ８、第４のＦＥＴ１０で増幅され、出力回
路を経て出力端子２に出力される。このとき２倍波に対
する並列共振回路１００により、第１の接続線路１１と
２倍波に対する並列共振回路１００との接続地点に２倍
波における開放点が生成し、第１の接続線１１の線路長
・線路幅を調整することにより第４のＦＥＴ１０の出力
端子から負荷を見込む２倍波負荷反射係数を効率が最大
となる値に設定することができる。また、３倍波で約１
／４波長の線路長を有する先端開放線路１５は第２の接
続線路１４による接続接点からみた３倍波に対するイン
ピーダンスを零とするので３倍波を遮断し、第２の接続
線路１４の線路長・線路幅を調整することにより基本波
におけるインピーダンス整合を実現する。
ら入力した信号は、第１のＦＥＴ４、第２のＦＥＴ６、
第３のＦＥＴ８、第４のＦＥＴ１０で増幅され、出力回
路を経て出力端子２に出力される。このとき２倍波に対
する並列共振回路１００により、第１の接続線路１１と
２倍波に対する並列共振回路１００との接続地点に２倍
波における開放点が生成し、第１の接続線１１の線路長
・線路幅を調整することにより第４のＦＥＴ１０の出力
端子から負荷を見込む２倍波負荷反射係数を効率が最大
となる値に設定することができる。また、３倍波で約１
／４波長の線路長を有する先端開放線路１５は第２の接
続線路１４による接続接点からみた３倍波に対するイン
ピーダンスを零とするので３倍波を遮断し、第２の接続
線路１４の線路長・線路幅を調整することにより基本波
におけるインピーダンス整合を実現する。
【００１３】上記の実施例によれば、２倍波に対する並
列共振回路１００により、第１の接続線路１１と２倍波
に対する並列共振回路１００との接続地点に２倍波にお
ける開放点を生成させ、第１の接続線路１１の線路長・
線路幅を調整することにより第４のＦＥＴ１０の出力端
子から負荷を見込む２倍波負荷反射係数を効率が最大と
なる値に設定するので、２倍波処理回路として従来の基
本波において１／４波長の先端短絡線路を用いる場合と
比較して、第１の接続線路１１の線路長を短くでき、小
形化とともに広帯域に渡る２倍波処理を実現し、さらに
接続線路の損失による２倍波負荷反射係数の振幅の低下
を小さくして効率を向上できる効果がある。また、使用
する基本波に対するインピーダンス整合回路を第２の接
続線路１４および３倍波で約１／４波長の先端開放線路
により形成しているので、大きな基本波出力を得ること
ができるとともに基本波の３倍波の漏洩が抑制された半
導体増幅器を得られる効果がある。
列共振回路１００により、第１の接続線路１１と２倍波
に対する並列共振回路１００との接続地点に２倍波にお
ける開放点を生成させ、第１の接続線路１１の線路長・
線路幅を調整することにより第４のＦＥＴ１０の出力端
子から負荷を見込む２倍波負荷反射係数を効率が最大と
なる値に設定するので、２倍波処理回路として従来の基
本波において１／４波長の先端短絡線路を用いる場合と
比較して、第１の接続線路１１の線路長を短くでき、小
形化とともに広帯域に渡る２倍波処理を実現し、さらに
接続線路の損失による２倍波負荷反射係数の振幅の低下
を小さくして効率を向上できる効果がある。また、使用
する基本波に対するインピーダンス整合回路を第２の接
続線路１４および３倍波で約１／４波長の先端開放線路
により形成しているので、大きな基本波出力を得ること
ができるとともに基本波の３倍波の漏洩が抑制された半
導体増幅器を得られる効果がある。
【００１４】実施例２．図２はこの発明の半導体増幅器
を製造する場合の構造を示す構成図である。ここでは半
導体増幅器の構成は上記の実施例１の半導体増幅器の構
成とほぼ同様である。図において、１８は半導体素子お
よび一部の受動回路素子を構成する第１のモノリシック
マイクロ波集積回路用基板、１９は受動回路素子のみを
構成する第２のモノリシックマイクロ波集積回路用基板
、２０は出力回路を構成する誘電体基板、２１は２倍波
に対する並列共振回路１００のインダクタ１２を実現す
る金ワイヤ、２２は２倍波に対する並列共振回路１００
のキャパシタ１３を実現するチップコンデンサである。 なお、第１のモノリシックマイクロ波集積回路用基板１
８には第１のＦＥＴ４、第２のＦＥＴ６、第３のＦＥＴ
８、第４のＦＥＴ１０、および入力整合回路３、第１〜
第３の段間整合回路５、７、９を構成する受動回路素子
の一部が、第２のモノリシックマイクロ波集積回路用基
板１９には入力整合回路３、第１〜第３の段間整合回路
５、７、９、バイアス回路を構成する受動回路素子が、
誘電体基板２０には出力回路を構成する第１の接続線路
１１、インダクタ１２、キャパシタ１３、第２の接続線
路１４、３倍波で約１／４波長の線路長を有する先端開
放線路１５、直流阻止コンデンサ１７が設けられており
、上記３つの基板は所定の箇所を金ワイヤにより接続し
ている。
を製造する場合の構造を示す構成図である。ここでは半
導体増幅器の構成は上記の実施例１の半導体増幅器の構
成とほぼ同様である。図において、１８は半導体素子お
よび一部の受動回路素子を構成する第１のモノリシック
マイクロ波集積回路用基板、１９は受動回路素子のみを
構成する第２のモノリシックマイクロ波集積回路用基板
、２０は出力回路を構成する誘電体基板、２１は２倍波
に対する並列共振回路１００のインダクタ１２を実現す
る金ワイヤ、２２は２倍波に対する並列共振回路１００
のキャパシタ１３を実現するチップコンデンサである。 なお、第１のモノリシックマイクロ波集積回路用基板１
８には第１のＦＥＴ４、第２のＦＥＴ６、第３のＦＥＴ
８、第４のＦＥＴ１０、および入力整合回路３、第１〜
第３の段間整合回路５、７、９を構成する受動回路素子
の一部が、第２のモノリシックマイクロ波集積回路用基
板１９には入力整合回路３、第１〜第３の段間整合回路
５、７、９、バイアス回路を構成する受動回路素子が、
誘電体基板２０には出力回路を構成する第１の接続線路
１１、インダクタ１２、キャパシタ１３、第２の接続線
路１４、３倍波で約１／４波長の線路長を有する先端開
放線路１５、直流阻止コンデンサ１７が設けられており
、上記３つの基板は所定の箇所を金ワイヤにより接続し
ている。
【００１５】この実施例によれば、上記実施例１の効果
に加え、４段のＦＥＴ増幅器の第４のＦＥＴまでをモノ
リシックマイクロ波集積回路で構成したので小形化が図
れる。また、出力回路をアルミナ等の誘電体基板を用い
たハイブリッド構成としたので、第１の接続線路１１、
基本波インピーダンス整合回路を構成する第２の接続線
路１４および３倍波で約１／４波長の先端開放線路１５
の損失を小さくでき、大きな基本波出力を得ることがで
きるとともに２倍波負荷反射係数の振幅の低下を小さく
して効率を向上できる効果がある。
に加え、４段のＦＥＴ増幅器の第４のＦＥＴまでをモノ
リシックマイクロ波集積回路で構成したので小形化が図
れる。また、出力回路をアルミナ等の誘電体基板を用い
たハイブリッド構成としたので、第１の接続線路１１、
基本波インピーダンス整合回路を構成する第２の接続線
路１４および３倍波で約１／４波長の先端開放線路１５
の損失を小さくでき、大きな基本波出力を得ることがで
きるとともに２倍波負荷反射係数の振幅の低下を小さく
して効率を向上できる効果がある。
【００１６】なお、以上の実施例においては４段のＦＥ
Ｔから成る半導体増幅器について示したが、この発明は
任意の段数の半導体増幅器に上記同様に適用できる。
Ｔから成る半導体増幅器について示したが、この発明は
任意の段数の半導体増幅器に上記同様に適用できる。
【００１７】
【発明の効果】以上のように請求項１の半導体増幅器に
よれば、２倍波処理回路として従来の基本波において１
／４波長の先端短絡線路を用いる場合と比較して、接続
線路の線路長を短くでき、小形で高効率な半導体増幅器
を得られる効果がある。また、請求項２の半導体増幅器
によれば、大きな基本波出力を得ることができるととも
に基本波の３倍波の漏洩が抑制された半導体増幅器を得
られる効果がある。
よれば、２倍波処理回路として従来の基本波において１
／４波長の先端短絡線路を用いる場合と比較して、接続
線路の線路長を短くでき、小形で高効率な半導体増幅器
を得られる効果がある。また、請求項２の半導体増幅器
によれば、大きな基本波出力を得ることができるととも
に基本波の３倍波の漏洩が抑制された半導体増幅器を得
られる効果がある。
【図１】この発明の実施例１．を示す半導体増幅器の構
成を示す等価回路図である。
成を示す等価回路図である。
【図２】この発明の実施例２．を示す半導体増幅器を製
造する場合の構造を示す構造図である。
造する場合の構造を示す構造図である。
【図３】従来の半導体増幅器の構成を示す等価回路図で
ある。
ある。
【図４】この発明の半導体増幅器の設計思想を説明する
ためのＦＥＴを用いた２倍波注入実験における２倍波負
荷反射係数の位相に対する効率特性の実験結果を示す図
である。
ためのＦＥＴを用いた２倍波注入実験における２倍波負
荷反射係数の位相に対する効率特性の実験結果を示す図
である。
１ 入力端子
２ 出力端子
３ 入力整合回路
４ 第１のＦＥＴ
５ 第１の段間整合回路
６ 第２のＦＥＴ
７ 第２の段間整合回路
８ 第３のＦＥＴ
９ 第３の段間整合回路
１０ 第４のＦＥＴ
１１ 第１の接続線路
１２ インダクタ
１３ キャパシタ
１４ 第２の接続線路
１５ ３倍波で約１／４波長の線路長を有する先端開
放線路 １６ 第３の接続線路 １７ 直流阻止コンデンサ １８ 第１のモノリシックマイクロ波集積回路用基板
１９ 第２のモノリシックマイクロ波集積回路用基板
２０ 出力回路を構成する誘電体基板２１ 金ワイ
ヤ ２２ チップコンデンサ
放線路 １６ 第３の接続線路 １７ 直流阻止コンデンサ １８ 第１のモノリシックマイクロ波集積回路用基板
１９ 第２のモノリシックマイクロ波集積回路用基板
２０ 出力回路を構成する誘電体基板２１ 金ワイ
ヤ ２２ チップコンデンサ
Claims (2)
- 【請求項１】 高調波処理回路を含む半導体増幅器に
おいて、半導体増幅器の出力回路が、使用する基本波の
２倍波に対する並列共振回路と、半導体増幅素子の出力
回路への出力端子と上記並列共振回路とを接続し、上記
半導体増幅素子の２倍波負荷反射係数を所定の値に設定
する長さの第１の接続線路とを備えたことを特徴とする
半導体増幅器。 - 【請求項２】 高調波処理回路を含む半導体増幅器に
おいて、半導体増幅器の出力回路が、使用する基本波の
３倍波に対して約４分の１波長の長さを有する先端開放
線路と、上記先端開放線路を出力回路内に接続し、使用
する基本波に対するインピーダンス整合を成す第２の接
続線路とを備えたことを特徴とする半導体増幅器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3063005A JP2883218B2 (ja) | 1991-03-27 | 1991-03-27 | 半導体増幅器 |
| US07/856,446 US5270668A (en) | 1991-03-27 | 1992-03-24 | Semiconductor amplifier |
| SE9200941A SE9200941L (sv) | 1991-03-27 | 1992-03-26 | Halvledarfoerstaerkare |
| GB9206742A GB2255463B (en) | 1991-03-27 | 1992-03-27 | Semiconductor amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3063005A JP2883218B2 (ja) | 1991-03-27 | 1991-03-27 | 半導体増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04298105A true JPH04298105A (ja) | 1992-10-21 |
| JP2883218B2 JP2883218B2 (ja) | 1999-04-19 |
Family
ID=13216774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3063005A Expired - Fee Related JP2883218B2 (ja) | 1991-03-27 | 1991-03-27 | 半導体増幅器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5270668A (ja) |
| JP (1) | JP2883218B2 (ja) |
| GB (1) | GB2255463B (ja) |
| SE (1) | SE9200941L (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8558622B2 (en) | 2009-07-14 | 2013-10-15 | Panasonic Corporation | Radio frequency power amplifier |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0661760A (ja) * | 1992-08-12 | 1994-03-04 | Mitsubishi Electric Corp | マイクロ波増幅器 |
| JPH0738548B2 (ja) * | 1993-01-07 | 1995-04-26 | 日本電気株式会社 | 電力整合回路 |
| WO1996042134A1 (fr) * | 1995-06-09 | 1996-12-27 | Matsushita Electric Industrial Co., Ltd. | Amplificateur |
| US6577199B2 (en) | 2000-12-07 | 2003-06-10 | Ericsson, Inc. | Harmonic matching network for a saturated amplifier |
| US20100253435A1 (en) * | 2004-03-18 | 2010-10-07 | Ikuroh Ichitsubo | Rf power amplifier circuit utilizing bondwires in impedance matching |
| US10978411B2 (en) * | 2016-11-18 | 2021-04-13 | Infineon Technologies Ag | RF power package having planar tuning lines |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1242700B (de) * | 1965-12-21 | 1967-06-22 | Telefunken Patent | Transistorschaltung mit einer Diode in der Basiszuleitung, insbesondere Sendeverstaerker im B- oder C-Betrieb, oder Oszillator |
| JPS58159002A (ja) * | 1982-03-16 | 1983-09-21 | Matsushita Electric Ind Co Ltd | 高周波電力用半導体回路 |
| JPS62213307A (ja) * | 1986-03-13 | 1987-09-19 | Fujitsu Ltd | 増幅器 |
| US4717884A (en) * | 1986-04-14 | 1988-01-05 | Motorola, Inc. | High efficiency RF power amplifier |
| JP2536643B2 (ja) * | 1989-07-12 | 1996-09-18 | 三菱電機株式会社 | 半導体増幅器 |
| JPH0828624B2 (ja) * | 1989-12-25 | 1996-03-21 | 三菱電機株式会社 | 高効率半導体増幅器 |
| JPH0732335B2 (ja) * | 1990-11-16 | 1995-04-10 | 日本電信電話株式会社 | 高周波増幅器 |
-
1991
- 1991-03-27 JP JP3063005A patent/JP2883218B2/ja not_active Expired - Fee Related
-
1992
- 1992-03-24 US US07/856,446 patent/US5270668A/en not_active Expired - Fee Related
- 1992-03-26 SE SE9200941A patent/SE9200941L/ not_active Application Discontinuation
- 1992-03-27 GB GB9206742A patent/GB2255463B/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8558622B2 (en) | 2009-07-14 | 2013-10-15 | Panasonic Corporation | Radio frequency power amplifier |
Also Published As
| Publication number | Publication date |
|---|---|
| SE9200941L (sv) | 1992-09-28 |
| US5270668A (en) | 1993-12-14 |
| GB9206742D0 (en) | 1992-05-13 |
| GB2255463B (en) | 1994-09-21 |
| JP2883218B2 (ja) | 1999-04-19 |
| SE9200941D0 (sv) | 1992-03-26 |
| GB2255463A (en) | 1992-11-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |