JP3006252B2 - 半導体増幅器 - Google Patents
半導体増幅器Info
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- JP3006252B2 JP3006252B2 JP4002994A JP299492A JP3006252B2 JP 3006252 B2 JP3006252 B2 JP 3006252B2 JP 4002994 A JP4002994 A JP 4002994A JP 299492 A JP299492 A JP 299492A JP 3006252 B2 JP3006252 B2 JP 3006252B2
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Description
【０００１】
【産業上の利用分野】この発明は衛星通信、地上マイク
ロ波通信、移動体通信等に使用する準マイクロ波、マイ
クロ波帯の半導体増幅器に関するものである。
ロ波通信、移動体通信等に使用する準マイクロ波、マイ
クロ波帯の半導体増幅器に関するものである。
【０００２】
【従来の技術】図２は、例えば、公開特許公報、昭５８
−１５９００２、”高調波電力用半導体増幅器”に示さ
れた従来の半導体増幅器の回路構成図であり、図におい
て、１は入力端子、２は出力端子、３は電界効果トラン
ジスタ（以下、ＦＥＴと略す。）、１２はゲート端子、
１３はドレイン端子、１４はソース端子、１５はゲート
バイアス端子、１６はドレインバイアス端子、１７はゲ
ートバイアス印加用線路、１８はドレインバイアス印加
用線路、１９は入力用直流阻止コンデンサ、２０は出力
用直流阻止コンデンサ、２１は入力側インピーダンス整
合用線路、２２は出力側インピーダンス整合用線路、２
３は入力側インピーダンス整合用コンデンサ、２４は出
力側インピーダンス整合用コンデンサ、２５は基本波で
１／４波長の線路、２６は第２のＲＦ短絡用コンデンサ
である。
−１５９００２、”高調波電力用半導体増幅器”に示さ
れた従来の半導体増幅器の回路構成図であり、図におい
て、１は入力端子、２は出力端子、３は電界効果トラン
ジスタ（以下、ＦＥＴと略す。）、１２はゲート端子、
１３はドレイン端子、１４はソース端子、１５はゲート
バイアス端子、１６はドレインバイアス端子、１７はゲ
ートバイアス印加用線路、１８はドレインバイアス印加
用線路、１９は入力用直流阻止コンデンサ、２０は出力
用直流阻止コンデンサ、２１は入力側インピーダンス整
合用線路、２２は出力側インピーダンス整合用線路、２
３は入力側インピーダンス整合用コンデンサ、２４は出
力側インピーダンス整合用コンデンサ、２５は基本波で
１／４波長の線路、２６は第２のＲＦ短絡用コンデンサ
である。
【０００３】次に動作について説明する。入力端子１か
ら入力した準マイクロ波あるいはマイクロ波の信号はＦ
ＥＴ３で増幅され出力端子２に出力される。半導体増幅
器の出力回路は、基本波で１／４波長の線路２５、第２
のＲＦ短絡用コンデンサ２６、出力側インピーダンス整
合用線路２２、出力側インピーダンス整合用コンデンサ
２４、ドレインバイアス印加用線路１８で構成されてい
る。基本波で１／４波長の線路２５によりＦＥＴのドレ
イン端子で２倍波は短絡され、つまり、ＦＥＴのドレイ
ン端子から負荷側を見込む２倍波負荷反射係数の振幅が
１、位相が−１８０゜となる。出力側インピーダンス整
合用線路２２、出力側インピーダンス整合用コンデンサ
２４は基本波において、ＦＥＴの出力インピーダンスを
負荷インピーダンスに整合している。
ら入力した準マイクロ波あるいはマイクロ波の信号はＦ
ＥＴ３で増幅され出力端子２に出力される。半導体増幅
器の出力回路は、基本波で１／４波長の線路２５、第２
のＲＦ短絡用コンデンサ２６、出力側インピーダンス整
合用線路２２、出力側インピーダンス整合用コンデンサ
２４、ドレインバイアス印加用線路１８で構成されてい
る。基本波で１／４波長の線路２５によりＦＥＴのドレ
イン端子で２倍波は短絡され、つまり、ＦＥＴのドレイ
ン端子から負荷側を見込む２倍波負荷反射係数の振幅が
１、位相が−１８０゜となる。出力側インピーダンス整
合用線路２２、出力側インピーダンス整合用コンデンサ
２４は基本波において、ＦＥＴの出力インピーダンスを
負荷インピーダンスに整合している。
【０００４】ここで、従来技術ではＦＥＴを高効率動作
させるためには出力端子であるドレインから負荷を見込
む２倍波負荷反射係数の振幅を１、位相を−１８０゜に
設定することが有効であると報告されており、従来の半
導体増幅器の例においては上記条件を満たす構成として
基本波で１／４波長の先端短絡線路をＦＥＴのドレイン
端子に設けていた。しかし、その後に効率を最大とする
２倍波負荷反射係数の位相は−９０゜〜−１８０゜付近
であることが報告されており、（参考文献、池田
他：”２倍波注入法によるＦＥＴの高効率動作特性”、
平２年度電子情報通信学会春季全国大会、Ｃ−６）、従
来の半導体増幅器では効率を十分高めることはできな
い。従来技術を改良し、２倍波負荷反射係数の振幅を
１、位相を−９０゜〜−１８０゜とする半導体増幅器を
構成するためにはＦＥＴのドレイン端子１３と基本波で
１／４波長の線路２５の間に位相調整用線路が必要とな
る。図３に、上記従来例の改良による半導体増幅器の回
路構成図を示す。図中、２７は位相調整用線路である。
位相調整用線路２７の長さは２倍波で３／８〜１／２波
長である。
させるためには出力端子であるドレインから負荷を見込
む２倍波負荷反射係数の振幅を１、位相を−１８０゜に
設定することが有効であると報告されており、従来の半
導体増幅器の例においては上記条件を満たす構成として
基本波で１／４波長の先端短絡線路をＦＥＴのドレイン
端子に設けていた。しかし、その後に効率を最大とする
２倍波負荷反射係数の位相は−９０゜〜−１８０゜付近
であることが報告されており、（参考文献、池田
他：”２倍波注入法によるＦＥＴの高効率動作特性”、
平２年度電子情報通信学会春季全国大会、Ｃ−６）、従
来の半導体増幅器では効率を十分高めることはできな
い。従来技術を改良し、２倍波負荷反射係数の振幅を
１、位相を−９０゜〜−１８０゜とする半導体増幅器を
構成するためにはＦＥＴのドレイン端子１３と基本波で
１／４波長の線路２５の間に位相調整用線路が必要とな
る。図３に、上記従来例の改良による半導体増幅器の回
路構成図を示す。図中、２７は位相調整用線路である。
位相調整用線路２７の長さは２倍波で３／８〜１／２波
長である。
【０００５】
【発明が解決しようとする課題】上記のような従来の半
導体増幅器では、効率を最大とする２倍波負荷反射係数
の位相が−９０゜〜−１８０゜であるので、ＦＥＴ３と
基本波で１／４波長の線路２５の間に位相調整用線路２
７が存在し、ＦＥＴ３から離れ基本波における位相回転
が大きくなっているところで基本波のインピーダンス整
合をすることになり、基本波におけるインピーダンス整
合が狭帯域となる問題点があった。
導体増幅器では、効率を最大とする２倍波負荷反射係数
の位相が−９０゜〜−１８０゜であるので、ＦＥＴ３と
基本波で１／４波長の線路２５の間に位相調整用線路２
７が存在し、ＦＥＴ３から離れ基本波における位相回転
が大きくなっているところで基本波のインピーダンス整
合をすることになり、基本波におけるインピーダンス整
合が狭帯域となる問題点があった。
【０００６】この発明は、かかる問題点を解決するため
になされたもので、基本波におけるインピーダンス整合
が広帯域にされた半導体増幅器を得ることを目的とす
る。
になされたもので、基本波におけるインピーダンス整合
が広帯域にされた半導体増幅器を得ることを目的とす
る。
【０００７】
【課題を解決するための手段】この発明に係る半導体増
幅器は、高調波処理回路を含む半導体増幅器において、
半導体増幅素子の出力端子と半導体増幅器の出力端子と
の間に設けた半導体増幅器の出力回路が、使用する基本
波の２倍波に対する開放点が入力端に形成される並列共
振回路と、上記半導体増幅素子の出力端子と上記並列共
振回路の入力端との間に接続され、上記半導体増幅素子
の出力端子に一端が接続された第１の接続線路、上記第
１の接続線路の他端に一端が接続され、他端が上記並列
共振回路の入力端に接続された第２の接続線路、上記第
１の接続線路と上記第２の接続線路との接続点に一端が
接続され、この接続点に２倍波での短絡点を形成しない
長さの他端が交流的に短絡された先端短絡線路から成る
位相調整用回路とを備え、上記位相調整用回路におい
て、先端短絡線路により基本波におけるインピーダンス
整合をとると共に、第１の接続線路と第２の接続線路お
よび先端短絡線路の或いは線路長或いは線路幅を、上記
２倍波での開放点に対して、上記半導体増幅素子から上
記半導体増幅器の出力端子側を見込む２倍波負荷反射係
数の位相を上記半導体素子の効率を最大にする所定の値
にするよう設定したことを特徴とするものである。
幅器は、高調波処理回路を含む半導体増幅器において、
半導体増幅素子の出力端子と半導体増幅器の出力端子と
の間に設けた半導体増幅器の出力回路が、使用する基本
波の２倍波に対する開放点が入力端に形成される並列共
振回路と、上記半導体増幅素子の出力端子と上記並列共
振回路の入力端との間に接続され、上記半導体増幅素子
の出力端子に一端が接続された第１の接続線路、上記第
１の接続線路の他端に一端が接続され、他端が上記並列
共振回路の入力端に接続された第２の接続線路、上記第
１の接続線路と上記第２の接続線路との接続点に一端が
接続され、この接続点に２倍波での短絡点を形成しない
長さの他端が交流的に短絡された先端短絡線路から成る
位相調整用回路とを備え、上記位相調整用回路におい
て、先端短絡線路により基本波におけるインピーダンス
整合をとると共に、第１の接続線路と第２の接続線路お
よび先端短絡線路の或いは線路長或いは線路幅を、上記
２倍波での開放点に対して、上記半導体増幅素子から上
記半導体増幅器の出力端子側を見込む２倍波負荷反射係
数の位相を上記半導体素子の効率を最大にする所定の値
にするよう設定したことを特徴とするものである。
【０００８】
【作用】上記のように構成された半導体増幅器では、半
導体増幅素子の出力端子と並列共振回路の入力端との間
に接続され、上記半導体増幅素子の出力端子に一端が接
続された第１の接続線路、上記第１の接続線路の他端に
一端が接続され、他端が上記並列共振回路の入力端に接
続された第２の接続線路、上記第１の接続線路と上記第
２の接続線路との接続点に一端が接続され、この接続点
に２倍波での短絡点を形成しない長さの他端が交流的に
短絡された先端短絡線路から成る位相調整用回路を備
え、上記位相調整用回路において、先端短絡線路により
基本波におけるインピーダンス整合をとると共に、第１
の接続線路と第２の接続線路および先端短絡線路の或い
は線路長或いは線路幅を、上記２倍波での開放点に対し
て、上記半導体増幅素子から上記半導体増幅器の出力端
子側を見込む２倍波負荷反射係数の位相を上記半導体素
子の効率を最大にする所定の値にするよう設定したの
で、第１の接続線路と第２の接続線路の長さを短く設定
でき、上記半導体増幅素子の２倍波負荷反射係数の位相
を所定の値にすると共に、基本波における位相回転が小
さい場所で基本波に対するインピーダンス整合ができ、
高効率とすることができると共に、広帯域に亙り基本波
におけるインピーダンス整合ができる。
導体増幅素子の出力端子と並列共振回路の入力端との間
に接続され、上記半導体増幅素子の出力端子に一端が接
続された第１の接続線路、上記第１の接続線路の他端に
一端が接続され、他端が上記並列共振回路の入力端に接
続された第２の接続線路、上記第１の接続線路と上記第
２の接続線路との接続点に一端が接続され、この接続点
に２倍波での短絡点を形成しない長さの他端が交流的に
短絡された先端短絡線路から成る位相調整用回路を備
え、上記位相調整用回路において、先端短絡線路により
基本波におけるインピーダンス整合をとると共に、第１
の接続線路と第２の接続線路および先端短絡線路の或い
は線路長或いは線路幅を、上記２倍波での開放点に対し
て、上記半導体増幅素子から上記半導体増幅器の出力端
子側を見込む２倍波負荷反射係数の位相を上記半導体素
子の効率を最大にする所定の値にするよう設定したの
で、第１の接続線路と第２の接続線路の長さを短く設定
でき、上記半導体増幅素子の２倍波負荷反射係数の位相
を所定の値にすると共に、基本波における位相回転が小
さい場所で基本波に対するインピーダンス整合ができ、
高効率とすることができると共に、広帯域に亙り基本波
におけるインピーダンス整合ができる。
【０００９】
【実施例】実施例１． 図１はこの発明の半導体増幅器の一実施例の構成を示す
回路構成図である。図において、１は入力端子、２は出
力端子、３は半導体増幅素子であるＦＥＴ、４は入力整
合回路、５は第１の接続線路、６は第２の接続線路、７
は先端短絡線路、８は第１のＲＦ短絡用コンデンサ、９
はキャパシタ、１０はインダクタ、１１は基本波インピ
ーダンス整合回路、１００はキャパシタ９およびインダ
クタ１０により構成された使用する基本波の２倍波に対
する並列共振回路である。ここで、出力回路は第１の接
続線路５、第２の接続線路６、先端短絡線路７、第１の
ＲＦ短絡用コンデンサ８、並列共振回路１００、基本波
インピーダンス整合回路１１で構成されている。インダ
クタ１０のインダクタンス値およびキャパシタ９のキャ
パシタンス値は、並列共振回路１００が２倍波で並列共
振するように選ぶ。また、第１の接続線路５、第２の接
続線路６、先端短絡線路７の線路幅および線路長は、Ｆ
ＥＴから負荷を見込む２倍波負荷反射係数の位相が−９
０゜〜−１８０゜となるように選ぶ。特に、先端短絡線
路７の線路長を２倍波で１／４波長とする場合には、第
１の接続線路５と第２の接続線路６の長さの和は２倍波
で１／８〜１／４波長となる。また、基本波インピーダ
ンス整合回路１１は、第１の接続線路５、先端短絡線路
７、第２の接続線路６および並列共振回路１００を介し
てＦＥＴ３を見込む基本波におけるインピーダンスを負
荷インピーダンスに整合させるように構成する。
回路構成図である。図において、１は入力端子、２は出
力端子、３は半導体増幅素子であるＦＥＴ、４は入力整
合回路、５は第１の接続線路、６は第２の接続線路、７
は先端短絡線路、８は第１のＲＦ短絡用コンデンサ、９
はキャパシタ、１０はインダクタ、１１は基本波インピ
ーダンス整合回路、１００はキャパシタ９およびインダ
クタ１０により構成された使用する基本波の２倍波に対
する並列共振回路である。ここで、出力回路は第１の接
続線路５、第２の接続線路６、先端短絡線路７、第１の
ＲＦ短絡用コンデンサ８、並列共振回路１００、基本波
インピーダンス整合回路１１で構成されている。インダ
クタ１０のインダクタンス値およびキャパシタ９のキャ
パシタンス値は、並列共振回路１００が２倍波で並列共
振するように選ぶ。また、第１の接続線路５、第２の接
続線路６、先端短絡線路７の線路幅および線路長は、Ｆ
ＥＴから負荷を見込む２倍波負荷反射係数の位相が−９
０゜〜−１８０゜となるように選ぶ。特に、先端短絡線
路７の線路長を２倍波で１／４波長とする場合には、第
１の接続線路５と第２の接続線路６の長さの和は２倍波
で１／８〜１／４波長となる。また、基本波インピーダ
ンス整合回路１１は、第１の接続線路５、先端短絡線路
７、第２の接続線路６および並列共振回路１００を介し
てＦＥＴ３を見込む基本波におけるインピーダンスを負
荷インピーダンスに整合させるように構成する。
【００１０】次に動作について説明する。入力端子１か
ら入力した信号は、ＦＥＴ３で増幅され、出力回路を経
て出力端子２に出力される。出力回路において、２倍波
に対する並列共振回路１００により２倍波に対する開放
点が作られ、この位相が第２の接続線路６、先端短絡線
路７、第１の接続線路５により調整され、ＦＥＴから負
荷を見込む２倍波負荷反射係数の位相は−９０゜〜−１
８０゜となる。ここで、先端短絡線路７の線路長を２倍
波で１／４波長とする場合には、先端短絡線路７は２倍
波に対しては影響なく、基本波に対しては１／８波長と
なりインダクタンスとして作用する。このとき第１の接
続線路５と第２の接続線路６の長さの和は２倍波で１／
８〜１／４波長となり、従来の位相調整用線路２７と比
べて短くできる。ＦＥＴの基本波における出力インピー
ダンスは容量性であるので、先端短絡線路７は基本波イ
ンピーダンスの容量成分を小さくするとともに抵抗成分
を大きくするように働き、基本波におけるインピーダン
ス整合素子として作用する。従って、基本波における位
相回転が小さい場所で基本波に対するインピーダンス整
合できるので、基本波におけるインピーダンス整合を広
帯域にできる。また、この実施例では、短い第１の接続
線路５および第２の接続線路６の後方に設けた基本波イ
ンピーダンス整合回路１１により、さらに基本波におけ
るインピーダンス整合を調整できるので、完全な広帯域
整合が可能となる。
ら入力した信号は、ＦＥＴ３で増幅され、出力回路を経
て出力端子２に出力される。出力回路において、２倍波
に対する並列共振回路１００により２倍波に対する開放
点が作られ、この位相が第２の接続線路６、先端短絡線
路７、第１の接続線路５により調整され、ＦＥＴから負
荷を見込む２倍波負荷反射係数の位相は−９０゜〜−１
８０゜となる。ここで、先端短絡線路７の線路長を２倍
波で１／４波長とする場合には、先端短絡線路７は２倍
波に対しては影響なく、基本波に対しては１／８波長と
なりインダクタンスとして作用する。このとき第１の接
続線路５と第２の接続線路６の長さの和は２倍波で１／
８〜１／４波長となり、従来の位相調整用線路２７と比
べて短くできる。ＦＥＴの基本波における出力インピー
ダンスは容量性であるので、先端短絡線路７は基本波イ
ンピーダンスの容量成分を小さくするとともに抵抗成分
を大きくするように働き、基本波におけるインピーダン
ス整合素子として作用する。従って、基本波における位
相回転が小さい場所で基本波に対するインピーダンス整
合できるので、基本波におけるインピーダンス整合を広
帯域にできる。また、この実施例では、短い第１の接続
線路５および第２の接続線路６の後方に設けた基本波イ
ンピーダンス整合回路１１により、さらに基本波におけ
るインピーダンス整合を調整できるので、完全な広帯域
整合が可能となる。
【００１１】なお、上記では、先端短絡線路７の線路長
を２倍波で１／４波長とする場合について説明してきた
が、この発明はこれに限らず先端短絡線路７の線路長を
２倍波で１／４波長以外の値に設定する場合でも、第１
の接続線路５と第２の接続線路６との接続点に２倍波で
の短絡点を形成しない長さであれば、前記したように２
倍波に対する並列共振回路１００により形成された２倍
波に対する開放点に対して、この位相を第１の接続線路
５と第２の接続線路６の線路長、線路幅を調整すること
により、ＦＥＴから負荷側を見込む２倍波負荷反射係数
の位相を効率を最大にする所定の値にできるので、高効
率とすることができると共に、基本波におけるインピー
ダンス整合を広帯域にできる。
を２倍波で１／４波長とする場合について説明してきた
が、この発明はこれに限らず先端短絡線路７の線路長を
２倍波で１／４波長以外の値に設定する場合でも、第１
の接続線路５と第２の接続線路６との接続点に２倍波で
の短絡点を形成しない長さであれば、前記したように２
倍波に対する並列共振回路１００により形成された２倍
波に対する開放点に対して、この位相を第１の接続線路
５と第２の接続線路６の線路長、線路幅を調整すること
により、ＦＥＴから負荷側を見込む２倍波負荷反射係数
の位相を効率を最大にする所定の値にできるので、高効
率とすることができると共に、基本波におけるインピー
ダンス整合を広帯域にできる。
【００１２】
【発明の効果】以上のようにこの発明によれば、半導体
増幅素子の出力端子と並列共振回路の入力端との間に接
続され、上記半導体増幅素子の出力端子に一端が接続さ
れた第１の接続線路、上記第１の接続線路の他端に一端
が接続され、他端が上記並列共振回路の入力端に接続さ
れた第２の接続線路、上記第１の接続線路と上記第２の
接続線路との接続点に一端が接続され、この接続点に２
倍波での短絡点を形成しない長さの他端が交流的に短絡
された先端短絡線路から成る位相調整用回路を備え、上
記位相調整用回路において、先端短絡線路により基本波
におけるインピーダンス整合をとると共に、第１の接続
線路と第２の接続線路および先端短絡線路の或いは線路
長或いは線路幅を、上記２倍波での開放点に対して、上
記半導体増幅素子から上記半導体増幅器の出力端子側を
見込む２倍波負荷反射係数の位相を上記半導体素子の効
率を最大にする所定の値にするよう設定したので、基本
波におけるインピーダンス整合が広帯域にされた高効率
な半導体増幅器を得られる効果がある。
増幅素子の出力端子と並列共振回路の入力端との間に接
続され、上記半導体増幅素子の出力端子に一端が接続さ
れた第１の接続線路、上記第１の接続線路の他端に一端
が接続され、他端が上記並列共振回路の入力端に接続さ
れた第２の接続線路、上記第１の接続線路と上記第２の
接続線路との接続点に一端が接続され、この接続点に２
倍波での短絡点を形成しない長さの他端が交流的に短絡
された先端短絡線路から成る位相調整用回路を備え、上
記位相調整用回路において、先端短絡線路により基本波
におけるインピーダンス整合をとると共に、第１の接続
線路と第２の接続線路および先端短絡線路の或いは線路
長或いは線路幅を、上記２倍波での開放点に対して、上
記半導体増幅素子から上記半導体増幅器の出力端子側を
見込む２倍波負荷反射係数の位相を上記半導体素子の効
率を最大にする所定の値にするよう設定したので、基本
波におけるインピーダンス整合が広帯域にされた高効率
な半導体増幅器を得られる効果がある。
【図１】この発明の実施例１を示す回路構成図である。
【図２】従来の半導体増幅器を示す構成図である。
【図３】従来のさらに他の半導体増幅を示す構成図であ
る。
る。
１ 入力端子 ２ 出力端子 ３ ＦＥＴ ５ 第１の接続線路 ６ 第２の接続線路 ７ 先端短絡線路 ８ 第１のＲＦ短絡用コンデンサ ９ キャパシタ １０ インダクタ １１ 基本波インピーダンス整合回路 １２ ゲート端子 １３ ドレイン端子 １４ ソース端子 １５ ゲートバイアス端子 １６ ドレインバイアス端子 １００ 並列共振回路 ２００ 位相調整用回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高木 直 鎌倉市大船五丁目１番１号 三菱電機株 式会社 電子システム研究所内 (56)参考文献 特開 昭63−92106（ＪＰ，Ａ) 特開 昭63−279608（ＪＰ，Ａ) 特開 平３−277005（ＪＰ，Ａ) 特開 平２−260905（ＪＰ，Ａ) 特開 昭60−103703（ＪＰ，Ａ) 実開 昭62−147921（ＪＰ，Ｕ) 豊崎、等、「900ＭＨｚ帯高効率モノ リシックＦＥＴ増幅器」（電子情報通信 学会技術研究報告ＭＷ91−46、平成３年 ７月18日発行）の図５。 (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 3/60 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (1)
- 【請求項１】 高調波処理回路を含む半導体増幅器にお
いて、半導体増幅素子の出力端子と半導体増幅器の出力
端子との間に設けた半導体増幅器の出力回路が、使用す
る基本波の２倍波に対する開放点が入力端に形成される
並列共振回路と、上記半導体増幅素子の出力端子と上記
並列共振回路の入力端との間に接続され、上記半導体増
幅素子の出力端子に一端が接続された第１の接続線路、
上記第１の接続線路の他端に一端が接続され、他端が上
記並列共振回路の入力端に接続された第２の接続線路、
上記第１の接続線路と上記第２の接続線路との接続点に
一端が接続され、この接続点に２倍波での短絡点を形成
しない長さの他端が交流的に短絡された先端短絡線路か
ら成る位相調整用回路とを備え、上記位相調整用回路に
おいて、先端短絡線路により基本波におけるインピーダ
ンス整合をとると共に、第１の接続線路と第２の接続線
路および先端短絡線路の或いは線路長或いは線路幅を、
上記２倍波での開放点に対して、上記半導体増幅素子か
ら上記半導体増幅器の出力端子側を見込む２倍波負荷反
射係数の位相を上記半導体素子の効率を最大にする所定
の値にするよう設定したことを特徴とする半導体増幅
器。
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|---|---|---|---|
| JP4002994A JP3006252B2 (ja) | 1992-01-10 | 1992-01-10 | 半導体増幅器 |
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| JP4002994A JP3006252B2 (ja) | 1992-01-10 | 1992-01-10 | 半導体増幅器 |
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ID=11544935
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-
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Non-Patent Citations (1)
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