JP2505442B2 - 半導体増幅器 - Google Patents
半導体増幅器Info
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- JP2505442B2 JP2505442B2 JP62037145A JP3714587A JP2505442B2 JP 2505442 B2 JP2505442 B2 JP 2505442B2 JP 62037145 A JP62037145 A JP 62037145A JP 3714587 A JP3714587 A JP 3714587A JP 2505442 B2 JP2505442 B2 JP 2505442B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、FET,トランジスタなどの増幅用半導体素
子を用いた半導体増幅器、特に移動通信用機器，その他
マイクロ波帯通信用機器一般に用いる高効率増幅器に関
するものである。
子を用いた半導体増幅器、特に移動通信用機器，その他
マイクロ波帯通信用機器一般に用いる高効率増幅器に関
するものである。
第５図は、例えば電子通信学会研究会資料MW83−24
“900MHz帯GaAs高効率電力増幅器”に示された従来の高
効率増幅器の斜視図である。
“900MHz帯GaAs高効率電力増幅器”に示された従来の高
効率増幅器の斜視図である。
図において、１は金属性のキャリア、２はキャリア１
上に設けられた入力側誘電体基板、３は同じく出力側誘
電体基板、４は上記誘電体基板2,3間に設けられたFETチ
ップ、５は直流阻止用の入力側チップコンデンサ、６は
同じく出力側チップコンデンサである。７は入力側バイ
アス用線路、８は出力側バイアス用線路、９は入力側低
インピーダンス線路、10は出力側低インピーダンス線
路、11は３倍波処理用先端開放線路、12は２倍波処理用
先端開放線路である。
上に設けられた入力側誘電体基板、３は同じく出力側誘
電体基板、４は上記誘電体基板2,3間に設けられたFETチ
ップ、５は直流阻止用の入力側チップコンデンサ、６は
同じく出力側チップコンデンサである。７は入力側バイ
アス用線路、８は出力側バイアス用線路、９は入力側低
インピーダンス線路、10は出力側低インピーダンス線
路、11は３倍波処理用先端開放線路、12は２倍波処理用
先端開放線路である。
上記入力側バイアス用線路7,入力側低インピーダンス
線路９は入力側誘電体基板２上に金属膜による連続した
マイクロストリップ線路を設けることにより構成する。
また、出力側バイアス用線路8,出力側低インピーダンス
線路10,3倍波処理用先端開放線路11,2倍波処理用先端開
放線路12は出力側誘電体基板３上に金属膜による連続し
たマイクロストリップ線路を設けることにより構成す
る。
線路９は入力側誘電体基板２上に金属膜による連続した
マイクロストリップ線路を設けることにより構成する。
また、出力側バイアス用線路8,出力側低インピーダンス
線路10,3倍波処理用先端開放線路11,2倍波処理用先端開
放線路12は出力側誘電体基板３上に金属膜による連続し
たマイクロストリップ線路を設けることにより構成す
る。
第６図は第５図の出力側等価回路図である。図におい
て、13は第１のインピーダンス整合用線路、14は第２の
インピーダンス整合用線路、15は第３のインピーダンス
整合用線路、16は第４のインピーダンス整合用線路、17
は出力側直流阻止コンデンサであり、上記第１〜第４の
インピーダンス整合用線路13〜16は第５図の出力側低イ
ンピーダンス線路10に相当する。また、図中破線で囲ん
だ部分はFET内部に相当するもので、18は電流源、19は
ドレイン抵抗、20はドレイン容量である。
て、13は第１のインピーダンス整合用線路、14は第２の
インピーダンス整合用線路、15は第３のインピーダンス
整合用線路、16は第４のインピーダンス整合用線路、17
は出力側直流阻止コンデンサであり、上記第１〜第４の
インピーダンス整合用線路13〜16は第５図の出力側低イ
ンピーダンス線路10に相当する。また、図中破線で囲ん
だ部分はFET内部に相当するもので、18は電流源、19は
ドレイン抵抗、20はドレイン容量である。
上記３倍波処理用先端開放線路11は、信号周波数の３
倍の周波数を有する高調波，すなわち３倍波において1/
4波長の長さの先端開放放線路であり、第６図中のＡ点
から負荷側を見込むインピーダンスが開放となる位置に
取付ける。また、２倍波処理用先端開放線路12は同様に
２倍波において1/4波長の長さの先端開放線路であり、
Ａ点から負荷側を見込むインピーダンスが短絡となる位
置に取付ける。一方、基本波におけるインピーダンス整
合は、インピーダンス整合回路を構成する第１のインピ
ーダンス整合用線路13,第２のインピーダンス整合用線
路14,第３のインピーダンス整合用線路15,第４のインピ
ーダンス整合用線路16及び３倍波処理用先端開放線路1
1,2倍波処理用先端開放線路12でとるものとする。
倍の周波数を有する高調波，すなわち３倍波において1/
4波長の長さの先端開放放線路であり、第６図中のＡ点
から負荷側を見込むインピーダンスが開放となる位置に
取付ける。また、２倍波処理用先端開放線路12は同様に
２倍波において1/4波長の長さの先端開放線路であり、
Ａ点から負荷側を見込むインピーダンスが短絡となる位
置に取付ける。一方、基本波におけるインピーダンス整
合は、インピーダンス整合回路を構成する第１のインピ
ーダンス整合用線路13,第２のインピーダンス整合用線
路14,第３のインピーダンス整合用線路15,第４のインピ
ーダンス整合用線路16及び３倍波処理用先端開放線路1
1,2倍波処理用先端開放線路12でとるものとする。
このように、基本波に対して整合,2倍波に対して短
絡,3倍波に対して開放のインピーダンス条件を満足する
出力回路を備えた増幅器をAB級,B級,C級など高調波成分
を発生する動作級で駆動すると、FETのドレイン電圧波
形は基本波電圧と３倍波電圧がたし合わされて矩形波に
近づき、ドレイン電流波形は近似的に半波整流波形とな
るので、FETは高効率動作する。
絡,3倍波に対して開放のインピーダンス条件を満足する
出力回路を備えた増幅器をAB級,B級,C級など高調波成分
を発生する動作級で駆動すると、FETのドレイン電圧波
形は基本波電圧と３倍波電圧がたし合わされて矩形波に
近づき、ドレイン電流波形は近似的に半波整流波形とな
るので、FETは高効率動作する。
なお、ここに示された高効率増幅器では、周波数帯域
が900MHz帯と比較的低いために、上記のインピーダンス
条件に対するドレイン容量20の影響は無視できる。
が900MHz帯と比較的低いために、上記のインピーダンス
条件に対するドレイン容量20の影響は無視できる。
従来の高効率増幅器は以上のように構成されているの
で、周波数帯域が高くなると、ドレイン容量部分の３倍
波に対するインピーダンスが低下し、３倍波に対するイ
ンピーダンス条件が開放からずれ、効率が低くなる問題
点があった。
で、周波数帯域が高くなると、ドレイン容量部分の３倍
波に対するインピーダンスが低下し、３倍波に対するイ
ンピーダンス条件が開放からずれ、効率が低くなる問題
点があった。
この発明は上記のような問題点を解消するためになさ
れたもので、高い周波数帯域においても３倍波について
開放の条件を実現できる高効率増幅器を得ることを目的
とする。
れたもので、高い周波数帯域においても３倍波について
開放の条件を実現できる高効率増幅器を得ることを目的
とする。
この発明に係る半導体増幅器は、増幅用半導体素子の
出力側に信号周波数の３倍波に対して当該半導体素子の
出力側内部容量と並列共振するインダクタンスを備えた
ものである。
出力側に信号周波数の３倍波に対して当該半導体素子の
出力側内部容量と並列共振するインダクタンスを備えた
ものである。
この発明における半導体増幅器は、３倍波において出
力側内部容量と並列共振するインダクタンスを設けるこ
とにより、３倍波に対して開放のインピーダンス条件を
確実に実現できるもので、周波数帯域が高い場合にも高
効率動作する。
力側内部容量と並列共振するインダクタンスを設けるこ
とにより、３倍波に対して開放のインピーダンス条件を
確実に実現できるもので、周波数帯域が高い場合にも高
効率動作する。
以下、この発明の一実施例を図について説明する。な
お、第５図，第６図に示した従来例と同一符号は同一又
は相当部分を示しており、その説明は省略する。
お、第５図，第６図に示した従来例と同一符号は同一又
は相当部分を示しており、その説明は省略する。
第１図は一実施例による高効率増幅器の全体構成を示
す斜視図、第２図は第１図のFETチップ４周辺部分を示
す拡大図である。各図において、21は誘電体基板2,3間
の金属性キャリア１上に設けられた第１のチップコンデ
ンサ、22は同じく第２のチップコンデンサ、23は本願の
インダクタンスに相当する第１の金属線、24は同じく第
２の金属線である。上記第１の金属線23の一端は第１の
チップコンデンサ21を介して接地され，他端はFETチッ
プ４の出力側電極となるドレイン端子4aに接続されてい
る。同様に、第２の金属線24の一端は第２のチップコン
デンサ22を介して設置され，他端はFETチップ４のドレ
イン端子4bに接続されている。
す斜視図、第２図は第１図のFETチップ４周辺部分を示
す拡大図である。各図において、21は誘電体基板2,3間
の金属性キャリア１上に設けられた第１のチップコンデ
ンサ、22は同じく第２のチップコンデンサ、23は本願の
インダクタンスに相当する第１の金属線、24は同じく第
２の金属線である。上記第１の金属線23の一端は第１の
チップコンデンサ21を介して接地され，他端はFETチッ
プ４の出力側電極となるドレイン端子4aに接続されてい
る。同様に、第２の金属線24の一端は第２のチップコン
デンサ22を介して設置され，他端はFETチップ４のドレ
イン端子4bに接続されている。
第３図は第１図の出力側等価回路図である。第３図に
おいて、25は上記各金属線23,24によるインダクタン
ス、26は各チップコンデンサ21,22による接地用容量で
ある。接地用容量26は十分大きな値とし、金属線のイン
ダクタンス25が３倍波においてドレイン容量20と並列共
振するように、第１の金属線23,第２の金属線24の長さ
を調整するものとする。
おいて、25は上記各金属線23,24によるインダクタン
ス、26は各チップコンデンサ21,22による接地用容量で
ある。接地用容量26は十分大きな値とし、金属線のイン
ダクタンス25が３倍波においてドレイン容量20と並列共
振するように、第１の金属線23,第２の金属線24の長さ
を調整するものとする。
一方、第１のインピーダンス整合用線路13,第２のイ
ンピーダンス整合用線路14,第３のインピーダンス整合
用線路15,第４のインピーダンス整合用線路16は基本波
に対してインピーダンス整合をとるように定める。ま
た、２倍波処理用先端開放線路12,3倍波処理用先端開放
線路11は、第３図中のＢ点から負荷側を見込むインピー
ダンスが２倍波に対して短絡,3倍波に対して開放となる
ように、取付け位置を定める。なお、２倍波処理用先端
開放線路12及び３倍波処理用先端開放線路11は基本波に
影響を与えることから、基本波におけるインピーダンス
整合はこれらの線路を含めて行うものとする。
ンピーダンス整合用線路14,第３のインピーダンス整合
用線路15,第４のインピーダンス整合用線路16は基本波
に対してインピーダンス整合をとるように定める。ま
た、２倍波処理用先端開放線路12,3倍波処理用先端開放
線路11は、第３図中のＢ点から負荷側を見込むインピー
ダンスが２倍波に対して短絡,3倍波に対して開放となる
ように、取付け位置を定める。なお、２倍波処理用先端
開放線路12及び３倍波処理用先端開放線路11は基本波に
影響を与えることから、基本波におけるインピーダンス
整合はこれらの線路を含めて行うものとする。
次に作用について説明する。従来の高効率増幅器で
は、FETのドレイン容量20による３倍波インピーダンス
の低下により、３倍波処理用先端開放線路11を取付けて
も３倍波に対して開放のインピーダンス条件を実現する
ことが困難であったが、この発明の高効率増幅器では、
ドレイン容量20と金属線のインダクタンス25が３倍波に
おいて並列共振することから、ドレイン容量20による３
倍波インピーダンスの低下が防止され、３倍波に対して
開放のインピーダンス条件が確実に実現できる。
は、FETのドレイン容量20による３倍波インピーダンス
の低下により、３倍波処理用先端開放線路11を取付けて
も３倍波に対して開放のインピーダンス条件を実現する
ことが困難であったが、この発明の高効率増幅器では、
ドレイン容量20と金属線のインダクタンス25が３倍波に
おいて並列共振することから、ドレイン容量20による３
倍波インピーダンスの低下が防止され、３倍波に対して
開放のインピーダンス条件が確実に実現できる。
以上のように構成した高効率増幅器をAB級,B級,C級の
ような高調波成分を発生する動作級で駆動すると、基本
波電圧と３倍波電圧が適正な位相でFETのドレイン端子
に表われ、ドレイン電圧波形は矩形波に近づき、ドレイ
ン電流波形は半波整流波形となるので効率は高くなる。
ような高調波成分を発生する動作級で駆動すると、基本
波電圧と３倍波電圧が適正な位相でFETのドレイン端子
に表われ、ドレイン電圧波形は矩形波に近づき、ドレイ
ン電流波形は半波整流波形となるので効率は高くなる。
第４図はこの発明の他の実施例を示す要部拡大図であ
る。第４図中、27は出力側誘電基板３上でFETチップ４
に隣接する部分に出力側低インピーダンス線路10と連続
して設けられたマイクロストリップ線路、28は上記マイ
クロストリップ線路27の開放端が接続された接地用チッ
プコンデンサである。この実施例においても、本願のイ
ンダクタンスに相当するマイクロストリップ線路27の長
さを、３倍波においてドレイン容量20と並列共振するよ
うに調整すれば、前記実施例と同様な効果を奏する。
る。第４図中、27は出力側誘電基板３上でFETチップ４
に隣接する部分に出力側低インピーダンス線路10と連続
して設けられたマイクロストリップ線路、28は上記マイ
クロストリップ線路27の開放端が接続された接地用チッ
プコンデンサである。この実施例においても、本願のイ
ンダクタンスに相当するマイクロストリップ線路27の長
さを、３倍波においてドレイン容量20と並列共振するよ
うに調整すれば、前記実施例と同様な効果を奏する。
〔発明の効果〕 以上のように、この発明によれば、増幅用半導体素子
の出力側に信号周波数の３倍波に対して当該半導体素子
の出力側内部容量と並列共振するインダクタンスを備え
たので、出力側内部容量による３倍波に対するインピー
ダンスの低下を防止でき、負荷側を見込む３倍波におけ
るインピーダンスを確実に開放に近づけることができる
ので、高い周波数帯域においても高効率動作させること
ができる効果がある。
の出力側に信号周波数の３倍波に対して当該半導体素子
の出力側内部容量と並列共振するインダクタンスを備え
たので、出力側内部容量による３倍波に対するインピー
ダンスの低下を防止でき、負荷側を見込む３倍波におけ
るインピーダンスを確実に開放に近づけることができる
ので、高い周波数帯域においても高効率動作させること
ができる効果がある。
第１図はこの発明の一実施例による高効率増幅器の斜視
図、第２図は第１図の要部拡大図、第３図は第１図の出
力側等価回路図、第４図はこの発明の他の実施例を示す
要部拡大図、第５図は従来の高効率増幅器の斜視図、第
６図は第５図の出力側等価回路図である。 図において、２は入力側誘電体基板、３は出力側誘電体
基板、４はFETチップ（増幅用半導体素子）、4a,4bはド
レイン端子（出力側電極）、９は入力側低インピーダン
ス線路（インピーダンス整合回路）、10は出力側低イン
ピーダンス線路（インピーダンス整合回路）、11は３倍
波処理用先端開放線路、12は２倍波処理用先端開放線
路、20はドレイン容量（出力側内部容量）、21,22,28は
チップコンデンサ、23,24は金属線（インダクタン
ス）、25はインダクタンス、26は接地用容量、27はマイ
クロストリップ線路（インダクタンス）である。 なお、図中、同一符号は同一又は相当部分を示す。
図、第２図は第１図の要部拡大図、第３図は第１図の出
力側等価回路図、第４図はこの発明の他の実施例を示す
要部拡大図、第５図は従来の高効率増幅器の斜視図、第
６図は第５図の出力側等価回路図である。 図において、２は入力側誘電体基板、３は出力側誘電体
基板、４はFETチップ（増幅用半導体素子）、4a,4bはド
レイン端子（出力側電極）、９は入力側低インピーダン
ス線路（インピーダンス整合回路）、10は出力側低イン
ピーダンス線路（インピーダンス整合回路）、11は３倍
波処理用先端開放線路、12は２倍波処理用先端開放線
路、20はドレイン容量（出力側内部容量）、21,22,28は
チップコンデンサ、23,24は金属線（インダクタン
ス）、25はインダクタンス、26は接地用容量、27はマイ
クロストリップ線路（インダクタンス）である。 なお、図中、同一符号は同一又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 武田 文雄 鎌倉市大船５丁目１番１号 三菱電機株 式会社情報電子研究所内 (56)参考文献 特開 昭60−178710（ＪＰ，Ａ) 特開 昭62−111（ＪＰ，Ａ)
Claims (3)
- 【請求項１】増幅用半導体素子の入力側及び出力側誘電
体基板上に設けられた信号周波数の基本波に対するイン
ピーダンス整合回路と、前記増幅用半導体素子の出力側
内部容量と並列共振して信号周波数の３倍波に対してイ
ンピーダンスが開放となるように前記増幅用半導体素子
の出力側に配置されたインダクタンスと、を備えたこと
を特徴とする半導体増幅器。 - 【請求項２】インダクタンスは、一端がコンデンサを介
して接地され，他端が増幅用半導体素子の出力側電極に
接続された金属線より成ることを特徴とする特許請求の
範囲第１項記載の半導体増幅器。 - 【請求項３】インダクタンスは、出力側誘電体基板上で
増幅用半導体素子と隣接する部分にインピーダンス整合
回路と連続して設けられ，開放端がコンデンサを介して
接地されたマイクロストリップ線路から成ることを特徴
とする特許請求の範囲第１項記載の半導体増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62037145A JP2505442B2 (ja) | 1987-02-20 | 1987-02-20 | 半導体増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62037145A JP2505442B2 (ja) | 1987-02-20 | 1987-02-20 | 半導体増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63204912A JPS63204912A (ja) | 1988-08-24 |
| JP2505442B2 true JP2505442B2 (ja) | 1996-06-12 |
Family
ID=12489445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62037145A Expired - Fee Related JP2505442B2 (ja) | 1987-02-20 | 1987-02-20 | 半導体増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2505442B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2503917B2 (ja) * | 1993-09-22 | 1996-06-05 | 日本電気株式会社 | 高効率電力増幅器 |
| JP3888785B2 (ja) | 1998-09-28 | 2007-03-07 | 三菱電機株式会社 | 高周波電力増幅器 |
| KR100437603B1 (ko) * | 2001-06-30 | 2004-06-26 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 신호 증폭 회로 및 그 제조 방법 |
| JP6156148B2 (ja) * | 2011-11-17 | 2017-07-05 | 日本電気株式会社 | 逆ｆ級増幅回路及び逆ｆ級増幅回路の寄生回路補償方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0754886B2 (ja) * | 1984-02-25 | 1995-06-07 | 日本電信電話株式会社 | 電力増幅器 |
| JPS62111A (ja) * | 1985-06-26 | 1987-01-06 | Fujitsu Ltd | マイクロ波電力増幅器 |
-
1987
- 1987-02-20 JP JP62037145A patent/JP2505442B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63204912A (ja) | 1988-08-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |