KR100437603B1 - 반도체 메모리 장치의 신호 증폭 회로 및 그 제조 방법 - Google Patents

반도체 메모리 장치의 신호 증폭 회로 및 그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 신호 증폭 회로 및 그 제조 방법에 관한 것으로, 메인 센스 앰프로부터 출력된 신호를 기존의 레벨 쉬프터 회로를 사용하여 출력 버퍼 쪽으로 전달하던 것을 메탈 배선형 변압기를 이용하여 승압시켜 전달하므로써, 래이아웃 면적을 줄일 수 있고, 또한 MOS 트랜지스터에 의한 신호의 지연을 인덕터를 사용하여 줄일 수 있는 잇점이 있다.

Description

반도체 메모리 장치의 신호 증폭 회로 및 그 제조 방법{CIRCUIT FOR SIGNAL TRANSFER IN SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 메모리 장치의 신호 증폭 회로 및 그 제조 방법에 관한 것으로, 특히 메탈(Metal) 배선형 변압기(Transformer)를 이용하여 입력 신호를 승압시켜 전달하는 신호 증폭 회로 및 그 제조 방법에 관한 것이다.
일반적으로, 디램(DRAM)의 메인 센스 앰프(main sense amplifier)에서 출력 버퍼까지는 배선의 길이가 매우 길기 때문에 데이타를 출력할 때 증폭하여 전송하게 된다. 이때, 센스 앰프와 출력 버퍼 사이에 전송되는 데이타를 증폭하기 위해 종래에는 레벨 쉬프터 회로를 사용하였다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 신호 증폭 회로의 구성도로서, 종래의 신호 증폭 회로인 레벨 쉬프터부(20)와 그 주변에 있는 버퍼부(10) 및 인버터(INV1)를 나타낸 것이다.
도시된 바와 같이, 상기 버퍼부(10)는 PMOS 및 NMOS 트랜지스터(P1)(N1)로 구성된 인버터 회로로 구성되며, 메인 센스 앰프(도시되지 않음) 쪽에서 전송된 신호(IN)를 수신하여 완충된 신호(A)를 노드(Nd1)로 출력한다.
상기 레벨 쉬프터부(20)는 전원 전압(Vcc : 3.3V) 공급노드와 노드(Nd2) 및 상기 전원 전압(Vcc : 3.3V) 공급노드와 출력 노드(Nd3) 사이에 크로스 커플드 구조로 연결된 PMOS 트랜지스터(P2)(P3)와, 게이트로 인가되는 페리 전압(Vperi : 2.5V)에 의해 상기 노드(Nd2)와 상기 노드(Nd1)의 전압을 등화시키는 NMOS 트랜지스터(N2)와, 상기 노드(Nd1)의 전압(A)에 의해 상기 노드(Nd3)의 전압(B)을 접지(Vss) 노드로 방전시키는 NMOS 트랜지스터(N3)로 구성된다. 상기 레벨 쉬프터부(20)는 상기 버퍼부(10)로부터 신호(A)를 수신하여 높은 전압으로 레벨 쉬프트된 신호(B)를 상기 출력 노드(Nd3)로 발생한다.
상기 레벨 쉬프터부(20)의 출력 신호(B)는 인버터(INV1)를 통해 전원 전압(Vcc) 또는 접지 전압(Vss)으로 완충되어 출력된다.
도 2는 종래의 신호 증폭 회로에 따른 입력 신호(IN) 및 출력 신호(OUT)의 파형도이다. 도시된 바와 같이, 입력 신호(IN)에 비해 출력 신호(OUT)가 높은 전압으로 증폭되어 있음을 알 수 있다.
그러나, 이와 같이 구성된 종래의 신호 증폭 회로(레벨 쉬프터부)는 입력 신호를 증폭하여 출력하기 위해 매우 큰 크기를 갖는 MOS 트랜지스터로 구성하기 때문에 래이아웃(Layout)면적을 많이 차지하는 문제점이 있었다. 또한, 신호 증폭 회로를 MOS 트랜지스터로 구성하기 때문에 도 2에 도시된 바와 같이, 입력 신호(IN)와 출력 신호(OUT) 사이에 딜레이가 발생된다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 메인 센스 앰프로부터 출력된 신호를 메탈 배선형 변압기를 이용하여 승압시켜서 출력 버퍼 쪽으로 전달하므로써, 래이아웃 면적과 신호의 딜레이를 줄인 신호 증폭 회로 및 그 제조 방법을 제공하는데 있다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 신호 증폭 회로의 구성도
도 2는 종래의 신호 증폭 회로에 따른 입력 신호 및 출력 신호의 파형도
도 3은 본 발명에 의한 반도체 메모리 장치의 신호 증폭 회로의 구성도
도 4는 본 발명의 신호 증폭 회로에 의한 입력 신호 및 출력 신호의 파형도
도 5는 본 발명의 신호 증폭 회로에서 사용한 변압기를 구현하는 방법을 설명하기 위한 설명도
* 도면의 주요부분에 대한 부호의 설명 *
110 : 버퍼부 120 : 변압기 회로부
상기 목적을 달성하기 위한, 본 발명에 의한 신호증폭회로의 제조방법은, 입력 신호를 증폭하여 출력하는 반도체 메모리 장치의 신호증폭회로 제조방법에 있어서, 상기 신호 증폭회로는 제 1 내지 제 3 메탈 라인을 이용하여 형성하되, 상기 제 2 메탈 라인으로 제 1 인덕터를 형성하고, 상기 제 1 메탈 라인과 상기 제 3 메탈 라인을 콘택으로 연결하여 제 2 인덕터를 형성하며, 상기 제 1 인덕터와 상기 제 2 인덕터 사이에 절연물을 형성하여 구성한 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 반도체 메모리 장치의 신호 증폭 회로는, 메인센스앰프 쪽에서 전송된 입력 신호에 의해 전원 전압을 전송하는 풀업 소자와, 상기 입력 신호에 의해 접지 전압을 전송하는 풀다운 소자로 구성된 버퍼 회로부와, 상기 버퍼 회로부로 부터의 신호를 수신하여 증폭된 신호를 발생하는 변압기 회로부를 구비한 것을 특징으로 한다.
상기 변압기 회로부는 상기 풀업 소자의 출력 노드와 상기 풀다운 소자의 출력 노드 사이에 연결된 제 1 인덕터와, 상기 제 1 인덕터와 대응되며 출력 노드와 접지 노드 사이에 연결된 제 2 인덕터로 구성된 것을 특징으로 한다.
상기 출력 노드와 상기 접지 노드 사이에 저항을 추가로 구성한 것을 특징으로 한다.
상기 제 2 인덕터의 권선비는 상기 제 1 인덕터의 권선비보다 높은 것을 특징으로 한다.
상기 풀업 소자는 PMOS 트랜지스터로 구성되고, 상기 풀다운 소자는 NMOS 트랜지스터로 구성된 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 3은 본 발명에 의한 반도체 메모리 장치의 신호 증폭 회로의 구성도로서, 신호 증폭 회로인 변압기 회로부(120)와 그 입력단에 있는 버퍼부(110)를 나타낸 것이다.
도시된 바와 같이, 상기 버퍼부(10)는 메인 센스 앰프(도시되지 않음) 쪽에서 전송된 신호(IN)가 '로직 로우'를 가질 때 페리 전압(Vperi: 2.5V)을 노드(Nd11)로 전송하는 PMOS 트랜지스터(P11)와, 상기 메인 센스 앰프 쪽에서 전송된 신호(IN)가 '로직 하이'를 가질 때 노드(Nd12)의 전압(AB)을 접지(Vss) 노드로 방전시키는 NMOS 트랜지스터(N11)로 구성된다.
즉, 상기 버퍼부(10)는 메인 센스 앰프 쪽에서 전송된 신호(IN)가 '로직 로우'일 때 페리 전압(Vperi)을 상기 노드(Nd11)로 전송하고, 상기 메인 센스 앰프 쪽에서 전송된 신호(IN)가 '로직 하이'를 가질 때 노드(Nd12)의 전압(AB)을 접지(Vss) 노드로 방전시킨다.
상기 변압기 회로부(120)는 상기 노드(Nd11)와 상기 노드(Nd12) 사이에 연결된 제 1 인덕터(L1)와, 상기 제 1 인덕터(L1)와 마주보는 위치에 있으며 출력 노드(Nd13)와 접지(Vss) 노드 사이에 연결된 제 2 인덕터(L2)와, 상기 출력 노드(Nd13)와 접지(Vss) 노드 사이에 연결된 저항(R1)으로 구성된다. 이때, 상기 제 2 인덕터(L2)의 권선비는 상기 제 1 인덕터(L1)의 권선비보다 높다.
따라서, 상기 변압기 회로부(120)는 도 4에 나타낸 파형도처럼, 입력 신호(IN)가 '로직 하이'일 때 승압된 전압(OUT)을 출력하고, 입력 신호(IN)가 '로직 로우'일 때는 네가티브 전압을 갖는 신호(OUT)를 출력한다.
도 5는 본 발명의 신호 증폭 회로에서 사용한 변압기를 구현하는 방법을 설명하기 위한 설명도이다.
도시된 바와 같이, 제 2 메탈 라인(M2)으로 상기 제 1 인덕터(L1)를 형성하고, 제 1 메탈 라인(M1)과 제 3 메탈 라인(M3)을 콘택으로 연결하여 상기 제 2 인덕터(L2)를 형성하고, 상기 제 1 인덕터(L1)와 상기 제 2 인덕터(L2) 사이에는 산화막 등의 절연물을 통하여 서로 분리시킴으로써 변압기가 구성된다.
이상에서 설명한 바와 같이, 본 발명에 의한 신호 증폭 회로 및 그 제조 방법에 의하면, 메인 센스 앰프로부터 출력된 신호를 기존의 레벨 쉬프터 회로를 사용하여 출력 버퍼 쪽으로 전달하던 것을 메탈 배선형 변압기를 이용하여 승압시켜 전달하므로써, 래이아웃 면적을 줄일 수 있다. 또한, 기존의 레벨 쉬프터 회로를 사용하므로써 MOS 트랜지스터에 의한 신호의 지연을 인덕터를 사용하여 줄일 수 있는 잇점이 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 입력 신호를 증폭하여 출력하는 반도체 메모리 장치의 신호증폭회로 제조방법에 있어서,
    상기 신호 증폭회로는 제 1 내지 제 3 메탈 라인을 이용하여 형성하되,
    상기 제 2 메탈 라인으로 제 1 인덕터를 형성하고, 상기 제 1 메탈 라인과 상기 제 3 메탈 라인을 콘택으로 연결하여 제 2 인덕터를 형성하며, 상기 제 1 인덕터와 상기 제 2 인덕터 사이에 절연물을 형성하여 구성한 것을 특징으로 하는 반도체 메모리 장치의 신호증폭회로 제조방법.
  2. 반도체 메모리 장치의 신호 증폭 회로에 있어서,
    메인센스앰프 쪽에서 전송된 입력 신호에 의해 전원 전압을 전송하는 풀업 소자와, 상기 입력 신호에 의해 접지 전압을 전송하는 풀다운 소자로 구성된 버퍼 회로부와,
    상기 버퍼 회로부로 부터의 신호를 수신하여 증폭된 신호를 발생하는 변압기 회로부를 구비한 것을 특징으로 하는 반도체 메모리 장치의 신호 증폭 회로.
  3. 제 2 항에 있어서, 상기 변압기 회로부는,
    상기 풀업 소자의 출력 노드와 상기 풀다운 소자의 출력 노드 사이에 연결된 제 1 인덕터와,
    상기 제 1 인덕터와 대응되며 출력 노드와 접지 노드 사이에 연결된 제 2 인덕터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 신호 증폭 회로.
  4. 제 3 항에 있어서
    상기 출력 노드와 상기 접지 노드 사이에 저항을 추가로 구성한 것을 특징으로 하는 반도체 메모리 장치의 신호 증폭 회로.
  5. 제 2 항에 있어서,
    상기 제 2 인덕터의 권선비는 상기 제 1 인덕터의 권선비보다 높은 것을 특징으로 하는 반도체 메모리 장치의 신호 증폭 회로.
  6. 제 2 항에 있어서,
    상기 풀업 소자는 PMOS 트랜지스터로 구성되고,
    상기 풀다운 소자는 NMOS 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 신호 증폭 회로.
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Citations (4)

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