KR100650712B1 - 게이트 분리 센스 앰프 - Google Patents

게이트 분리 센스 앰프 Download PDF

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Abstract

본 발명은 게이트 분리 센스앰프에 관한 것으로, 출력 단자와 데이타 신호를 입력하는 NMOS 트랜지스터의 드레인 단자 사이에 발생하는 전압 차이를 제거하여 동작속도를 향상시킬 수 있다. 이를 위한 본 발명의 게이트 분리 센스 앰프는 엑티브 동작시 입력 신호와 기준 신호의 전압차에 의해 증폭된 신호를 제1 출력단자 및 제2 출력단자로 출력하고 스탠바이 동작시 상기 제1 출력단자 및 상기 제2 출력단자를 프리차지 시키는 증폭부와, 상기 엑티브 동작시 접지전압으로 커런트 패스를 만들어주는 커런트 패스부와, 상기 증폭부와 상기 커런트 패스부 사이에 접속되며 상기 입력 신호를 게이트 입력으로 하는 제1 NMOS 트랜지스터와, 상기 증폭부와 상기 커런트 패스부 사이에 접속되며 상기 기준 신호를 게이트 입력으로 하는 제2 NMOS 트랜지스터와, 상기 제1 NMOS 트랜지스터의 양단에 접속되며 상기 제1 출력단자의 신호를 게이트 입력으로 하는 제3 NMOS 트랜지스터와, 상기 제2 NMOS 트랜지스터의 양단에 접속되며 상기 제2 출력단자의 신호에 게이트 입력으로 하는 제4 NMOS 트랜지스터로 구성된 입력부로 구성된다.

Description

게이트 분리 센스 앰프{GATE-ISOLATED SENSE AMPLIFIER}
도 1은 종래의 게이트 분리 센스 앰프의 회로도
도 2는 본 발명에 의한 게이트 분리 센스 앰프의 회로도
* 도면의 주요부분에 대한 부호의 설명 *
10, 100 : 입력부 20 : 증폭부
30 : 커런트 패스부
P1∼P4 : PMOS 트랜지스터
N1∼N8 : NMOS 트랜지스터
본 발명은 램버스 다이나믹 랜덤 엑세스 메모리(Rambus Dynamic Random Access Memory)의 입력 리시버(Input Receiver)에 사용되는 게이트 분리 센스 앰프(Gate-Isolated Sense Amplifier)에 관한 것으로, 특히 출력 단자와 데이타 신호를 입력하는 NMOS 트랜지스터의 드레인 단자 사이에 발생하는 전압 차이를 제거하여 동작속도를 향상시킨 게이트 분리 센스 앰프에 관한 것이다.
도 1은 종래의 게이트 분리 센스 앰프의 회로도이다.
종래의 게이트 분리 센스 앰프는 데이타 신호(data)를 입력하는 NMOS 트랜지스터(N3)와 기준전압(Vref)을 입력하는 NMOS 트랜지스터(N4)로 구성된 입력부(10)와, 전원전압(Vdd) 및 상기 입력부(10) 사이에 접속되며 상기 데이타 신호(data)와 기준전압(Vref)의 전압차에 의해 증폭된 신호를 출력 단자로 출력하는 증폭부(20)와, 상기 입력부(10) 및 접지전압(Vss) 사이에 접속되며 상기 클럭 신호(clk)에 의해 상기 접지전압으로 커런트 패스를 만들어주는 커런트 패스부(30)로 구성된다.
상기 입력부(10)는 데이타 신호(data)가 '하이'일때 노드(Nd1)의 전압을 노드(Nd5)로 전송하는 NMOS 트랜지스터(N3)와, 기준 전압(Vref)에 의해 노드(Nd2)의 전압을 노드(Nd6)로 전송하는 NMOS 트랜지스터(N4)로 구성된다.
상기 증폭부(20)는 출력 노드(Nd4)의 전압에 의해 전원전압(Vdd)을 출력 노드(Nd3)로 전송하는 PMOS 트랜지스터(P1)와, 상기 출력 노드(Nd3)의 전압에 의해 전원전압(Vdd)을 상기 출력 노드(Nd4)로 전송하는 PMOS 트랜지스터(P3)와, 상기 클럭 신호(clk)가 '로우'일때 전원전압(Vdd)을 상기 출력 노드(Nd3)로 전송하는 PMOS 트랜지스터(P2)와, 상기 클럭 신호(clk)가 '로우'일때 전원전압(Vdd)을 상기 출력 노드(Nd4)로 전송하는 PMOS 트랜지스터(P4)와, 상기 클럭 신호(CLK)가 '로우'일때 상기 출력 노드(Nd3)와 상기 출력 노드(Nd4)의 전압을 등화시키는 PMOS 트랜지스터(P5)와, 상기 출력 노드(Nd4)의 전압에 의해 상기 출력 노드(Nd3)의 전압을 상기 노드(Nd1)로 전송하는 NMOS 트랜지스터(N1)와, 상기 출력 노드(Nd3)의 전압에 의해 상기 출력 노드(Nd4)의 전압을 상기 노드(Nd2)로 전송하는 NMOS 트랜지스터(N2)로 구성된다. 상기 증폭부(20)는 PMOS 트랜지스터 및 NMOS 트랜지스터 로 구성된 인버터(P1, N1)와 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성된 인버터(P3, N2)가 스태크9stack) 구조로 연결되어 있다.
상기 커런트 패스부(30)는 클럭 신호(clk)가 '하이'일때 상기 노드(Nd5)의 전압을 접지전압(Vss)으로 방전하는 NMOS 트랜지스터(N5)와, 상기 클럭 신호(clk)가 '하이'일때 상기 노드(Nd6)의 전압을 접지전압(Vss)으로 방전하는 NMOS 트랜지스터(N6)로 구성된다.
종래의 게이트 분리 센스 앰프는 데이타 신호(data)를 센싱하는 엑티브 동작과 센스 앰프가 동작하지 않는 프리차지 동작으로 구분된다.
먼저, 엑티브 동작은 클럭 신호(clk)가 '하이'인 구간이다.
클럭 신호(clk)가 '하이'일때 NMOS 트랜지스터(N5)와 NMOS 트랜지스터(N6)가 턴온되어 접지전압(Vss)으로 커런트 패스를 형성시켜 준다. 이때, PMOS 트랜지스터(P2,P4,P5)는 턴오프 상태이다.
클럭 신호(clk)의 '하이' 구간에서 데이타 신호(data)가 입력되면, 입력된 데이타 신호(data)와 기준전압(Vref)의 차이로 인해 발생된 전압을 증폭부(20)의 인버터단(P1 및 N1, P3 및 N2)에서 증폭하여 출력하게 된다. 이때, 증폭된 신호를 출력하는 출력 노드(Nd3, Nd4)는 데이타 신호(data)를 증폭시키기 전에 이미 프리차지된 상태이므로 이전의 증폭된 값에 영향을 받지 않는다.
프리차지 동작은 클럭 신호(clk)가 '로우' 일때 동작되는 PMOS 트랜지스터(P2, P4)에 의해 출력 노드(Nd3)와 출력 노드(Nd4)를 전원전압(Vdd)으로 프리차지 시키게 된다. 그리고, PMOS 트랜지스터(P5)에 의해 출력 노드(Nd3)와 출 력 노드(Nd4)를 등화시키게 된다. 따라서, 출력 노드(Nd3, Nd4)는 다음에 입력되는 데이타 신호(data)를 증폭하기 전에 미리 프리차지시키기 때문에 이전에 증폭된 값에 영향을 받지 않도록 한다. 이때, 데이타 신호(data)를 입력하는 NMOS 트랜지스터(N3, N4)의 드레인 단자도 프리차지 되어야 한다. 즉, 프리차지 동작시 출력 노드(Nd3, Nd4)의 전압과 NMOS 트랜지스터(N3, N4)의 드레인 단자에 접속된 노드(Nd1, Nd2)의 전압이 동일한 전압을 가져야 한다. 만약, 프리차지시 출력 노드(Nd3, Nd4)의 전압과 NMOS 트랜지스터(N3, N4)의 드레인 단자에 접속된 노드(Nd1, Nd2)의 전압값이 차이가 나면 데드 존(dead zone)이 증가하게 된다.
그런데, 상기 구성을 갖는 종래의 게이트 분리 센스 앰프는 단순히 PMOS 트랜지스터(P1∼P4)의 전류 공급 능력에만 의존하고, 아울러 입력 전압의 차이에 대해서도 영향을 받는 구조이기 때문에 데이타 신호(data)를 입력하는 NMOS 트랜지스터(N3, N4)의 드레인 단자의 전압 차이가 크게 발생된다. 그러므로, 종래의 게이트 분리 센스 앰프는 데드 죤(dead zone)이 증가하는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 출력 단자와 데이타 신호를 입력하는 NMOS 트랜지스터의 드레인 단자 사이에 발생하는 전압 차이를 제거하여 동작속도를 향상시킨 게이트 분리 센스 앰프를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 게이트 분리 센스 앰프는,
엑티브 동작시 입력 신호와 기준 신호의 전압차에 의해 증폭된 신호를 제1 출력단자 및 제2 출력단자로 출력하고 스탠바이 동작시 상기 제1 출력단자 및 상기 제2 출력단자를 프리차지 시키는 증폭부와,
상기 엑티브 동작시 접지전압으로 커런트 패스를 만들어주는 커런트 패스부와,
상기 증폭부와 상기 커런트 패스부 사이에 접속되며 상기 입력 신호를 게이트 입력으로 하는 제1 NMOS 트랜지스터와, 상기 증폭부와 상기 커런트 패스부 사이에 접속되며 상기 기준 신호를 게이트 입력으로 하는 제2 NMOS 트랜지스터와, 상기 제1 NMOS 트랜지스터의 양단에 접속되며 상기 제1 출력단자의 신호를 게이트 입력으로 하는 제3 NMOS 트랜지스터와, 상기 제2 NMOS 트랜지스터의 양단에 접속되며 상기 제2 출력단자의 신호에 게이트 입력으로 하는 제4 NMOS 트랜지스터로 구성된 입력부를 구비한 것을 특징으로 한다.
상기 증폭부는 상기 제2 출력단자의 전압에 의해 전원전압을 상기 제1 출력단자로 전송하는 제1 PMOS 트랜지스터와, 상기 제1 출력단자의 전압에 의해 전원전압을 상기 제2 출력단자로 전송하는 제2 PMOS 트랜지스터와, 클럭 신호(clk)가 '로우'일때 전원전압을 상기 제1 출력단자로 전송하는 제3 PMOS 트랜지스터와, 상기 클럭 신호(clk)가 '로우'일때 전원전압을 상기 제2 출력단자로 전송하는 제4 PMOS 트랜지스터와, 상기 클럭 신호(CLK)가 '로우'일때 상기 제1 출력단자와 상기 제2 출력단자의 전압을 등화시키는 제5 PMOS 트랜지스터와, 상기 제2 출력단자의 전압에 의해 상기 제1 출력단자의 전압을 제1 노드로 전송하는 제5 NMOS 트랜지스터와, 상기 제1 출력단자의 전압에 의해 상기 제2 출력단자의 전압을 제2 노드로 전송하는 제6 NMOS 트랜지스터로 구성된다.
상기 입력부는 상기 입력 신호가 '하이'일때 상기 제1 노드의 전압을 제3 노드로 전송하는 제1 NMOS 트랜지스터와, 상기 기준 신호에 의해 상기 제2 노드의 전압을 제4 노드로 전송하는 제2 NMOS 트랜지스터와, 상기 제1 출력단자의 전압에 의해 상기 제1 노드의 전압을 상기 제3 노드로 전송하는 제3 NMOS 트랜지스터와, 상기 제2 출력단자의 전압에 의해 상기 제2 노드의 전압을 상기 제4 노드로 전송하는 제4 NMOS 트랜지스터로 구성된다.
상기 증폭부는 상기 클럭 신호(clk)가 '하이'일때 제3 노드의 전압을 접지전압으로 방전하는 제7 NMOS 트랜지스터와, 상기 클럭 신호(clk)가 '하이'일때 상기 제4 노드의 전압을 접지전압으로 방전하는 NMOS 트랜지스터로 구성된다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2는 본 발명에 의한 게이트 분리 센스 앰프의 회로도이다.
본 발명의 게이트 분리 센스 앰프는 엑티브 동작시 데이타 신호(data)와 기준전압(Vref)의 전압차에 의해 증폭된 신호를 출력단자(Nd3) 및 출력단자(Nd4)로 출력하고 스탠바이 동작시 상기 출력단자(Nd3) 및 출력단자(Nd4)를 프리차지 시키는 증폭부(20)와, 상기 엑티브 동작시 접지전압으로 커런트 패스를 만들어주는 커런트 패스부(30)와, 상기 증폭부(20)와 상기 커런트 패스부(30) 사이에 접속되며 상기 데이타 신호(data)를 게이트 입력으로 하는 NMOS 트랜지스터(N3)와, 상기 증폭부(20)와 상기 커런트 패스부(30) 사이에 접속되며 상기 기준전압(Vref)을 게이트 입력으로 하는 NMOS 트랜지스터(N4)와, 상기 NMOS 트랜지스터(N3)의 양단에 접속되며 상기 출력단자(Nd3)의 신호를 게이트 입력으로 하는 NMOS 트랜지스터(N7)와, 상기 NMOS 트랜지스터(N4)의 양단에 접속되며 상기 출력단자(Nd4)의 신호에 게이트 입력으로 하는 NMOS 트랜지스터(N8)로 구성된 입력부(100)로 구성된다.
상기 증폭부(20)는 출력 노드(Nd4)의 전압에 의해 전원전압(Vdd)을 출력 노드(Nd3)로 전송하는 PMOS 트랜지스터(P1)와, 상기 출력 노드(Nd3)의 전압에 의해 전원전압(Vdd)을 상기 출력 노드(Nd4)로 전송하는 PMOS 트랜지스터(P3)와, 상기 클럭 신호(clk)가 '로우'일때 전원전압(Vdd)을 상기 출력 노드(Nd3)로 전송하는 PMOS 트랜지스터(P2)와, 상기 클럭 신호(clk)가 '로우'일때 전원전압(Vdd)을 상기 출력 노드(Nd4)로 전송하는 PMOS 트랜지스터(P4)와, 상기 클럭 신호(CLK)가 '로우'일때 상기 출력 노드(Nd3)와 상기 출력 노드(Nd4)의 전압을 등화시키는 PMOS 트랜지스터(P5)와, 상기 출력 노드(Nd4)의 전압에 의해 상기 출력 노드(Nd3)의 전압을 상기 노드(Nd1)로 전송하는 NMOS 트랜지스터(N1)와, 상기 출력 노드(Nd3)의 전압에 의해 상기 출력 노드(Nd4)의 전압을 상기 노드(Nd2)로 전송하는 NMOS 트랜지스터(N2)로 구성된다. 상기 증폭부(20)는 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성된 인버터(P1, N1)와 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성된 인버터(P3, N2)가 스태크9stack) 구조로 연결되어 있다.
상기 커런트 패스부(30)는 클럭 신호(clk)가 '하이'일때 노드(Nd5)의 전압을 접지전압(Vss)으로 방전하는 NMOS 트랜지스터(N5)와, 상기 클럭 신호(clk)가 '하이'일때 노드(Nd6)의 전압을 접지전압(Vss)으로 방전하는 NMOS 트랜지스터(N6)로 구성된다.
상기 입력부(100)는 데이타 신호(data)가 '하이'일때 상기 노드(Nd1)의 전압을 상기 노드(Nd5)로 전송하는 NMOS 트랜지스터(N3)와, 기준 전압(Vref)에 의해 상기 노드(Nd2)의 전압을 상기 노드(Nd6)로 전송하는 NMOS 트랜지스터(N4)와, 상기 출력 노드(Nd3)의 전압에 의해 상기 노드(Nd1)의 전압을 상기 노드(Nd5)로 전송하는 NMOS 트랜지스터(N7)와, 상기 출력 노드(Nd4)의 전압에 의해 상기 노드(Nd2)의 전압을 상기 노드(Nd6)로 전송하는 NMOS 트랜지스터(N8)로 구성된다.
본 발명의 게이트 분리 센스앰프의 동작을 스탠바이 동작과 엑티브 동작으로 나누어서 설명한다.
먼저, 프리차지 동작은 클럭 신호(clk)가 '로우'일 때 일어난다. 클럭 신호(clk)가 '로우'일 때 PMOS 트랜지스터(P2, P4)가 턴온되어 출력 노드(Nd3)와 출력 노드(Nd4)로 각각 전원전압(Vdd)을 프리차지 시키게 된다. 이때, 프리차지하는 PMOS 트랜지스터(P2, P4)의 전류 공급 능력의 한계와 입력되는 데이타 신호(data)의 전압 차이로 인하여 NMOS 트랜지스터(N3, N4)의 드레인 단자에 연결된 노드(Nd1, Nd2)는 일정한 전압차이를 갖게 된다. 이 전압차이는 출력 노드(Nd3)의 신호와 출력 노드(Nd4)의 신호에 그대로 반영이 되게 된다. 만약, 출력 노드(Nd3)의 신호가 출력 노드(Nd4)의 신호보다 크면, 노드(Nd1)에 연결되어 있는 NMOS 트랜지스터(N7)에 전류를 흐르게 하여 노드(Nd1)의 전압을 낮게 한다. 그 리고, 시간이 지남에 따라 노드(Nd1)에 있는 기생 캐패시터를 충전하는 역할을 한다. 즉, 처음에는 일시적으로 노드(nD1)의 전압을 낮게 하였다가 시간이 지남에 따라서 높아지는 현상이 일어난다.
따라서, 본 발명의 게이트 분리 센스앰프는 NMOS 트랜지스터(N7, N8)로 포지티브 피드백(positive feedback)을 걸었기 때문에 게이트와 소오스의 전압차가 약간이라도 있으면 전류를 흐르게 하므로, 최종적으로 출력 노드(Nd3)와 노드(Nd1), 그리고 출력 노드(Nd3)와 노드(Nd1)의 전압차는 없게 된다.
증폭 동작은 클럭 신호(clk)가 '하이'일 때 인버터(P1, N1)와 인버터(P3, N2)에 의해 일어난다. 그리고, NMOS 트랜지스터(N7, N8)도 증폭에 기여한다.
출력노드(Nd3)와 출력노드(Nd4)의 전압차이가 약간이라도 있으면 NMOS 트랜지스터(N7) 또는 NMOS 트랜지스터(N8)가 동작하여 출력 노드(Nd1)의 전압과 출력 노드(Nd2)의 전압차이를 더욱 더 벌리게 만든다. 따라서, 본 발명의 게이트 분리 센스앰프는 종래의 게이트 분리 센스앰프보다 빠르게 동작할 수 있다.
이상에서 설명한 바와 같이, 본 발명의 게이트 분리 센스앰프는 출력 단자와 데이타 신호를 입력하는 NMOS 트랜지스터의 드레인 단자 사이에 발생하는 전압 차이를 제거하여 동작속도를 향상시킬 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이 다.

Claims (4)

  1. 게이트 분리 센스 앰프에 있어서,
    엑티브 동작시 입력 신호와 기준 신호의 전압차에 의해 증폭된 신호를 제1 출력단자 및 제2 출력단자로 출력하고 스탠바이 동작시 상기 제1 출력단자 및 상기 제2 출력단자를 프리차지 시키는 증폭부와,
    상기 엑티브 동작시 접지전압으로 커런트 패스를 만들어주는 커런트 패스부와,
    상기 증폭부와 상기 커런트 패스부 사이에 접속되며 상기 입력 신호를 게이트 입력으로 하는 제1 NMOS 트랜지스터와, 상기 증폭부와 상기 커런트 패스부 사이에 접속되며 상기 기준 신호를 게이트 입력으로 하는 제2 NMOS 트랜지스터와, 상기 제1 NMOS 트랜지스터의 양단에 접속되며 상기 제1 출력단자의 신호를 게이트 입력으로 하는 제3 NMOS 트랜지스터와, 상기 제2 NMOS 트랜지스터의 양단에 접속되며 상기 제2 출력단자의 신호에 게이트 입력으로 하는 제4 NMOS 트랜지스터로 구성된 입력부를 구비한 것을 특징으로 하는 게이트 분리 센스앰프.
  2. 제 1 항에 있어서, 상기 증폭부는,
    상기 제2 출력단자의 전압에 의해 전원전압을 상기 제1 출력단자로 전송하는 제1 PMOS 트랜지스터와, 상기 제1 출력단자의 전압에 의해 전원전압을 상기 제2 출력단자로 전송하는 제2 PMOS 트랜지스터와, 클럭 신호(clk)가 '로우'일때 전원전압 을 상기 제1 출력단자로 전송하는 제3 PMOS 트랜지스터와, 상기 클럭 신호(clk)가 '로우'일때 전원전압을 상기 제2 출력단자로 전송하는 제4 PMOS 트랜지스터와, 상기 클럭 신호(CLK)가 '로우'일때 상기 제1 출력단자와 상기 제2 출력단자의 전압을 등화시키는 제5 PMOS 트랜지스터와, 상기 제2 출력단자의 전압에 의해 상기 제1 출력단자의 전압을 제1 노드로 전송하는 제5 NMOS 트랜지스터와, 상기 제1 출력단자의 전압에 의해 상기 제2 출력단자의 전압을 제2 노드로 전송하는 제6 NMOS 트랜지스터로 구성된 것을 특징으로 하는 게이트 분리 센스앰프.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 입력부는,
    상기 입력 신호가 '하이'일때 상기 제1 노드의 전압을 제3 노드로 전송하는 제1 NMOS 트랜지스터와, 상기 기준 신호에 의해 상기 제2 노드의 전압을 제4 노드로 전송하는 제2 NMOS 트랜지스터와, 상기 제1 출력단자의 전압에 의해 상기 제1 노드의 전압을 상기 제3 노드로 전송하는 제3 NMOS 트랜지스터와, 상기 제2 출력단자의 전압에 의해 상기 제2 노드의 전압을 상기 제4 노드로 전송하는 제4 NMOS 트랜지스터로 구성된 것을 특징으로 하는 게이트 분리 센스앰프.
  4. 제 3 항에 있어서, 상기 증폭부는,
    상기 클럭 신호(clk)가 '하이'일때 제3 노드의 전압을 접지전압으로 방전하는 제7 NMOS 트랜지스터와, 상기 클럭 신호(clk)가 '하이'일때 상기 제4 노드의 전압을 접지전압으로 방전하는 NMOS 트랜지스터로 구성된 것을 특징으로 하는 게이트 분리 센스앰프.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5856939A (en) * 1995-11-13 1999-01-05 Micron Technology, Inc. Low voltage dynamic memory
KR19990013391U (ko) * 1997-09-25 1999-04-15 구본준 센스앰프 구동회로
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KR20000016862A (ko) * 1998-08-13 2000-03-25 윤종용 분리제어라인의큰부하에의한스피드손실을방지할수있는반도체메모리장치

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