JP2001053510A

JP2001053510A - 高周波回路

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Publication number: JP2001053510A
Application number: JP11221936A
Authority: JP
Inventors: Masafumi Shigaki; 雅文志垣
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-08-05
Filing date: 1999-08-05
Publication date: 2001-02-23

Abstract

(57)【要約】【課題】基本波を効率良く処理する高周波回路に関
し、基本波の２倍波に対して確実にショートの状態を実
現する。【解決手段】電界効果トランジスタやバイボーラトラ
ンジスタ等の半導体素子２の入力端子に入力整合回路１
を接続し、出力端子に出力整合回路５を接続し、半導体
素子２の出力端子に、略λ／４の長さのライン３の一端
を接続し、この略λ／４の長さのライン３の他端をキャ
パシタ４を介して接地し、半導体素子２の出力端子から
みて、略λ／４の長さのライン３の一端では基本波に対
してオープン、基本波の２倍波に対してはショートとす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電界効果トランジ
スタ（ＦＥＴ）やバイポーラトランジスタ等の半導体素
子に、入力整合回路を介して高周波信号を入力し、出力
整合回路を介して増幅等を行った高周波信号を出力する
高周波回路に関する。

【０００２】マイクロ波電力増幅器等の高周波回路に於
いては、基本波以外の高調波の信号が発生するから、基
本波に対する偶数波にはショート、奇数波にはオープン
となるような回路を構成することにより、高調波成分の
消費電力を略零として、効率を１００％に近づけること
が可能である。このような条件を与える回路は、既に各
種提案されているが、充分な特性を発揮できる回路構成
は実現されていない。本発明は、少なくとも２倍波に対
しては確実なショートの条件を実現できる高周波回路に
関するものである。

【０００３】

【従来の技術】従来例の高周波回路は、基本的にはオー
プンスタブを利用して基本波以外を抑圧しようとする構
成が一般的である。例えば、図７の（Ａ）は、マイクロ
波用の電界効果トランジスタ（ＦＥＴ）等の半導体素子
１０２の入力端子（ＦＥＴのゲート）に入力整合回路１
０１を接続し、その出力端子（ＦＥＴのドレイン）に出
力整合回路１０３を接続し、その出力端子に、基本波の
波長をλとして、λ／８の長さのオープンスタブ１０４
を接続した構成を示す。このλ／８の長さのオープンス
タブ１０４は、基本波の２倍波に対して１／４波長の長
さに相当するから、半導体素子１０２の出力端子からみ
て、２倍波に対してショートの状態を実現しようとする
ものである。

【０００４】又図７の（Ｂ）は、半導体素子１１２の入
力端子に入力整合回路１１１を接続し、その出力端子に
出力整合回路１１３を接続し、その出力整合回路１１３
の出力端子側にλ／８の長さのオープンスタブ１１４を
接続し、図７の（Ａ）の場合と同様に、このオープンス
タブ１１４は基本波の２倍波に対してショートの状態を
実現しようとするものである。

【０００５】又図７の（Ｃ）は、半導体素子１２２の入
力端子に入力整合回路１２１を接続し、その出力端子に
出力整合回路１２３を接続し、この出力整合回路１２３
を、半導体素子１２２からみて、基本波の２倍波に対し
てはショート、３倍波に対してはオープンの状態となる
ように、且つ基本波に対しては整合条件を満足するよう
に構成することを意図した場合を示す。

【０００６】又図８の（Ａ）は、半導体素子１３２の入
力端子に入力整合回路１３１を接続し、その出力端子に
λ／８の長さのオープンスタブ１３４を接続すると共
に、λ／８の長さのライン１３５を介して出力整合回路
１３３を接続し、この接続点に、λ／１２の長さのオー
プンスタブ１３６と、λ／２０の長さのオープンスタブ
１３７とを接続した構成も知られている（例えば、特開
平６−２０４７６４号公報参照）。

【０００７】又図８の（Ｂ）は、半導体素子１４２の入
力端子に入力整合回路１４１を接続し、その出力端子に
λ／４の長さのライン１４６を介して出力整合回路１４
３を接続し、その接続点にλ／８の長さのオープンスタ
ブ１４４と、λ／１２の長さのオープンスタブ１４５と
を接続した構成も知られている。

【０００８】又図８の（Ｃ）は、半導体素子１５２の入
力端子に入力整合回路１５１を接続し、その出力端子に
出力整合回路１５３を接続し、その出力整合回路１５３
の出力端子又は整合回路を構成するラインの中間に、ｎ
・λ／４（ｎ＝任意の整数）の長さのスタブ１５４とキ
ャパシタ１５５とを接続し、このキャパシタ１５５によ
りスタブ１５４を高周波的にアースに接続し、基本波に
対してはオープンとし、２倍波に対してはショートとす
る構成も知られている（例えば、特開平７−１１１４２
６号公報参照）。

【０００９】

【発明が解決しようとする課題】従来例の図７の（Ａ）
に示す構成は、半導体素子１０２の出力端子に近接して
λ／８のオープンスタブ１０４を接続したもので、その
出力端子からみて、基本波の２倍波に対してショートの
状態を実現するものであるが、基本波に対してはオープ
ンの状態ではないから、基本波は、このλ／８のオープ
ンスタブ１０４の影響を受けることになる。それによっ
て、出力整合回路１０３は、λ／８のオープンスタブ１
０４による影響を受けた基本波に対して整合をとる構成
が必要となり、最適な整合条件を実現することは困難と
なる問題がある。

【００１０】又図７の（Ｂ）に示す構成は、出力整合回
路１１３の出力端子側にλ／８のオープンスタブ１１４
を接続し、その接続点に於いて２倍波に対するショート
を実現しているものである。即ち、出力整合回路１１３
の出力端子側に於いて２倍波に対するショートを実現し
たとしても、半導体素子１１２の出力点からみて２倍波
に対するショートを実現した構成ではなく、従って、出
力整合回路１１３に於いて高調波の電力消費が生じるこ
とになり、所望の特性を得ることができないものであ
る。

【００１１】又図７の（Ｃ）に示す構成は、出力整合回
路１２３は、基本波の２倍波に対してショート、３倍波
に対してオープン、基本波に対して整合条件をそれぞれ
満足する回路構成とするものであるが、これは、理想条
件であって、そのような理想条件に従った具体的構成は
実現されていない。

【００１２】又図８の（Ａ）に示す構成は、図７の
（Ａ）に示す構成と同様に、半導体素子１３２の出力端
子にλ／８のオープンスタブ１３４を接続したもので、
半導体素子１３２の出力端子からみて２倍波に対するシ
ョートの状態を実現したとしても、基本波に対してはオ
ープン状態ではなく、従って、このλ／８のオープンス
タブ１３４の影響を受けた基本波は、ライン１３５によ
って補正できるものでもないから、出力整合回路１３３
に於ける整合条件を満足する回路構成を実現することは
困難である。

【００１３】又図８の（Ｂ）に示す構成は、λ／４のラ
イン１４６，λ／８のオープンスタブ１４４，λ／１２
のオープンスタブ１４５等が接続され、高調波の抑圧を
行うものであるが、基本波に対してそれぞれが影響を及
ぼすことになり、従って、出力整合回路１４３を基本波
に対して整合条件を満足するように設計，製作すること
は実際上不可能に近いものである。

【００１４】又図８の（Ｃ）に示す構成は、図７の
（Ｂ）に示す構成に比較して、出力整合回路１５３の出
力端子に於いては基本波に対してオープン、２倍波に対
してはショートの状態を形成することが可能となる。し
かし、２倍波は、出力整合回路１５３の出力端子に於い
てはショートとなるが、半導体素子１５２の出力端子に
於いては、出力整合回路１５３が介在していることによ
り、２倍波に対してはショートとならない問題がある。
この半導体素子１５２の出力端子に於いて２倍波に対し
てショートを実現するには、出力整合回路１５３のライ
ン長に対応してスタプ１５４の長さをλ／４以外の長さ
に設計する必要がある。従って、基本波に対してオープ
ン、２倍波に対してショートの理想状態を実現すること
は容易でない問題がある。

【００１５】本発明は、電界効果トランジスタ等の半導
体素子の出力端子に於いて、基本波に影響を与えること
なく、基本波の２倍波に対しては、確実にショートの条
件を実現することを目的とする。

【００１６】

【課題を解決するための手段】本発明の高周波回路は、
（１）入力整合回路１を電界効果トランジスタ等の半導
体素子２の入力端子に接続し、この半導体素子２の出力
端子に出力整合回路５を接続した高周波回路であって、
半導体素子２の出力端子に略λ／４（λ＝中心周波数の
波長）の長さのライン３の一端を接続し、このライン３
の他端をキャパシタ４を介して接地し、基本波に対して
はオープン、該基本波の２倍波に対しては確実にショー
トとなる構成を備えたものである。

【００１７】又（２）入力整合回路を介して高周波信号
を入力する半導体素子２を複数並列に設け、各半導体素
子の出力端子に近接して略λ／４の長さのラインの一端
を接続し、このラインの他端を共通のキャパシタを介し
て接地した構成とすることができる。

【００１８】又（３）入力整合回路を介して高周波信号
を入力する半導体素子２を複数並列に設け、各半導体素
子の出力端子に、全体の長さが略λ／４で略Ｕ字状のラ
インの一端を接続し、このラインの他端を、隣接する半
導体素子の出力端子に近接して接続した略Ｕ字状のライ
ンの他端と共に、共通のキャパシタを介して接地し、前
記ラインの一辺と他辺との間隔を、前記ラインの一辺と
前記半導体素子の出力端子に接続した出力用ラインとの
間の間隔より広くした構成とすることができる。

【００１９】又（４）入力整合回路を介して高周波信号
を入力する半導体素子２を複数並列に設け、各半導体素
子の出力端子に略λ／４の長さのラインの一端を接続
し、他端をキャパシタを介して接地し、半導体素子の出
力端子間を同一電位とする為の高周波インピーダンスが
大きいラインにより接続した構成とすることができる。

【００２０】又（５）半導体素子２の出力端子に略λ／
４の長さのラインの一端を接続し、このラインの他端を
キャパシタを介して接地し、且つこのキャパシタと前記
ラインとの接続点に、略λ／８の長さのオープンスタブ
を接続した構成とすることができる。

【００２１】

【発明の実施の形態】図１は本発明の原理説明図であ
り、１は入力整合回路、２はマイクロ波用電界効果トラ
ンジスタ等の半導体素子、３は基本波の波長をλとした
時に略λ／４の長さのライン、４はキャパシタ、５は出
力整合回路を示す。半導体素子２の入力端子（ＦＥＴの
ゲート）に入力整合回路１を接続し、出力端子（ＦＥＴ
のドレイン）に出力整合回路５を接続すると共に、その
出力端子（ＦＥＴのドレイン）にライン３の一端を接続
し、そのライン３の他端をキャパシタ４を介して接地す
る。なお、半導体素子２に対する動作電源等は図示を省
略している。

【００２２】半導体素子２の出力端子に接続したλ／４
の長さのライン３の他端は、キャパシタ４により高周波
的にはショート状態であるから、半導体素子２の出力端
子からみて、ライン３の一端は、基本波に対してはオー
プン状態となり、２倍波に対してはショート状態とな
る。即ち、基本波に対して影響を与えることなく、２倍
波を抑圧することができる。それにより、出力整合回路
５は、基本波に対してのみ整合条件を満足する構成とす
れば良いことになるから、λ／４の長さのライン３とは
独立的に出力整合回路５の設計が可能となる。なお、ラ
イン３の長さは、理論的にはλ／４とするものであり、
略λ／４の長さとすることができる。

【００２３】図２は本発明の第１の実施の形態の上面図
であり、１１は入力整合回路、１２は半導体素子、１３
はλ／４の長さのライン、１４はキャパシタ、１５は出
力整合回路、１６はキャリア、１７，１８はセラミック
等の誘電体基板、１９，２０は５０Ω等のライン、２
１，２２はバイアスライン、２３，２４はキャパシタ、
２５，２６はバイアス端子を示す。

【００２４】半導体素子１２の入力端子に入力整合回路
１１を接続し、出力端子に出力整合回路１５を接続する
と共に、その出力端子に最も近接した位置にλ／４の長
さのライン１３の一端を接続して、このライン１３の他
端をキャパシタ１４を介して接地する。即ち、図８の
（Ｃ）に示すような出力整合回路１５の出力端子に接続
するものではなく、半導体素子１２の出力端子（ＦＥＴ
のドレイン）に、他端をキャパシタ１４を介して接地し
たライン１３の一端を接続するものである。従って、半
導体素子１２の出力端子からみて、その出力端子とライ
ン１３との接続点では、基本波に対してオープン、２倍
波に対してはショートの状態となる。それにより、基本
波に影響を与えることなく、２倍波に対して確実にショ
ートの条件を実現することができるから、出力整合回路
１５は、基本波に対する整合条件を満足するように設計
すれば良いことになる。

【００２５】なお、入力整合回路１１と出力整合回路１
３とのパターンは、概要のみを示すもので、他のパター
ンとすることも可能である。又バイアスライン２１，２
２は、幅を細くしてインピーダンスを大きくし、且つλ
／４の長さとし、キャパシタ２３，２４を介して接地
し、ライン１９，２０との接続点では基本波に対してオ
ープンの状態とし、バイアス端子２５，２６により半導
体素子１２にバイアス電圧を印加するものである。な
お、バイアスライン２１，２２とキャパシタ２３，２４
との接続点から延長するオープンスタブは、この接続点
をショートとする為のλ／４の長さとすることができ
る。又複数のワイヤにより接続した場合を示している
が、各ラインの幅の金箔等によって接続する構成とする
ことも可能であり、又誘電体基板１７，１８を分離した
構成の場合を示すが、一体化した構成とすることも可能
である。

【００２６】図３は本発明の第２の実施の形態の上面図
であり、３２₁，３２₂は半導体素子、３３₁〜３３₄
は略λ／４の長さで略Ｕ字状のライン、３４₁〜３４₃
はキャパシタ、３６はキャリア、３７，３８は誘電体基
板、３９，４０は５０Ω等のライン、４１，４２はバイ
アスライン、４３，４４はキャパシタ、４５，４６はバ
イアス端子、４７₁，４７₂は高周波に対してはハイイ
ンピーダンスのラインを示す。

【００２７】この実施の形態は、入力整合回路を介して
高周波信号を入力する複数の半導体素子３２₁，３２₂
を並列接続して、例えば、高周波電力増幅器を構成する
ことができるものである。又ライン３９を含む分配回路
や入力整合回路のパターン及びライン４０を含む合成回
路や出力整合回路のパターンは、図示以外の各種のパタ
ーンを適用することができるものである。

【００２８】又入力側と出力側とのラインに、幅が細
く、且つ長さがλ／４のバイアスライン４１，４２の一
端を接続し、その他端をキャパシタ４３，４４を介して
接地し、バイアス端子４５，４６から共通に各半導体素
子３２₁，３２₂にバイアス電圧を印加する。電界効果
トランジスタの場合、ゲート・バイアス電圧及びドレイ
ン電圧を印加する。又幅が狭く、高周波インピーダンス
が大きいライン４７₁，４７₂により隣接配置された半
導体素子３２₁，３２₂の出力端子間を接続し、高周波
的には分離され、直流的には電位が同一となるように接
続し、発振防止を行う構成の一例を示す。

【００２９】又半導体素子３２₁，３２₂の出力端子
（ＦＥＴのドレイン）に直接又は最も近い位置の両側に
略λ／４の長さで略Ｕ字状のライン３３₁〜３３₄の一
端を接続し、他端をキャパシタ３４₁〜３４₃を介して
接地した場合の構成を示す。そして、隣接したライン３
３₂，３３₃の他端は、共通のキャパシタ３４₂に接続
している。それにより、部品点数を削減し、所要面積の
増大を抑制することができる。従って、半導体素子を更
に多数並列接続する場合も、それぞれ隣接する半導体素
子間に配置したキャパシタを、隣接するλ／４のライン
の他端に共通に接続することができる。

【００３０】図４は本発明の第２の実施の形態の要部拡
大説明図であり、図３と同一符号は同一部分を示し、
（Ａ）は、λ／４長さのライン３３₁〜３３₄を略Ｕ字
状のパターンとし、その一端を半導体素子３２₁，３２
₂の出力端子に近接して接続し、他端をキャパシタ３４
₁〜３４₃を介して接地し、ライン４７₁，４７₂によ
り、半導体素子３２₁，３２₂の出力端子の直流電位が
同一となるように接続する。即ち、ライン３３₂の一辺
と他辺との間をライン４７₁により接続し、ライン３３
₃の一辺と他辺との間をライン４７₂により接続する。
又出力用ライン４０₁，４０₂とライン３３₁〜３３₄
の一辺との間の間隔ｄ１と、ライン３３₁〜３３₄の一
辺と他辺との間隔ｄ２とは、ｄ１＜ｄ２の関係とする。
例えば、３・ｄ１＜ｄ２の関係とすることができる。

【００３１】この場合、半導体素子３２₁，３２₂の出
力端子に接続された出力用ライン４０₁，４０₂と間隔
ｄ１をおいて配置したライン３３₁〜３３₄の一辺に
は、出力用ライン４０₁，４０₂に流れる高周波信号と
同一位相の信号が流れることになる。従って、平行に近
接配置しても相互間の干渉は殆ど生じないことになる。
これに対して、ライン３３₁〜３３₄の一辺と他辺とは
折返した高周波信号が流れることになるから逆位相とな
る。従って、平行に近接配置すると相互間の干渉が生じ
ることになり、前述のように、間隔ｄ２を選定すること
になる。

【００３２】又図４の（Ｂ）は、ライン４７₁を省略し
た場合の略Ｕ字状のライン３３₁，３３₂のパターンの
要部を示す。又図４の（Ｃ）は、ライン３３₁，３３₂
の一辺と他辺とを、円弧状のラインではなく、直線状の
ラインにより接続した場合のパターンを示し、その場合
の直線状のラインの角部は削除した構成とする。なお、
略Ｕ字状のラインのパターンは図示の実施の形態のみに
限定されるものではなく、回路パターンに対応して適宜
に選定できるものである。

【００３３】図５は本発明の第３の実施の形態の上面図
であり、モノリシック型構成の要部を示し、５１₁，５
１₂は入力用ライン、５２₁，５２₂は半導体素子とし
ての電界効果トランジスタ、Ｇは入力端子としてのゲー
ト、Ｄは出力端子としてのドレイン、Ｓは図示を省略し
ているアース配線に接続するソース、５３₁〜５３₄は
略λ／４の長さのライン、５４₁〜５４₃はキャパシ
タ、５５₁，５５₂は出力用ライン、５６は出力端子、
５７はハイインピーダンスのラインを示す。

【００３４】この実施の形態に於いては、ＧａＡｓ等の
基板上に、既に知られている技術による拡散処理やパタ
ーニング処理により、半導体素子としての電界効果トラ
ンジスタやラインを形成したもので、入力整合回路，分
配回路路，バイアス回路等は図示を省略している。基板
上に形成した入力用ライン５１₁，５１₂に半導体素子
の入力端子としての電界効果トランジスタ５２₁，５２
₂のゲートＧを接続し、又略λ／４の長さのライン５３
₁〜５３₄の一端を、半導体素子の出力端子としての電
界効果トランジスタ５２₁，５２₂のドレインＤに接続
し、他端をキャパシタ５４₁〜５４₃に接続したパター
ンを形成する。

【００３５】このキャパシタ５４₁〜５４₃は、図示を
省略しているアース配線に下部電極を接続し、この下部
電極と誘電体を介在して設けた上部電極を有するもの
で、既に知られている技術を適用して容易に構成するこ
とができる。そして、キャパシタ５４₁〜５４₃の上部
電極にライン５３₁〜５３₄の他端を接続したパターン
とする。従って、電界効果トランジスタ５２₁，５２₂
の出力端子のドレインＤに、λ／４の長さのライン５３
₁〜５３₄を直接的に接続し、キャパシタ５４₁〜５４
₃により高周波的に接地した構成となるから、半導体素
子の出力端子、即ち、電界効果トランジスタ５２₁，５
２₂のドレインＤに於いて、基本波に対してはオープ
ン、２倍波に対してはショートの状態とすることができ
る。

【００３６】この場合、半導体素子の出力端子と出力用
ラインとの間をワイヤボンディングで接続する場合よ
り、出力端子に直接的にλ／４の長さのラインを接続す
ることができるから、特性を向上することが可能とな
る。なお、ライン５３₁〜５３₄のパターンは、キャパ
シタ５４₁〜５４₃の配置位置等と関連して、直線状或
いは図４に示すパターンとすることが可能である。

【００３７】図６は本発明の第４の実施の形態の説明図
であり、図１と同一符号は同一部分を示し、６はλ／８
の長さのオープンスタブである。このオープンスタブ６
は、ライン３とキャパシタ４との接続点に接続するもの
である。

【００３８】このオープンスタブ６を接続しない図１に
示す構成に於いて、取り扱う基本波の周波数が数ＧＨｚ
程度以上に高くなると、キャパシタ４の寄生インピーダ
ンス成分が無視できなくなる場合が生じる。その場合に
は、ライン３の他端をキャパシタ４を介して接地して
も、２倍波に対して完全なショート状態とすることがな
いことになる。なお、キャパシタ４を並列接続して寄生
インピーダンス成分を等価的に減少させることも考えら
れるが、キャパシタ４を多数設けることによるスペース
的な問題が生じる。

【００３９】そこで、λ／８の長さのオープンスタブ６
を接続することにより、λ／４の長さのライン３の他端
とキャパシタ４との接続点を、キャパシタ４の寄生イン
ピーダンス成分の有無に拘らず、２倍波に対してショー
ト状態とすることができる。従って、ライン３の一端、
即ち、半導体素子２の出力端子からみて、２倍波に対し
確実にショート状態を実現することができる。

【００４０】本発明は、前述の各実施の形態にのみ限定
されるものではなく、種々付加変更することができるも
のであり、半導体素子としては高周波用のバイポーラト
ランジスタを用いることも可能であり、又略λ／４の長
さのラインのパターンは、キャパシタの配置位置等を考
慮して任意のパターンとすることができる。

【００４１】

【発明の効果】以上説明したように、本発明は、入力整
合回路１を電界効果トランジスタ等の半導体素子２の入
力端子に接続し、この半導体素子２の出力端子に出力整
合回路５を接続し、その出力端子に直接又は近接して略
λ／４の長さのライン３の一端を接続し、このライン３
の他端をキャパシタ４を介して接地したことにより、半
導体素子２の出力端子に於いて、基本波に対してはオー
プン、２倍波に対しては確実にショートとすることがで
きる。

【００４２】従って、基本波には何ら影響を与えること
なく、２倍波を抑圧することができるから、出力整合回
路５は基本波に対する整合条件を満足する構成で良いこ
とにより、その設計，製作が容易となり、且つ高周波回
路としての特性を向上することができる。又ライン３
は、基本波及び２倍波に対して何れも同一の長さで所望
のオープンとショートとの状態を実現できるものである
から、その設計，製作も容易となる利点がある。

【００４３】又複数の半導体素子を並列接続して例えば
大電力増幅を行う場合、各半導体素子の出力端子に近接
してそれぞれ略λ／４の長さのラインの一端を接続し、
隣接したラインの他端を、共通のキャパシタを介して接
地することがきるもので、その場合も、各半導体素子の
出力端子に於いて、基本波に対してはオープン、２倍波
に対しては確実にショートとすることができる。又キャ
パシタの寄生インピーダンスが無視できない周波数帯域
に於いては、λ／８の長さのオープンスタブをライン３
とキャパシタ４との接続点に接続することにより、基本
波の２倍波に対してはショート状態とし、半導体素子の
出力端子からみて２倍波に対しては確実にショートとす
ることができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の第１の実施の形態の上面図である。

【図３】本発明の第２の実施の形態の上面図である。

【図４】本発明の第２の実施の形態の要部拡大説明図で
ある。

【図５】本発明の第３の実施の形態の上面図である。

【図６】本発明の第４の実施の形態の説明図である。

【図７】従来例の説明図である。

【図８】従来例の説明図である。

【符号の説明】

１入力整合回路２半導体素子３略λ／４の長さのライン４キャパシタ５出力整合回路

Claims

【特許請求の範囲】

【請求項１】入力整合回路を半導体素子の入力端子に
接続し、該半導体素子の出力端子に出力整合回路を接続
した高周波回路に於いて、前記半導体素子の出力端子に略λ／４の長さのラインの
一端を接続し、該ラインの他端をキャパシタを介して接
地し、基本波に対してオープン、該基本波の２倍波に対
してショートの構成を有することを特徴とする高周波回
路。
【請求項２】入力整合回路を介して高周波信号を入力
する前記半導体素子を複数並列に設け、各半導体素子の
出力端子に略λ／４の長さのラインの一端を接続し、該
ラインの他端を共通のキャパシタを介して接地した構成
を有することを特徴とする請求項１記載の高周波回路。
【請求項３】入力整合回路を介して高周波信号を入力
する前記半導体素子を複数並列に設け、各半導体素子の
出力端子に、全体の長さが略λ／４で略Ｕ字状のライン
の一端を接続し、該ラインの他端を、隣接する半導体素
子の出力端子に接続した略Ｕ字状のラインの他端と共
に、共通のキャパシタを介して接地し、前記ラインの一
辺と他辺との間隔を、前記ラインの一辺と前記半導体素
子の出力端子に接続した出力用ラインとの間の間隔より
広くした構成を有することを特徴とする請求項１又は２
記載の高周波回路。
【請求項４】入力整合回路を介して高周波信号を入力
する前記半導体素子を複数並列に設け、各半導体素子の
出力端子に略λ／４の長さのラインの一端を接続し、他
端をキャパシタを介して接地し、前記半導体素子の出力
端子間を同一電位とする為の高周波インピーダンスが大
きいラインにより接続した構成を有することを特徴とす
る請求項２又は３記載の高周波回路。
【請求項５】前記半導体素子の出力端子に略λ／４の
長さのラインの一端を接続し、該ラインの他端をキャバ
シタを介して接地し、且つ該キャパシタと前記ラインと
の接続点に、略λ／８の長さのオープンスタブを接続し
た構成を有することを特徴とする請求項１乃至４の何れ
か１項記載の高周波回路。