JPH07321505A

JPH07321505A - 移相器

Info

Publication number: JPH07321505A
Application number: JP6109539A
Authority: JP
Inventors: Kazuyoshi Inami; 和喜稲見; Michiaki Kasahara; 通明笠原; Hajime Kawano; 肇川▲の▼; Koichi Muroi; 浩一室井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-05-24
Filing date: 1994-05-24
Publication date: 1995-12-08
Anticipated expiration: 2016-10-09
Also published as: US5680079A; JP3216419B2; DE69525282D1; DE69525282T2; EP0684656A2; EP0684656A3; EP0684656B1

Abstract

(57)【要約】【目的】設定位相精度の周波数依存性が少なく１８０
度移相できる小型な移相器を得ることを目的とする。【構成】第１の入出力用線路ペア１６ａと第２の入出
力用線路ペア１６ｂとの間に第１〜第４のスイッチ１７
ａ，１７ｂ，１７ｃ，１７ｄを設け、これら第１〜第４
のスイッチ１７ａ，１７ｂ．１７ｃ，１７ｄをＯＮ／Ｏ
ＦＦさせることにより、第１の入出力用線路ペア１６ａ
と第２の入出力用線路ペア１６ｂとの接続経路を切換え
る構成とした。【効果】入出力用線路ペアの線路導体と接地導体との
関係を反転させて１８０度移相を行うため、小型でしか
も設定位相精度の周波数依存性が少ない移相器が得られ
る効果がある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、シリコン、ガリウム
ひ素（以下ＧａＡｓと称す）等の半導体基板に構成した
ＦＥＴ等をスイッチとして用い、同一の半導体基板に構
成したスロット線路の経路を切り換えてマイクロ波の信
号を移相する移相器に関するものである。

【０００２】

【従来の技術】図４７に従来の線路切換え形の移相器の
構造例を示す。図において、１は半導体基板、３はＦＥ
Ｔのドレイン電極、４はＦＥＴのゲート電極、５はＦＥ
Ｔのソース電極、６は前記ドレイン電極３、ゲート電極
４、ソース電極５を有するＦＥＴ、７はバイアス用抵
抗、８はバイアス用パッド、９は前記バイアス用抵抗７
及びバイアス用パッド８で構成されるバイアス回路、８
３は入出力用マイクロストリップ線路パターン、８４は
基準位相用マイクロストリップ線路パターン、８５は設
定位相用マイクロストリップ線路パターン、８６は半導
体基板１の裏面に形成されたグランドパターンである。
尚、ＦＥＴ６のゲート電極４にはバイアス回路９よりゲ
ートバイアス電圧を印加してＦＥＴ６をスイッチ動作さ
せ、その時、ＦＥＴ６のドレイン電圧、ソース電圧を直
流的に同電位とするためドレイン電極３、ソース電極５
を通常接地して用いるが、そのためのバイアス回路の図
示は省略してある。

【０００３】図４８は図４７に示した従来の線路切換え
形の移相器の動作説明図である。図において、１６は入
出力線路ペア、８７は単極双投スイッチ（以下ＳＰＤＴ
スイッチと称す）、８８は基準位相線路ペア、８９は設
定位相線路ペアである。

【０００４】次に動作について説明する。今ドレイン電
圧、ソース電圧を直流的に同電位例えば０Ｖとすると、
ゲート電圧を０Ｖとピンチオフ電圧とに切換えることに
より、ＦＥＴ６のドレイン電極３とソース電極５間はマ
イクロ波信号が、通過、遮断のスイッチ動作をする。従
って第１のＦＥＴ６ａと第２のＦＥＴ６ｂをペアとして
用い、それぞれのゲート電極４ａ，４ｂにどちらか一方
に０Ｖ、他方にピンチオフ電圧を印加し、同時に互いの
バイアス電圧を切換えることにより第１、第２のＦＥＴ
６ａ，６ｂは、ＳＰＤＴスイッチとして動作する。この
ＳＰＤＴスイッチは図４８の８７ａに示す第１のＳＰＤ
Ｔスイッチに相当する。同様に第３のＦＥＴ６ｃ、第４
のＦＥＴ６ｄをペアとして用い、それぞれのゲート電極
４ｃ，４ｄのうちの一方に０Ｖ、他方にピンチオフ電圧
を印加し、同時に互いのバイアス電圧を切換えることに
より第３、第４のＦＥＴ６ｃ，６ｄはＳＰＤＴスイッチ
として動作する。このＳＰＤＴスイッチは図４８の８７
ｂに示す第２のＳＰＤＴスイッチに相当する。同様に図
４７の入出力用マイクロストリップ線路パターン８３
ａ，８３ｂはそれぞれ図４８の入出力用線路ペア１６
ａ，１６ｂに相当し、図４７の基準位相用マイクロスト
リップ線路パターン８４は図４８の基準位相線路ペア８
８に、図４７の設定位相マイクロストリップ線路パター
ン８５は図４８の設定位相線路ペア８９に相当する。

【０００５】図４８において、第１の入出力用線路ペア
１６ａにより入力したマイクロ波信号は第１のＳＰＤＴ
スイッチ８７ａ、基準位相線路ペア８８、第２のＳＰＤ
Ｔスイッチ８７ｂを通過し、第２の入出力用線路ペア１
６ｂより出力する。ここで両ＳＰＤＴスイッチ８７ａ，
８７ｂを切換え、マイクロ波信号の伝搬経路を設定位相
線路ペア８９側に切換えると、マイクロ波信号を経路の
電気長差分だけ移相することができる。この時の電気長
差分をΔＬ、マイクロ波信号周波数をｆ、光速をＣとす
ると、位相量θは、θ＝２πｆΔＬ／Ｃなる式で与えら
れる。

【０００６】

【発明が解決しようとする課題】従来の線路切換え形の
移相器は以上のように構成され、前述の動作原理を基に
しているため、移相量を導出する式（θ＝２πｆΔＬ／
Ｃ）からわかるように、設定位相を大きくするために
は、図４７に示す設定位相用マイクロストリップ線路パ
ターン８５を長くする必要があり、結果的に回路構成の
大型化を招き、また線路長延長に伴う設定位相の周波数
特性が大きくなるなどの課題があった。

【０００７】この発明は、上記のような課題を解消する
ためになされたものであり、小型で、設定位相精度の周
波数依存性が少なく１８０度移相できる移相器を得るこ
とを目的とする。

【０００８】

【課題を解決するための手段】この発明の移相器は、第
１の入出力用線路ペアと第２の入出力用線路ペアとの間
に第１〜第４のスイッチを設け、これら第１〜第４のス
イッチをＯＮ／ＯＦＦさせることにより、第１の入出力
用線路ペアと第２の入出力用線路ペアとの接続経路を切
換え、入出力用線路ペアを構成する線路導体と接地導体
との関係を入出力間で反転するようにしたものである。

【０００９】また、この発明の移相器は、半導体基板上
の第１の入出力用スロット線路パターンペアと第２の入
出力用スロット線路パターンペアとの間に、前記第１、
第２の入出力用スロット線路パターンペアと平行な方向
にゲート幅を有する第１〜第４のＦＥＴを設け、前記第
１の入出力用スロット線路パターンペアと前記第２の入
出力用スロット線路パターンペアとの接続経路を前記第
１〜第４のＦＥＴで切換えるようにしたものである。

【００１０】この発明の移相器は、前記第１〜第４のＦ
ＥＴを前記第１、第２の入出力用スロット線路パターン
ペアに対して直交した方向に梯子状に配したものであ
る。

【００１１】この発明の移相器は、前記第１〜第４のＦ
ＥＴのゲート幅方向を前記第１、第２の入出力用スロッ
ト線路パターンペアに対して直交する方向に配したもの
である。

【００１２】またこの発明の移相器は、ゲート幅方向を
前記第１、第２の入出力用スロット線路パターンペアに
対して直交する方向に配された前記第１〜第４のＦＥＴ
を、小型化のため前記第１、第２の入出力用スロット線
路パターンペアに対して平行な方向に梯子状に配したも
のである。

【００１３】この発明の移相器は、前記第１〜第４のＦ
ＥＴそれぞれを低損失化のため複数の単位ＦＥＴの並列
接続で構成したものである。

【００１４】またこの発明の移相器は、半導体基板上の
第１の入出力用スロット線路パターンペアと第２の入出
力用スロット線路パターンペアとの間に、第１〜第４の
ダイオードを設け、前記第１の入出力用スロット線路パ
ターンペアと前記第２の入出力用スロット線路パターン
ペアとの接続経路を前記第１〜第４のダイオードで切換
えるようにしたものである。

【００１５】この発明の移相器は、前記第１のＦＥＴの
ゲート電極と第２のＦＥＴのゲート電極とを抵抗あるい
は線路パターンを介して接続し、前記第２のＦＥＴのゲ
ート電極と前記第４のＦＥＴのゲート電極を抵抗あるい
は線路パターンを介して接続したものである。

【００１６】またこの発明の移相器は、前記第１、第２
の入出力用スロット線路パターンペアの外側に第１、第
２の入出力用コプレナー線路パターンを設けたものであ
る。

【００１７】この発明の移相器は、前記第１、第２の入
出力用スロット線路パターンペアの外側に第１、第２の
入出力用マイクロストリップ線路パターンを設けたもの
である。

【００１８】またこの発明の移相器は、前記第１、第２
の入出力用コプレナー線路パターンの半導体基板の裏面
にグランドパターンを設けそれぞれのリターンパターン
ペアをバイアホールで前記グランドパターンと接続した
ものである。

【００１９】この発明の移相器は、半導体基板の裏面に
グランドパターンを設け前記第１、第２の入出力用スロ
ット線路パターンペアと前記第１の入出力用マイクロス
トリップ線路パターンの間に一方のパターン幅が細い第
１のスロット線路パターンペアを配し、前記第２の入出
力用スロット線路パターンペアと前記第２の入出力用マ
イクロストリップ線路パターンの間に一方のパターン幅
が細い第２のスロット線路パターンペアを配したもので
ある。

【００２０】またこの発明の移相器は、半導体基板裏面
全面にグランドパターンを設け、リターンパターンペア
が前記グランドパターンと接続された前記第１の入出力
用コプレナー線路パターンと前記第１の入出力用スロッ
ト線路パターンペアの間に一方のパターン幅が細い第１
のスロット線路パターンペアを配し、リターンパターン
ペアが前記グランドパターンと接続された前記第２の入
出力用コプレナー線路パターンと前記第２の入出力用ス
ロット線路パターンペアの間に一方のパターン幅が細い
第２のスロット線路パターンペアを配したものである。

【００２１】この発明の移相器は、前記第１、第２のス
ロット線路パターンペアと前記グランドパターンとで構
成されるマイクロストリップ線路の総線路長を使用周波
数に対し概略１／４波長としたものである。

【００２２】またこの発明の移相器は、前記第１の入出
力用マイクロストリップ線路パターンと前記第１のスロ
ット線路パターンペアの内の細いパターンとの接続部に
一端が接地された第１のコンデンサを接続し、前記第２
の入出力用マイクロストリップ線路パターンと前記第２
のスロット線路パターンペアの内の細いパターンとの接
続部に一端が接地された第２のコンデンサを接続したも
のである。

【００２３】この発明の移相器は、リターンパターンペ
アが接地された前記第１の入出力用コプレナー線路パタ
ーンの信号線路パターンと前記第１のスロット線路パタ
ーンペアの内の細いパターンとの接続部に一端が接地さ
れた第１のコンデンサを接続し、リターンパターンペア
が接地された前記第２の入出力用コプレナー線路パター
ンの信号線路パターンと前記第２のスロット線路パター
ンペアの内の細いパターンとの接続部に一端が接地され
た第２のコンデンサを接続したものである。

【００２４】またこの発明の移相器は、前記第１の入出
力用マイクロストリップ線路パターンと前記第１のスロ
ット線路パターンペアの接続点に、直列接続された第１
のコンデンサと第５のＦＥＴを並列に接続し、前記第２
の入出力用マイクロストリップ線路パターンと前記第２
のスロット線路パターンペアの接続点に、直列接続され
た第２のコンデンサと第５のＦＥＴを並列に接続したも
のである。

【００２５】この発明の移相器は、前記第１の入出力用
マイクロストリップ線路パターンと前記第１のスロット
線路パターンペアの接続点に、直列接続された第１のコ
ンデンサと第５のダイオードを並列に接続し、前記第２
の入出力用マイクロストリップ線路パターンと前記第２
のスロット線路パターンペアの接続点に、直列接続され
た第２のコンデンサと第５のダイオードを並列に接続し
たものである。

【００２６】またこの発明の移相器は、前記第１のスロ
ット線路パターンペアと前記第１の入出力用マイクロス
トリップ線路パターン間にグランドパターンを半導体基
板上面に有する第１のマイクロストリップ線路パターン
を配し、前記第２のスロット線路パターンペアと前記第
２の入出力用マイクロストリップ線路パターン間にグラ
ンドパターンを半導体基板上面に有する第２のマイクロ
ストリップ線路パターンを配したものである。

【００２７】この発明の移相器は、リターンパターンペ
アが接地された前記第１の入出力用コプレナー線路パタ
ーンと前記第１のスロット線路パターンペア間にグラン
ドパターンを半導体基板上面に有する第１のマイクロス
トリップ線路パターンを配し、リターンパターンペアが
接地された前記第２の入出力用コプレナー線路パターン
と前記第２のスロット線路パターンペア間にグランドパ
ターンを半導体基板上面に有する第２のマイクロストリ
ップ線路パターンを配したものである。

【００２８】またこの発明の移相器は、前記第１のスロ
ット線路パターンペアと前記第１の入出力用マイクロス
トリップ線路パターン間にグランドパターンを設け、こ
のグランドパターンの一部を下地電極とする第１の平行
平板コンデンサを設け、前記第１のスロット線路パター
ンペアの内の細いパターンと前記第１の平行平板コンデ
ンサの上地電極と前記第１の入出力用マイクロストリッ
プ線路パターンとをエアブリッジで接続し、前記第２の
スロット線路パターンペアと前記第２の入出力用マイク
ロストリップ線路パターン間にグランドパターンを設
け、このグランドパターンの一部を下地電極とする第２
の平行平板コンデンサを設け、前記第２のスロット線路
パターンペアの内の細いパターンと前記第２の平行平板
コンデンサの上地電極と前記第２の入出力用マイクロス
トリップ線路パターンとをエアブリッジで接続したもの
である。

【００２９】この発明の移相器は、リターンパターンペ
アが接地された前記第１の入出力用コプレナー線路パタ
ーンと前記第１のスロット線路パターンペア間にグラン
ドパターンを設け、このグランドパターンの一部を下地
電極とする第１の平行平板コンデンサを設け、前記第１
のスロット線路パターンペアの内の細いパターンと前記
第１の平行平板コンデンサの上地電極と前記第１の入出
力用コプレナー線路パターンの信号線路パターンとをエ
アブリッジで接続し、リターンパターンペアが接地され
た前記第２の入出力用コプレナー線路パターンと前記第
２のスロット線路パターンペア間にグランドパターンを
設け、このグランドパターンの一部を下地電極とする第
２の平行平板コンデンサを設け、前記第２のスロット線
路パターンペアの内の細いパターンと前記第２の平行平
板コンデンサの上地電極と前記第２の入出力用コプレナ
ー線路パターンの信号線路パターンとをエアブリッジで
接続したものである。

【００３０】またこの発明の移相器は、前記入出力用ス
ロット線路パターンペアの一方と前記グランドパターン
を接続するバイアホールの前に直流カットのためのコン
デンサを配したものである。

【００３１】

【作用】この発明は、第１の入出力用線路ペアと第２の
入出力用線路ペアとの接続経路を第１〜第４のスイッチ
で切換えるようにしたことにより、第１の入出力用線路
ペアと第２の入出力用線路ペアとの線路導体と接地導体
との関係が逆になり、伝搬する交流電圧の正負が反転し
１８０度移相することができる。

【００３２】また、この発明は、半導体基板上の第１の
入出力用スロット線路パターンペアと第２の入出力用ス
ロット線路パターンペアとの間に、前記第１、第２の入
出力用スロット線路パターンペアと平行な方向にゲート
幅を有する第１〜第４のＦＥＴを設け、前記第１の入出
力用スロット線路パターンペアと前記第２の入出力用ス
ロット線路パターンペアとの接続経路を前記第１〜第４
のＦＥＴで切換えるようにしたことにより１８０度移相
することができる。

【００３３】この発明は、前記第１〜第４のＦＥＴを前
記第１、第２の入出力用スロット線路パターンペアに対
して直交した方向に梯子状に配したことにより小型化す
ることができる。

【００３４】この発明は、前記第１〜第４のＦＥＴのゲ
ート幅方向を前記第１、第２の入出力用スロット線路パ
ターンペアに対して直交する方向に配したことによりＦ
ＥＴの構成に自由度を持たせることができる。

【００３５】またこの発明は、ゲート幅方向を前記第
１、第２の入出力用スロット線路パターンペアに対して
直交する方向に配された前記第１〜第４のＦＥＴを、前
記第１、第２の入出力用スロット線路パターンペアに対
して平行な方向に梯子状に配したことにより小型化する
ことができる。

【００３６】この発明は、前記第１〜第４のＦＥＴそれ
ぞれを複数の単位ＦＥＴの並列接続で構成したことによ
り低損失化することができる。

【００３７】またこの発明は、前記第１〜第４のスイッ
チとして第１〜第４のダイオードを用いたことにより、
より低損失化することができる。

【００３８】この発明は、前記第１のＦＥＴのゲート電
極と第２のＦＥＴのゲート電極とを抵抗あるいは線路パ
ターンを介して接続し、前記第２のＦＥＴのゲート電極
と前記第４のＦＥＴのゲート電極を抵抗あるいは線路パ
ターンを介して接続したことにより小型化することがで
きる。

【００３９】またこの発明は、前記第１、第２の入出力
用スロット線路パターンペアの外側に第１、第２の入出
力用コプレナー線路パターンを設けたことにより、ＲＦ
プローバを用いたオンウエハ評価が可能となる。

【００４０】この発明は、前記第１、第２の入出力用ス
ロット線路パターンペアの外側に第１、第２の入出力用
マイクロストリップ線路パターンを設けたことにより、
他の回路との接続性が向上する。

【００４１】またこの発明は、前記第１、第２の入出力
用コプレナー線路パターンの半導体基板の裏面にグラン
ドパターンを設けそれぞれのリターンパターンペアをバ
イアホールで前記グランドパターンと接続したことによ
り、ＲＦプローバを用いたオンウエハ評価が可能となる
と共に他の回路との接続性が向上する。

【００４２】この発明は、半導体基板の裏面にグランド
パターンを設け前記第１、第２の入出力用スロット線路
パターンペアと前記第１の入出力用マイクロストリップ
線路パターンの間に一方のパターン幅が細い第１のスロ
ット線路パターンペアを配し、前記第２の入出力用スロ
ット線路パターンペアと前記第２の入出力用マイクロス
トリップ線路パターンの間に一方のパターン幅が細い第
２のスロット線路パターンペアを配したことにより、半
導体基板裏面全面にグランドパターンがあっても安定し
て動作させることができる。

【００４３】またこの発明は、半導体基板裏面全面にグ
ランドパターンを設け、リターンパターンペアが前記グ
ランドパターンと接続された前記第１の入出力用コプレ
ナー線路パターンと前記第１の入出力用スロット線路パ
ターンペアの間に、一方のパターン幅が細い第１のスロ
ット線路パターンペアを配し、リターンパターンペアが
前記グランドパターンと接続された前記第２の入出力用
コプレナー線路パターンと前記第２の入出力用スロット
線路パターンペアの間に、一方のパターン幅が細い第２
のスロット線路パターンペアを配したことにより、半導
体基板裏面全面にグランドパターンがあっても安定して
動作させることができると共にＲＦプローバを用いたオ
ンウエハ評価が可能となる。

【００４４】この発明は、前記第１、第２のスロット線
路パターンペアと前記グランドパターンとで形成される
マイクロストリップ線路の総線路長を使用周波数に対し
概略１／４波長としたことにより半導体基板裏面全面に
グランドパターンがあっても更に安定して動作させるこ
とができる。

【００４５】またこの発明は、前記第１の入出力用マイ
クロストリップ線路パターンと前記第１のスロット線路
パターンペアの内の細いパターンとの接続部に一端が接
地された第１のコンデンサを接続し、前記第２の入出力
用マイクロストリップ線路パターンと前記第２のスロッ
ト線路パターンペアの内の細いパターンとの接続部に一
端が接地された第２のコンデンサを接続したことによ
り、半導体基板裏面全面にグランドパターンがあっても
更に安定して動作させることができる。

【００４６】この発明は、リターンパターンペアが接地
された前記第１の入出力用コプレナー線路パターンの信
号線路パターンと前記第１のスロット線路パターンペア
の内の細いパターンとの接続部に一端が接地された第１
のコンデンサを接続し、リターンパターンペアが接地さ
れた前記第２の入出力用コプレナー線路パターンの信号
線路パターンと前記第２のスロット線路パターンペアの
内の細いパターンとの接続部に一端が接地された第２の
コンデンサを接続したことにより、半導体基板裏面全面
にグランドパターンがあっても更に安定して動作させる
ことができると共に、ＲＦプローバを用いたオンウエハ
評価が可能となる。

【００４７】またこの発明は、前記第１の入出力用マイ
クロストリップ線路パターンと前記第１のスロット線路
パターンペアの接続点に、直列接続された第１のコンデ
ンサと第５のＦＥＴを並列に接続し、前記第２の入出力
用マイクロストリップ線路パターンと前記第２のスロッ
ト線路パターンペアの接続点に、直列接続された第２の
コンデンサと第５のＦＥＴを並列に接続したことによ
り、半導体基板裏面全面にグランドパターンがあっても
第５、第６のＦＥＴをオン、オフすることにより更に安
定して動作させることができる。

【００４８】この発明は、前記第１の入出力用マイクロ
ストリップ線路パターンと前記第１のスロット線路パタ
ーンペアの接続点に、直列接続された第１のコンデンサ
と第５のダイオードを並列に接続し、前記第２の入出力
用マイクロストリップ線路パターンと前記第２のスロッ
ト線路パターンペアの接続点に、直列接続された第２の
コンデンサと第５のダイオードを並列に接続したことに
より、半導体基板裏面全面にグランドパターンがあって
も第５、第６のダイオードの容量で可変することにより
更に安定して動作させることができる。

【００４９】またこの発明は、前記第１のスロット線路
パターンペアと前記第１の入出力用マイクロストリップ
線路パターン間にグランドパターンを半導体基板上面に
有する第１のマイクロストリップ線路パターンを配し、
前記第２のスロット線路パターンペアと前記第２の入出
力用マイクロストリップ線路パターン間にグランドパタ
ーンを半導体基板上面に有する第２のマイクロストリッ
プ線路パターンを配し半導体基板上面のグランドパター
ンにより半導体基板裏面のグランドパターンの影響を少
なくすることができる。

【００５０】この発明は、リターンパターンペアが接地
された前記第１の入出力用コプレナー線路パターンと前
記第１のスロット線路パターンペア間にグランドパター
ンを半導体基板上面に有する第１のマイクロストリップ
線路パターンを配し、リターンパターンペアが接地され
た前記第２の入出力用コプレナー線路パターンと前記第
２のスロット線路パターンペア間にグランドパターンを
半導体基板上面に有する第２のマイクロストリップ線路
パターンを配し半導体基板上面のグランドパターンによ
り半導体基板裏面のグランドパターンの影響を少なくす
ることができると共にＲＦプローバによるオンウエハ評
価が可能となる。

【００５１】またこの発明は、前記第１のスロット線路
パターンペアと前記第１の入出力用マイクロストリップ
線路パターン間にグランドパターンを設け、このグラン
ドパターンの一部を下地電極とする第１の平行平板コン
デンサを設け、前記第１のスロット線路パターンペアの
内の細いパターンと前記第１の平行平板コンデンサの上
地電極と前記第１の入出力用マイクロストリップ線路パ
ターンとをエアブリッジで接続し、前記第２のスロット
線路パターンペアと前記第２の入出力用マイクロストリ
ップ線路パターン間にグランドパターンを設け、このグ
ランドパターンの一部を下地電極とする第２の平行平板
コンデンサを設け、前記第２のスロット線路パターンペ
アの内の細いパターンと前記第２の平行平板コンデンサ
の上地電極と前記第２の入出力用マイクロストリップ線
路パターンとをエアブリッジで接続し、半導体基板上面
のグランドパターンにより半導体基板裏面のグランドパ
ターンの影響を少なくすることができると共にエアブリ
ッジと平行平板コンデンサにより所望の特性インピーダ
ンスのＴ型ローパスフィルタを構成することができる。

【００５２】この発明は、リターンパターンペアが接地
された前記第１の入出力用コプレナー線路パターンと前
記第１のスロット線路パターンペア間にグランドパター
ンを設け、このグランドパターンの一部を下地電極とす
る第１の平行平板コンデンサを設け、前記第１のスロッ
ト線路パターンペアの内の細いパターンと前記第１の平
行平板コンデンサの上地電極と前記第１の入出力用コプ
レナー線路パターンの信号線路パターンとをエアブリッ
ジで接続し、リターンパターンペアが接地された前記第
２の入出力用コプレナー線路パターンと前記第２のスロ
ット線路パターンペア間にグランドパターンを設け、こ
のグランドパターンの一部を下地電極とする第２の平行
平板コンデンサを設け、前記第２のスロット線路パター
ンペアの内の細いパターンと前記第２の平行平板コンデ
ンサの上地電極と前記第２の入出力用コプレナー線路パ
ターンの信号線路パターンとをエアブリッジで接続し、
半導体基板上面のグランドパターンにより半導体基板裏
面のグランドパターンの影響を少なくすることができ、
またエアブリッジとの平行平板コンデンサにより所望の
特性インピーダンスのＴ型ローパスフィルタを構成でき
ると共に、更にＲＦプローバによるオンウエハ評価が可
能となる。

【００５３】またこの発明は、前記入出力用スロット線
路パターンペアの一方と前記グランドパターンを接続す
るバイアホールの前に直流カットのためのコンデンサを
配し、前記第１〜第４のＦＥＴのドレイン電極とソース
電極に正電位の電圧を印加できるようにしたためゲート
電圧を正電位の電圧で制御することができ、また、ダイ
オードを制御する電圧を接地電位に関係なく任意の電圧
値とすることができる。

【００５４】

【実施例】

実施例１．以下この発明の実施例１を図について説明す
る。図１にこの発明による移相器の構成を示す。図にお
いて１６は入出力用線路ペア、１７はスイッチ、１８は
線路ペア、１９は交差線路ペアである。また、その他の
符号は従来の実施例と同等の構成品を示している。図
２、図３は図１に示した移相器の動作説明のための図で
ある。

【００５５】図１において、第１、第２のスイッチ１７
ａ，１７ｂを通過状態にし、第３、第４のスイッチ１７
ｃ，１７ｄを遮断状態にすると、第１の入出力用線路ペ
ア１６ａより入力したマイクロ波信号は第１のスイッチ
１７ａ、第２のスイッチ１７ｂ及び線路ペア１８を介し
て第２の入出力用線路ペア１６ｂより出力する。この時
の電流経路を図２に示す。次に図１において第１、第２
のスイッチ１７ａ，１７ｂを遮断状態にし第３、第４の
スイッチ１７ｃ，１７ｄを通過状態にすると第１の入出
力用線路ペア１６ａより入力したマイクロ波信号は交差
線路ペア１９、第３のスイッチ１７ｃ、第４のスイッチ
１７ｄを介して第２の入出力用線路ペア１６ｂより出力
する。この時の電流の経路を図３に示す。図３では、図
２の場合と比較して入出力用線路ペア１６を構成する線
路導体と接地導体との関係が入出力間で逆になっている
ため、交差線路ペア１９の前後において伝搬する交流電
圧の正負が反転する。このことは交流信号の位相に着目
した場合、位相が反転すること、すなわち１８０度移相
することと等価である。このような作用は周波数とは関
係なく起こるため、第１〜第４のスイッチの通過時の透
過移相が全て等しく、かつ線路ペア１８及び交差線路ペ
ア１９の電気長を等しくすれば、図２の第２の入出力用
線路ペア１６ｂに出力するマイクロ波信号と図３の第２
の入出力用線路ペア１６ｂに出力するマイクロ波信号の
位相を周波数によらず１８０度移相することができる。

【００５６】実施例２．この発明の実施例２を図につい
て説明する。図４にこの発明による移相器の構造例を示
す。図において２は入出力用スロット線路パターンペ
ア、１０は接続線路パターン、１１は接続線路パターン
１０ａ，１０ｂより構成される線路ペア、１２は接続線
路パターン、１３はエアブリッジ、１４は接続線路パタ
ーン１２ａ，１２ｂ，１２ｃ及びエアブリッジ１３より
構成される交差線路ペア、１５はエアブリッジである。
また、その他の符号は従来の実施例と同等の構成品を示
している。

【００５７】図４に示すように第１〜第４のＦＥＴ６の
ゲート幅方向は入出力用スロット線路パターンペア２と
平行方向に配置されている。更に第１の入出力用スロッ
ト線路パターンペア２ａの一方は第１のＦＥＴ６ａのド
レイン電極３ａ及び第４のＦＥＴ６ｄのソース電極５ｄ
と接続され、第１の入出力用スロット線路パターンペア
２ａの他方が第２のＦＥＴ６ｂのドレイン電極３ｂ及び
第３のＦＥＴ６ｃのソース電極５ｃと接続されている。
また第２の入出力用スロット線路パターンペア２ｂの一
方は第３のＦＥＴ６ｃのドレイン電極３ｃと接続され、
第２の入出力用スロット線路パターンペア２ｂの他方が
第４のＦＥＴ６ｄのドレイン電極３ｄと接続され、第１
のＦＥＴ６ａのソース電極５ａが第３のＦＥＴ６ｃのド
レイン電極３ｃと接続され、第２のＦＥＴ６ｂのソース
電極５ｂが第４のＦＥＴ６ｄのドレイン電極３ｄと接続
されている。

【００５８】尚、図４においてＦＥＴ６のゲート電極４
にはバイアス回路９よりゲートバイアス電圧を印加して
ＦＥＴ６をスイッチ動作させ、その時ＦＥＴ６のドレイ
ン電圧、ソース電圧は直流的に同電位とするためドレイ
ン電極３、ソース電極５を通常接地して用いるがそのた
めのバイアス回路の図示は省略している。

【００５９】今、ドレイン電圧、ソース電圧を直流的に
同電位例えば０Ｖにしたとすると、ゲート電圧を０Ｖと
ピンチオフ電圧に切換えることによりＦＥＴ６のドレイ
ン電極３とソース電極５間はマイクロ波信号が通過、遮
断のスイッチ動作をする。従って、図４の第１のＦＥＴ
６ａ、第２のＦＥＴ６ｂ、第３のＦＥＴ６ｃ、第４のＦ
ＥＴ６ｄは図１のスイッチ１７ａ，１７ｂ，１７ｃ，１
７ｄにそれぞれ相当する。また、図４の線路ペア１１は
図１の線路ペア１８に、図４の交差線路ペア１４は図１
の交差線路ペア１９に、図４の第１の入出力用スロット
線路パターンペア２ａ、第２の入出力用スロット線路パ
ターンペア２ｂは、図１の第１の入出力用線路ペア１６
ａ、第２の入出力用線路ペア１６ｂにそれぞれ相当す
る。以上のように本実施例の場合も動作原理は実施例１
と同様であり、本実施例では実施例１の移相器を半導体
基板上に一体化して構成したものである。

【００６０】実施例３．図５にこの発明の実施例３によ
る移相器の構造例を示す。図において２０はドレインソ
ース共用電極、２１はエアブリッジである。図５におい
てドレインソース共用電極２０ａ，２０ｂは図４におけ
る第１のＦＥＴ６ａのソース電極５ａと第３のＦＥＴ６
ｃのドレイン電極３ｃを共用化したものと、第２のＦＥ
Ｔ６ｂのソース電極５ｂと第４のＦＥＴ６ｄのドレイン
電極３ｄを共用化したものとにそれぞれ対応しかつ、第
１のＦＥＴ６ａのドレイン電極３ａと第４のＦＥＴ６ｄ
のソース電極５ｄとをエアブリッジ２１ａで接続し、第
２のＦＥＴ６ｂのドレイン電極３ｂと第３のＦＥＴ６ｃ
のソース電極５ｃをエアブリッジ２１ｂで接続したもの
であり、図４に示す線路ペア１１と交差線路ペア１４が
省略でき、かつ第１〜第４のＦＥＴ６ａ〜６ｄを入出力
用スロット線路パターンペア２に対して直交した方向に
梯子状に配置できるため図４の構造例よりも更に小型化
を図ることができる。尚、実施例３に基づく他の構造例
として図６、図７に示すものもあり、図６は図５の実施
例に対し第３のＦＥＴ６ｃと第４のＦＥＴ６ｄの配置を
入換えた構成としたもので、図７は図６の構成に対し第
１のＦＥＴ６ａと第２のＦＥＴ６ｂの配置を入換えた構
成としたもので同様の効果を奏する。

【００６１】実施例４．図８にこの発明の実施例４によ
る移相器の構造例を示す。図において２２はゲート電極
接続線路パターンである。図９は図８に示した移相器の
動作説明図である。図８，９において第１のＦＥＴ６ａ
１，６ａ２は第１のスイッチ１７ａ１，１７ａ２それぞ
れに対応し、第２のＦＥＴ６ｂ１，６ｂ２は第２のスイ
ッチ１７ｄ１，１７ｄ２それぞれに対応し、第３のＦＥ
Ｔ６ｃ１，６ｃ２は第３のスイッチ１７ｃ１，１７ｃ２
それぞれに対応し、第４のＦＥＴ６ｄ１，６ｄ２は第４
のスイッチ１７ｄ１，１７ｄ２それぞれに対応してい
る。本発明による移相器の通過損失の殆どはドレイン電
極３とソース電極５間の通過時の直列抵抗に依存し、低
損失化するためにはこの直列抵抗を減らすことが必要で
ＦＥＴ６を並列接続させる直列抵抗を小さくすることが
有効な手段となる。図８は実施例３を基にそれぞれのＦ
ＥＴ６を単位ＦＥＴの並列接続とし図９に示す等価回路
としているため実施例２，３と同一動作すると共に小型
・低損失化を図ることができる。

【００６２】実施例５．図１０にこの発明の実施例５に
よる移相器の構造例を示す。図１０は実施例２の図４に
示す構造例において、ＦＥＴ６のゲート電極４を入出力
用スロット線路パターンペア２に対して直交した方向に
配したもので、実施例２と同様の効果を奏すると共に入
出力方向の幅を小さくでき小型化を図ることができる。

【００６３】実施例６．図１１にこの発明の実施例６に
よる移相器の構造例を示す。図において２３は接続線路
パターンである。図１１においてドレインソース共用電
極２０ａ，２０ｂは図１０における第１のＦＥＴ６ａの
ソース電極５ａと第３のＦＥＴ６ｃのドレイン電極３ｃ
を共用化したものと、第２のＦＥＴ６ｂのソース電極５
ｂと第４のＦＥＴ６ｄのドレイン電極３ｄを共用化した
ものとにそれぞれ対応しかつ、第１のＦＥＴ６ａのドレ
イン電極３ａと第４のＦＥＴ６ｄのソース電極５ｄとを
エアブリッジ２１ａと接続線路パターン２３ａとで接続
し、第２のＦＥＴ６ｂのドレイン電極３ｂと第３のＦＥ
Ｔ６ｃのソース電極５ｃをエアブリッジ２１ｂと接続線
路パターン２３ｂとで接続したものであり、第１〜第４
のＦＥＴ６ａ〜６ｄを入出力用スロット線路パターンペ
ア２に対して平行に梯子状に配置できるため図１０の構
造例よりも更に小型化を図ることができる。

【００６４】実施例７．図１２にこの発明の実施例７に
よる移相器の構造例を示す。図において２４はエアブリ
ッジ、２５はゲート電極接続パターンである。図１２に
おいて第１のＦＥＴ６ａ１，６ａ２は図９の第１のスイ
ッチ１７ａ１，１７ａ２それぞれに対応し、第２のＦＥ
Ｔ６ｂ１，６ｂ２は図９の第２のスイッチ１７ｄ１，１
７ｄ２それぞれに対応し、第３のＦＥＴ６ｃ１，６ｃ２
は図９の第３のスイッチ１７ｃ１，１７ｃ２それぞれに
対応し、第４のＦＥＴ６ｄ１，６ｄ２は図９の第４のス
イッチ１７ｄ１，１７ｄ２それぞれに対応している。本
発明による移相器の通過損失の殆どはドレイン電極３と
ソース電極５間の通過時の直列抵抗に依存し、低損失化
を図るためにはこの直列抵抗を減らすことが必要で、Ｆ
ＥＴ６を並列接続させ直列抵抗を小さくすることが有効
な手段となる。図１２は実施例６を基にそれぞれのＦＥ
Ｔ６を単位ＦＥＴの並列接続とし、図９に示す等価回路
としているため実施例４，５と同一動作すると共に、小
型・低損失化を図ることができる。

【００６５】実施例８．図１３にこの発明の実施例８に
よる移相器の構造例を示す。図において２６はダイオー
ドのアノード電極、２７はダイオードのカソード電極、
２８は前記アノード電極２６、カソード電極２７を有す
るダイオード（ショットキーバリアダイオード、ピンダ
イオード等）、２９はバイアス用抵抗、３０はバイアス
パッド、３１はバイアス用抵抗２９、バイアスパッド３
０よりなるバイアス回路である。

【００６６】次に動作について説明する。今アノード電
極２６とカソード電極２７間の電圧を順方向電圧と逆方
向電圧に切換えることによりダイオード２８のアノード
電極２６とカソード電極２７間はマイクロ波信号が通
過、遮断のスイッチ動作をする。従って、図１３の第１
のダイオード３１ａ、第２のダイオード３１ｂ、第３の
ダイオード３１ｃ、第４のダイオード３１ｄは図１のス
イッチ１７ａ，１７ｂ，１７ｃ，１７ｄにそれぞれに相
当し実施例１で述べた動作原理と同様に機能し、従って
実施例１と同様の効果を奏する。

【００６７】実施例９．図１４にこの発明の実施例９に
よる移相器の構造例を示す。図において３２はゲート電
極接続パターンである。図１４は図５において第１のＦ
ＥＴ６ａのゲート電極４ａと第２のＦＥＴ６ｂのゲート
電極４ｂとをゲート電極接続パターン３２ａで接続し、
第３のＦＥＴ６ｃのゲート電極４ｃと第４のＦＥＴ６ｄ
のゲート電極４ｄとをゲート電極接続パターン３２ｂで
接続したもので、第１のＦＥＴ６ａと第２のＦＥＴ６ｂ
が同一ゲートバイアスで動作し、第３のＦＥＴ６ｃと第
４のＦＥＴ６ｄが同一ゲートバイアスで動作することに
注目し、本例ではバイアス回路９ａとバイアス回路９ｃ
を省略し小型化を図ったものである。本例では図５の構
造例を基に説明したが、他に図４、図６〜図８、図１０
〜図１２に示す構造例に関しても適用することができ同
様の効果を奏する。

【００６８】実施例１０．図１５にこの発明の実施例１
０による移相器の構造例を示す。図において３３は、実
施例２〜９で説明した移相器（本例では実施例２の構造
例）、３４はコプレナー線路用の信号線路パターン、３
５はコプレナー線路用のリターンパターンペア、３６は
信号線路パターン３４とリターンパターンペア３５より
構成された入出力用コプレナー線路パターン、３７はリ
ターンパターンペア３５間を接続するためのエアブリッ
ジである。入出力用スロット線路パターンペア２の一方
を信号線路パターン３４と接続し入出力用スロット線路
パターンペア２の他方をリターンパターンペア３５と接
続することにより入出力の線路形式をスロット線路から
コプレナー線路に変換できるためコプレナー線路形式が
主流であるマイクロ波のオンウエハプローバを用いてオ
ンウエハ試験が可能となる。尚、入出力用コプレナー線
路パターン３６と入出力用スロット線路パターンペア２
との接続法として図１６に示す方法もあり同様の効果を
奏する。

【００６９】実施例１１．図１７、１８にこの発明の実
施例１１による移相器の構造例を示す。図１８は図１７
の裏面からの斜視図である。図において３８は入出力用
マイクロストリップ線路パターン、３９はグランドパタ
ーン、４０は半導体基板１の裏面に形成されたグランド
パターン、４１はグランドパターン３９とグランドパタ
ーン４０を接続するためのバイアホールである。入出力
用スロット線路パターンペア２の一方を入出力用マイク
ロストリップ線路パターン３８と接続し入出力用スロッ
ト線路パターンペア２の他方をグランドパターン３９と
バイアホール４１とを介し半導体基板裏面に形成された
グランドパターン４０と接続することにより入出力の線
路形式をスロット線路からマイクロストリップ線路に変
換できるためマイクロストリップ線路形式が主流である
他のマイクロ波集積回路との相互接続が可能となる。
尚、図１９，２０に示すように、入出力用スロット線路
パターンペア２ａに接続される入出力用マイクロストリ
ップ線路パターン３８ａとグランドパターン３９ａとを
図１７，１８の場合と逆に配置しても同様の効果を奏す
る。

【００７０】実施例１２．図２１、図２２にこの発明の
実施例１２による移相器の構造例を示す。図２２は図２
１の裏面からの斜視図である。図２１、図２２は図１５
の構造例において入出力用コプレナー線路パターンの裏
面にグランドパターン４０を設けリターンパターンペア
３５とバイアホール４１で接続したもので（エアブリッ
ジ３７はあってもなくてもよい）、信号線路パターン３
４を入出力用マイクロストリップ線路パターン３８とし
ても使用でき、実施例１０，１１のいずれの効果も発揮
する。尚、図２３、図２４に示すように、入出力用スロ
ット線路パターンペア２ｂに接続される信号線路パター
ン３４ｂとリターンパターンペア３５ｂとを図２１、図
２２の場合と逆に配置しても同様の効果を奏する。

【００７１】実施例１３．図２５にこの発明の実施例１
３による移相器の構造例を示す。図において４２はスロ
ット線路パターンペア、４３は半導体基板１の裏面全面
に形成されたグランドパターンでグランドパターン３９
とバイアホール４１を介して接続されている。図２５は
図１７、図１８に示す構造例において入出力用スロット
線路パターンペア２と入出力用マイクロストリップ線路
パターン３８間にスロット線路パターンペア４２を配置
接続し更に半導体基板１裏面の部分的なグランドパター
ン４０を裏面全面のグランドパターン４３とし、かつス
ロット線路パターンペア４２のグランドパターン４３と
接続されない側のパターンをグランドパターン４３間と
の容量結合がないよう充分細いパターンとしたもので、
第１のスロット線路パターンペア４２ａから第２のスロ
ット線路パターンペア４２ｂまではグランドパターン４
３との結合が少なくその影響を小さくできるため、半導
体基板１の裏面全体にグランドパターンを形成しても、
所望の電気特性が得られ、且つ移相器裏面全面を半田あ
るいは導電性接着剤等を用いて実装できる。尚、図１
９，２０に示す構造例にも同じく適用でき同様の効果を
奏する。

【００７２】実施例１４．図２６にこの発明の実施例１
４による移相器の構造例を示す。図２６は、図２１、図
２２に示す構造例において入出力用スロット線路パター
ンペア２と入出力用コプレナー線路パターン３６間にス
ロット線路パターンペア４２を配置接続し更に半導体基
板１裏面のグランドパターン４０を裏面全面のグランド
パターン４３としかつスロット線路パターンペア４２の
グランドパターン４３と接続されない側のパターンをグ
ランドパターン４３との容量結合がないよう充分細いパ
ターンとしたもので、第１のスロット線路パターンペア
４２ａから第２のスロット線路パターンペア４２ｂまで
はグランドパターン４３との結合が少なくその影響を小
さくすることができるため、半導体基板１の裏面全体に
グランドパターンを形成しても、所望の電気特性が得ら
れ、且つ本発明による移相器の裏面全面を半田あるいは
導電性接着剤等を用いて実装できると共に、コプレナー
線路形式が主流であるマイクロ波のオンウエハプローバ
を用いてオンウエハ試験が可能となる。尚、図２３、図
２４に示す構造例にも同じく適用でき同様の効果を奏す
る。

【００７３】実施例１５．図２７、図２８にこの発明に
よる移相器の実施例１５の動作説明図を、図２９、図３
０にそれぞれの場合の等価回路図を示す。図において４
４は図２５、図２６の第１、第２のＦＥＴ６ａ，６ｂが
通過、第３、第４のＦＥＴ６ｃ，６ｄが遮断状態にある
ときに第１のスロット線路パターンペア４２ａと第２の
スロット線路パターンペア４２ｂとで構成されるスロッ
ト線路、４５は第１のスロット線路パターンペア４２ａ
の細い線路パターン及びグランドパターン４３により形
成されるマイクロストリップ線路と第２のスロット線路
パターンペア４２ｂの太い線路パターン及びグランドパ
ターン４３により形成されるマイクロストリップ線路と
で構成されるマイクロストリップ線路、４６は第１のス
ロット線路パターンペア４２ａの太い線路パターン及び
グランドパターン４３により形成されるマイクロストリ
ップ線路と第２のスロット線路パターンペア４２ｂの細
い線路パターン及びグランドパターン４３により形成さ
れるマイクロストリップ線路とで構成されるマイクロス
トリップ線路、４７は入出力端子、４８はグランド、４
９はスロット線路４４に対応した線路、５０はマイクロ
ストリップ線路４５に対応した線路、５１はマイクロス
トリップ線路４６に対応した線路、５２は図２５，２６
の第１、第２のＦＥＴ６ａ，６ｂが遮断、第３、第４の
ＦＥＴ６ｃ，６ｄが通過状態にあるときに第１のスロッ
ト線路パターンペア４２ａと第２のスロット線路パター
ンペア４２ｂとで構成されるスロット線路、５３は第１
のスロット線路パターンペア４２ａの細い線路パターン
及びグランドパターン４３により形成されるマイクロス
トリップ線路と第２のスロット線路パターンペア４２ｂ
の細い線路パターンとグランドパターン４３で形成され
るマイクロストリップ線路とで構成されるマイクロスト
リップ線路、５４はスロット線路５２に対応した線路、
５５はマイクロストリップ線路５３に対応した線路であ
る。尚、説明の簡単のため第１〜第４のＦＥＴ６ａ〜６
ｄのそれぞれの通過時の抵抗等は省略してある。

【００７４】次に動作について説明する。第１、第２の
ＦＥＴ６ａ，６ｂが通過、第３、第４のＦＥＴ６ｃ，６
ｄが遮断状態のときスロット線路パターンペア４２とグ
ランドパターン４３とで形成されるマイクロストリップ
線路４５，４６は図２８に示すように一端がグランド４
８に接続された線路５０，５１となり、第１、第２のＦ
ＥＴ６ａ，６ｂが遮断、第３、第４のＦＥＴ６ｃ．６ｄ
が通過状態のときスロット線路パターンペア４２とグラ
ンドパターン４３とで形成されるマイクロストリップ線
路５３は図３０に示すように線路５４と並列な線路５５
となる。スロット線路パターンペア４２のうち一方は細
いパターンとなっているため線路５０，５１，５５はそ
れぞれ高インピーダンス線路となりその影響を小さくす
ることはできるが、その電気長が短いと特に図２８の状
態の時入出力端子４７ａ，４７ｂは共に短絡状態に近づ
くため、入出力のＶＳＷＲが著しく劣化するが使用帯域
で線路５０，５１を概略１／４波長とすることにより入
出力のＶＳＷＲを改善できる。

【００７５】実施例１６．図３１にこの発明の実施例１
６による移相器の構造例を、図３２にその動作説明図を
示す。図において５６は平行平板コンデンサの上地電
極、５７は誘電体、５８は平行平板コンデンサの下地電
極、５９は平行平板コンデンサ、６０はコンデンサであ
る。

【００７６】次に動作について説明する。第１、第２の
ＦＥＴ６ａ，６ｂは通過、第３、第４のＦＥＴ６ｃ，６
ｄが遮断状態の時スロット線路パターンペア４２とグラ
ンドパターン４３とで形成されるマイクロストリップ線
路は図３２のグランドパターン４８に接続された線路５
０，５１に相当し、平行平板コンデンサ５９は図３２の
コンデンサ６０に相当する。今、コンデンサ６０ａのキ
ャパシタンス値Ｃと線路５０とグランド４８により構成
されるシャントインダクタンス値Ｌとを所用周波数ｆで
並列共振となるよう、ｆ＝１／２πＬＣなる関係式より
求め、コンデンサ６０ｂのキャパシタンスＣと線路５１
及びグランド４８により構成されるシャントインダクタ
ンスＬとを所用周波数ｆで並列共振となるよう、ｆ＝１
／２πＬＣなる関係式より求めることにより、線路５０
と線路５１によるＶＳＷＲの悪化を抑えることができ
る。尚、本実施例では平行平板コンデンサ５９を用いた
場合を示したが、必要とするキャパシタンス値が少ない
場合はインターデジタルコンデンサでもよく同様の効果
を奏する。

【００７７】実施例１７．図３３にこの発明の実施例１
７による移相器の構造例を示す。図３３において平行平
板コンデンサ５９ａ１と５９ａ２により構成されるコン
デンサは図３２のコンデンサ６０ａに相当し、平行平板
コンデンサ５９ｂ１，５９ｂ２により構成されるコンデ
ンサは図３２のコンデンサ６０ｂに相当し、実施例１６
と同一の動作原理となり同様の効果を奏する。

【００７８】実施例１８．図３４にこの発明の実施例１
８による移相器の構造例を、図３５、図３６に動作説明
図を示す。図において６１は第５のＦＥＴ６ｅ、第６の
ＦＥＴ６ｆのそれぞれのドレイン電極、ソース電極間に
装荷されたインダクタパターン、６２はグランドパター
ン、６３はバイアホール、６４は第５、第６のＦＥＴ６
ｅ，６ｆが遮断状態の時のドレインソース間のコンデン
サ、６５はインダクタパターン６１のインダクタであ
る。

【００７９】次に動作について説明する。図３５は第
１、第２のＦＥＴ６ａ，６ｂが通過、第３、第４のＦＥ
Ｔ６ｃ，６ｄが遮断状態の時、第５、第６のＦＥＴ６
ｅ，６ｆを通過状態にした時の動作説明図でコンデンサ
６０ａのキャパシタンスを線路５０とグランド４８によ
り構成されるシャントインダクタンスとを所用帯域にお
いて並列共振する量に選び、コンデンサ６０ｂのキャパ
シタンスを線路５１とグランド４８により構成されるシ
ャントインダクタンスとを使用帯域において並列共振す
る量に選ぶことにより、線路５０と線路５１によるＶＳ
ＷＲの悪化を抑えることができる。

【００８０】図３６は第１、第２のＦＥＴ６ａ，６ｂが
遮断、第３、第４のＦＥＴ６ｃ，６ｄが通過状態の時
に、第５、第６のＦＥＴ６ｅ，６ｆを遮断状態にした時
の動作説明図でコンデンサ６４のキャパシタンスに対し
インダクタ６５のインダクタンスを所用帯域で並列共振
する量に選ぶことによりコンデンサ６０は無効となるた
めコンデンサ６０によるＶＳＷＲの悪化を抑えることが
できる。

【００８１】実施例１９．図３７にこの発明の実施例１
９による移相器の構造例を、図３８、図３９にその動作
説明図を示す。図において６６は第５、第６のダイオー
ド２８ｅ，２８ｆのアノードカソード間のキャパシタン
スを印加バイアス電圧によって可変できるようにしたと
きの可変コンデンサである。

【００８２】次に動作について説明する。図３８は第
１、第２のＦＥＴ６ａ，６ｂが通過、第３、第４のＦＥ
Ｔ６ｃ，６ｄが遮断の時、第５、第６のダイオード２８
ｅ，２８ｆのアノードカソード間のキャパシタンスが最
大（例えばアノードカソード間の電圧が０Ｖ）にしたと
きの動作説明図でコンデンサ６０ａと可変コンデンサ６
６ａとの総キャパシタンスを線路５０とグランド４８に
より構成されるシャントインダクタンスとを所用帯域に
おいて並列共振する量に選び、コンデンサ６０ｂと可変
コンデンサ６０ｂとの総キャパシタンスを線路５１とグ
ランド４８により構成されるシャントインダクタンスと
を所用帯域において並列共振する量に選ぶことにより、
線路５０と線路５１によるＶＳＷＲの悪化を抑えること
ができ、実施例１８と同様の効果を奏する。

【００８３】図３９は第１、第２のＦＥＴ６ａ，６ｂが
遮断、第３、第４のＦＥＴ６ｃ，６ｄが通過状態の時
に、第５、第６のダイオード２８ｅ，２８ｆのアノード
カソード間のキャパシタンスが最小（例えばアノードカ
ソード間にブレークダウン電圧に近い逆バイアスを印
加）としたときの動作説明図で可変コンデンサ６６のキ
ャパシタンスを小さくできるためコンデンサ６０と可変
コンデンサ６６との総キャパシタンスも小さくできるた
め、コンデンサ６０によるＶＳＷＲの悪化を抑えること
ができ、実施例１８と同様の効果を奏する。

【００８４】実施例２０．図４０にこの発明の実施例２
０による移相器の構造例を、図４１に図４０の断面Ａ−
Ａ図を示す。図において６７はグランドパターン、６８
は誘電体、６９はマイクロストリップ線路パターン、７
０はグランドパターン６７、誘電体６８、マイクロスト
リップ線路パターン６９で形成されたマイクロストリッ
プ線路である。図４０は図２５に示す構造例において、
入出力用マイクロストリップ線路パターン３８とスロッ
ト線路パターンペア４２間にマイクロストリップ線路７
０を配置し、マイクロストリップ線路７０のグランドパ
ターン６７とマイクロストリップ線路パターン６９を図
のように接続したものである。

【００８５】一般的にはマイクロストリップ線路、コプ
レナー線路、スロット線路いずれの伝送線路の場合も、
交流信号は２つの導体（信号パターンとグランドパター
ン）間を電磁波として伝搬する。図４０に示す構造例の
場合、接続する外部線路をマイクロストリップ線路とす
ると、まず入力信号はグランドパターン４３と入出力用
マイクロストリップ線路パターン３８とを伝送線路とし
伝搬する。次にスロット線路パターンペア４２に信号が
低損失で伝搬するためには、全リターン電流はグランド
パターン４３からバイアホール４１を通って半導体基板
１の上側に流れていかなければならない。この時スロッ
ト線路パターンペア４２の下部にはグランドパターン４
３が存在するため、スロット線路パターンペア４２の信
号パターン側とグランドパターン４３とでマイクロスト
リップ線路が構成されることになり、スロット線路パタ
ーンペア４２の下部においてもリターン電流の一部はグ
ランドパターン４３を流れる。ここで図４１に示すよう
にマイクロストリップ線路パターン６９とグランドパタ
ーン４３の間にグランドパターン６７を設けることによ
り、マイクロストリップ線路パターン６９とグランドパ
ターン４３との容量結合を減少させ、スロット線路パタ
ーンペア４２の下部にあるグランドパターン４３にリタ
ーン電流が流れることを防ぎ、第１のマイクロストリッ
プ線路７０ａから第２のマイクロストリップ線路７０ｂ
間のグランドパターン４３による影響を更に少なくする
ことができる。

【００８６】実施例２１．図４２にこの発明の実施例２
１による移相器の構造例を示す。図４２は図２６に示す
構造例において、入出力用コプレナー線路パターン３６
とスロット線路パターンペア４２間にマイクロストリッ
プ線路７０を配置し、マイクロストリップ線路７０のグ
ランドパターン６７とマイクロストリップ線路パターン
６９を図のように接続したもので実施例２０と同様の効
果を奏する。

【００８７】実施例２２．図４３にこの発明の実施例２
２による移相器の構造例を、図４４に図４３のＢ部の等
価回路図を示す。図において７１は誘電体、７２は誘電
体７１の上に設けられた上地電極、７３はグランドパタ
ーン６７と誘電体７１と上地電極７２で形成された平行
平板コンデンサ、７４は入出力用マイクロストリップ線
路パターン３８と上地電極７２とスロット線路パターン
ペア４２の細い方のパターンとを接続するエアブリッ
ジ、７５は平行平板コンデンサ７３に相当するコンデン
サ、７６はエアブリッジ７４に相当するインダクタであ
る。

【００８８】実施例２０においては、入出力用マイクロ
ストリップ線路パターン３８とスロット線路パターンペ
ア４２間にマイクロストリップ線路７０を配置したが誘
電体６８の厚みが数１０００Åと薄い場合は所定の特性
インピーダンス（例えば５０Ω）を得るためにマイクロ
ストリップ線路パターン６９のパターン幅も相当細くす
る必要があり実現困難となる。図４３に示す構造例で
は、グランドパターン６７と誘電体７１と上地電極７２
とで小さな平行平板コンデンサ７３を形成してエアブリ
ッジ７４で接続する構成（Ｂ部）としているためその部
分の等価回路は図４４に示すコンデンサ７５とインダク
タ７６によるＴ型ローパスフィルタとなりコンデンサ７
５のキャパシタンスとインダクタ７６のインダクタンス
により所望の特性インピーダンスを実現できると共に実
施例２０と同様の効果を奏する。

【００８９】実施例２３．図４５にこの発明の実施例２
３による移相器の構造例を示す。実施例２１において
は、入出力用コプレナー線路パターン３６とスロット線
路パターンペア４２間にマイクロストリップ線路７０を
配置したが誘電体６８の厚みが数１０００Åと薄い場合
は所定の特性インピーダンス（例えば５０Ω）を得るた
めにマイクロストリップ線路パターン６９のパターン幅
も相当細くする必要があり実現困難となる。図４５に示
す構造例では、グランドパターン６７と誘電体７１と上
地電極７２とで小さな平行平板コンデンサ７３を形成し
てエアブリッジ７４で接続する構成としているためその
部分の等価回路は実施例２２の場合と同様に図４４に示
すコンデンサ７５とインダクタ７６によるＴ型ローパス
フィルタとなりコンデンサ７５のキャパシタンスとイン
ダクタ７６のインダクタンスにより所望の特性インピー
ダンスを実現できると共に実施例２１と同様の効果を奏
する。

【００９０】実施例２４．図４６にこの発明の実施例２
４による移相器の構造例を示す。図において７７は誘電
体、７８は誘電体７７の上面に設けられた上地電極、７
９はグランドパターン３９と誘電体７７と上地電極７８
とで形成された平行平板コンデンサ、上地電極７８は入
出力用スロット線路パターンペア２のいずれかに図のよ
うに接続されている。８０はバイアス用抵抗、８１はバ
イアスパッド、８２はバイアス用抵抗８０とバイアスパ
ッド８１で構成されたバイアス回路である。次に動作に
ついて説明する。バイアスパッド８１に正電位の電圧Ａ
Ｖ（Ａ＞｜ピンチオフ電圧｜）を印加すると第１〜第４
のＦＥＴ６ａ〜６ｃのドレイン電圧とソース電圧は正電
位となるため、ゲート電圧を０ＶとＡＶに切換えること
によりＦＥＴのドレイン電極３とソース電極５間はマイ
クロ波信号が遮断、通過のスイッチ動作をする。つま
り、ゲート電圧の制御を正電位で行うことができるため
例えばＴＴＬでの制御が可能となり外部駆動回路も含め
て小型化を図ることができる。

【００９１】実施例２〜２４ではスイッチング素子とし
てＦＥＴあるいはダイオードを用いた場合について説明
したが、バイポーラトランジスタ、高電子移動度トラン
ジスタ（ＨＥＭＴ）、ヘテロジャンクションバイポーラ
トランジスタ（ＨＢＴ）を始めとするトランジスタを用
い、そのスイッチング速度、耐電力性等の要求に応じて
使い分けてもよく同様の効果を奏する。

【００９２】

【発明の効果】この発明の移相器は、第１の入出力用線
路ペアと第２の入出力用線路ペアとの接続経路を第１〜
第４のスイッチで切換え、入出力用線路ペアの線路導体
と接地導体との関係を反転させ１８０度移相を行うこと
により、移相量を設定するための線路が不要となるた
め、線路長に起因する周波数特性が小さい移相器が得ら
れるという効果がある。

【００９３】またこの発明の移相器は、半導体基板上の
第１の入出力用スロット線路パターンペアと第２の入出
力用スロット線路パターンペアとの間に、前記第１、第
２の入出力用スロット線路パターンペアと平行な方向に
ゲート幅を有する第１〜第４のＦＥＴを設け、前記第１
の入出力用スロット線路パターンペアと前記第２の入出
力用スロット線路パターンペアとの接続経路を前記第１
〜第４のＦＥＴで切換えるようにしたことにより小型な
移相器が得られるという効果がある。

【００９４】またこの発明の移相器は、前記第１〜第４
のＦＥＴを前記第１、第２の入出力用スロット線路パタ
ーンペアに対して直交した方向に梯子状に配したことに
より、小型化できるという効果がある。

【００９５】またこの発明の移相器は、前記第１〜第４
のＦＥＴのゲート幅方向を前記第１、第２の入出力用ス
ロット線路パターンペアに対して直交する方向に配した
ことによりＦＥＴの構成に自由度がもてるという効果が
ある。

【００９６】この発明の移相器は、ゲート幅方向を前記
第１、第２の入出力用スロット線路パターンペアに対し
て直交する方向に配された前記第１〜第４のＦＥＴを、
前記第１、第２の入出力用スロット線路パターンペアに
対して平行な方向に梯子状に配したことにより小型化で
きるという効果がある。

【００９７】またこの発明の移相器は、前記第１〜第４
のＦＥＴそれぞれを複数の単位ＦＥＴの並列接続で構成
したことにより低損失化できるという効果がある。

【００９８】この発明の移相器は、前記第１〜第４のＦ
ＥＴの代わりに第１〜第４のダイオードを用いたことに
より、設計の自由度が増すと共により低損失化できると
いう効果がある。

【００９９】またこの発明の移相器は、前記第１のＦＥ
Ｔのゲート電極と第２のＦＥＴのゲート電極とを抵抗あ
るいは線路パターンを介して接続し、前記第２のＦＥＴ
のゲート電極と前記第４のＦＥＴのゲート電極を抵抗あ
るいは線路パターンを介して接続したことにより小型化
できるという効果がある。

【０１００】この発明の移相器は、前記第１、第２の入
出力用スロット線路パターンペアの外側に第１、第２の
入出力用コプレナー線路パターンを設けたことにより、
マイクロ波のオンウエハプローバを用いたオンウエハ評
価ができるという効果がある。

【０１０１】またこの発明の移相器は、前記第１、第２
の入出力用スロット線路パターンペアの外側に第１、第
２の入出力用マイクロストリップ線路パターンを設けた
ことにより、他デバイスとの接続性が向上するという効
果がある。

【０１０２】この発明の移相器は、前記第１、第２の入
出力用コプレナー線路パターンの半導体基板の裏面にグ
ランドパターンを設けそれぞれのリターンパターンペア
をバイアホールで前記グランドパターンと接続したこと
により、マイクロ波のオンウエハプローバを用いたオン
ウエハ評価が可能となると共に他の回路との接続性が向
上するという効果がある。

【０１０３】またこの発明の移相器は、半導体基板の裏
面にグランドパターンを設け前記第１、第２の入出力用
スロット線路パターンペアと前記第１の入出力用マイク
ロストリップ線路パターンの間に一方のパターン幅が細
い第１のスロット線路パターンペアを配し、前記第２の
入出力用スロット線路パターンペアと前記第２の入出力
用マイクロストリップ線路パターンの間に一方のパター
ン幅が細い第２のスロット線路パターンペアを配したこ
とにより、半導体基板裏面全面にグランドパターンがあ
っても安定して動作させることができるという効果があ
る。

【０１０４】この発明の移相器は、半導体基板裏面全面
にグランドパターンを設け、リターンパターンペアが前
記グランドパターンと接続された前記第１の入出力用コ
プレナー線路パターンと前記第１の入出力用スロット線
路パターンペアの間に一方のパターン幅が細い第１のス
ロット線路パターンペアを配し、リターンパターンペア
が前記グランドパターンと接続された前記第２の入出力
用コプレナー線路パターンと前記第２の入出力用スロッ
ト線路パターンペアの間に一方のパターン幅が細い第２
のスロット線路パターンペアを配したことにより、半導
体基板裏面全面にグランドパターンがあっても安定した
動作させることができると共にマイクロ波のオンウエハ
プローバを用いたオンウエハ評価ができるという効果が
ある。

【０１０５】またこの発明の移相器は、前記第１、第２
の入出力用スロット線路パターンペアと前記グランドパ
ターンとで形成されるマイクロストリップ線路の総線路
長を使用周波数に対し概略１／４波長としたことによ
り、半導体基板裏面全面にグランドパターンがあっても
更に安定して動作させることができるという効果があ
る。

【０１０６】この発明の移相器は、前記第１の入出力用
マイクロストリップ線路パターンと前記第１のスロット
線路パターンペアの内の細いパターンとの接続部に一端
が接地された第１のコンデンサを接続し、前記第２の入
出力用マイクロストリップ線路パターンと前記第２のス
ロット線路パターンペアの内の細いパターンとの接続部
に一端が接地された第２のコンデンサを接続したことに
より、半導体基板裏面全面にグランドパターンがあって
も更に安定して動作させることができるという効果があ
る。

【０１０７】またこの発明の移相器は、リターンパター
ンペアが接地された前記第１の入出力用コプレナー線路
パターンの信号線路パターンと前記第１のスロット線路
パターンペアの内の細いパターンとの接続部に一端が接
地された第１のコンデンサを接続し、リターンパターン
ペアが接地された前記第２の入出力用コプレナー線路パ
ターンの信号線路パターンと前記第２のスロット線路パ
ターンペアの内の細いパターンとの接続部に一端が接地
された第２のコンデンサを接続したことにより、半導体
基板裏面全面にグランドパターンがあっても更に安定し
て動作させることができると共に、マイクロ波のオンウ
エハプローバを用いたオンウエハ評価ができるという効
果がある。

【０１０８】この発明の移相器は、前記第１の入出力用
マイクロストリップ線路パターンと前記第１のスロット
線路パターンペアの接続点に、第１のコンデンサを介し
て第５のＦＥＴを接続し、前記第２の入出力用マイクロ
ストリップ線路パターンと前記第２のスロット線路パタ
ーンペアの接続点に、第２のコンデンサを介して第６の
ＦＥＴを接続したことにより、半導体基板裏面全面にグ
ランドパターンがあっても第５、第６のＦＥＴをオンオ
フすることにより更に安定して動作させることができる
という効果がある。

【０１０９】またこの発明の移相器は、前記第１の入出
力用マイクロストリップ線路パターンと前記第１のスロ
ット線路パターンペアの接続点に、第１のコンデンサを
介して第５のダイオードを接続し、前記第２の入出力用
マイクロストリップ線路パターンと前記第２のスロット
線路パターンペアの接続点に、第２のコンデンサを介し
て第６のダイオードを接続したことにより、半導体基板
裏面全面にグランドパターンがあっても第５、第６のダ
イオードの容量を可変することにより更に安定して動作
させることができるという効果がある。

【０１１０】この発明の移相器は、前記第１のスロット
線路パターンペアと前記第１の入出力用マイクロストリ
ップ線路パターン間にグランドパターンを半導体基板上
面に有する第１のマイクロストリップ線路パターンを配
し、前記第２のスロット線路パターンペアと前記第２の
入出力用マイクロストリップ線路パターン間にグランド
パターンを半導体基板上面に有する第２のマイクロスト
リップ線路パターンを配し、半導体基板上面のグランド
パターンにより半導体基板裏面のグランドパターンの影
響を少なくすることができるという効果がある。

【０１１１】またこの発明の移相器は、リターンパター
ンペアが接地された前記第１の入出力用コプレナー線路
パターンと前記第１のスロット線路パターンペア間にグ
ランドパターンを半導体基板上面に有する第１のマイク
ロストリップ線路パターンを配し、リターンパターンペ
アが接地された前記第２の入出力用コプレナー線路パタ
ーンと前記第２のスロット線路パターンペア間にグラン
ドパターンを半導体基板上面に有する第２のマイクロス
トリップ線路パターンを配し、半導体基板上面のグラン
ドパターンにより半導体基板裏面のグランドパターンの
影響を少なくすることができると共にマイクロ波のオン
ウエハプローバによるオンウエハ評価ができるという効
果がある。

【０１１２】この発明の移相器は、前記第１のスロット
線路パターンペアと前記第１の入出力用マイクロストリ
ップ線路パターン間にグランドパターンを設け、このグ
ランドパターンの一部を下地電極とする第１の平行平板
コンデンサを設け、前記第１のスロット線路パターンペ
アの内の細いパターンと前記第１の平行平板コンデンサ
の上地電極と前記第１の入出力用マイクロストリップ線
路パターンとをエアブリッジで接続し、前記第２のスロ
ット線路パターンペアと前記第２の入出力用マイクロス
トリップ線路パターン間にグランドパターンを設け、こ
のグランドパターンの一部を下地電極とする第２の平行
平板コンデンサを設け、前記第２のスロット線路パター
ンペアの内の細いパターンと前記第２の平行平板コンデ
ンサの上地電極と前記第２の入出力用マイクロストリッ
プ線路パターンとをエアブリッジで接続し、半導体基板
上面のグランドパターンにより半導体基板裏面のグラン
ドパターンの影響を少なくすることができると共にエア
ブリッジと平行平板コンデンサにより所望の特性インピ
ーダンスのＴ型ローパスフィルタを構成することができ
るという効果がある。

【０１１３】またこの発明の移相器は、リターンパター
ンペアが接地された前記第１の入出力用コプレナー線路
パターンと前記第１のスロット線路パターンペア間にグ
ランドパターンを設け、このグランドパターンの一部を
下地電極とする第１の平行平板コンデンサを設け、前記
第１のスロット線路パターンペアの内の細いパターンと
前記第１の平行平板コンデンサの上地電極と前記第１の
入出力用コプレナー線路パターンの信号線路パターンと
をエアブリッジで接続し、リターンパターンペアが接地
された前記第２の入出力用コプレナー線路パターンと前
記第２のスロット線路パターンペア間にグランドパター
ンを設け、このグランドパターンの一部を下地電極とす
る第２の平行平板コンデンサを設け、前記第２のスロッ
ト線路パターンペアの内の細いパターンと前記第２の平
行平板コンデンサの上地電極と前記第２の入出力用コプ
レナー線路パターンの信号線路パターンとをエアブリッ
ジで接続し、半導体基板上面のグランドパターンにより
半導体基板裏面のグランドパターンの影響を少なくする
ことができ、またエアブリッジと平行平板コンデンサに
より所望の特性インピーダンスのＴ型ローパスフィルタ
を構成できると共に、更にマイクロ波のオンウエハプロ
ーバによるオンウエハ評価ができるという効果がある。

【０１１４】この発明の移相器は、前記入出力用スロッ
ト線路パターンペアの一方と前記グランドパターンを接
続するバイアホールの前に直流カットのためのコンデン
サを配し、前記第１〜第４のＦＥＴのドレイン電極とソ
ース電極に正電位の電圧を印加できるようにしたため、
ゲート電圧を正電位の電圧で制御でき、また、ダイオー
ドを制御する電圧を接地電位に関係なく任意の電圧値と
することもでき、外部制御回路も含めて小型化できると
いう効果がある。

【図面の簡単な説明】

【図１】この発明の実施例１による移相器の構成図であ
る。

【図２】この発明の実施例１の動作説明図である。

【図３】この発明の実施例１の動作説明図である。

【図４】この発明の実施例２による移相器の構造図であ
る。

【図５】この発明の実施例３による移相器の構造図であ
る。

【図６】この発明の実施例３による移相器の他の構造図
である。

【図７】この発明の実施例３による移相器の他の構造図
である。

【図８】この発明の実施例４による移相器の構造図であ
る。

【図９】この発明の実施例４の動作説明図である。

【図１０】この発明の実施例５による移相器の構造図で
ある。

【図１１】この発明の実施例６による移相器の構造図で
ある。

【図１２】この発明の実施例７による移相器の構造図で
ある。

【図１３】この発明の実施例８による移相器の構造図で
ある。

【図１４】この発明の実施例９による移相器の構造図で
ある。

【図１５】この発明の実施例１０による移相器の構造図
である。

【図１６】この発明の実施例１０による移相器の他の構
造図である。

【図１７】この発明の実施例１１による移相器の構造図
である。

【図１８】この発明の実施例１１による移相器の構造図
である。

【図１９】この発明の実施例１１による移相器の他の構
造図である。

【図２０】この発明の実施例１１による移相器の他の構
造図である。

【図２１】この発明の実施例１２による移相器の構造図
である。

【図２２】この発明の実施例１２による移相器の構造図
である。

【図２３】この発明の実施例１２による移相器の他の構
造図である。

【図２４】この発明の実施例１２による移相器の他の構
造図である。

【図２５】この発明の実施例１３による移相器の構造図
である。

【図２６】この発明の実施例１４による移相器の構造図
である。

【図２７】この発明の実施例１５による移相器の動作説
明図である。

【図２８】この発明の実施例１５による移相器の動作説
明図である。

【図２９】この発明の実施例１５による移相器の動作説
明図である。

【図３０】この発明の実施例１５による移相器の動作説
明図である。

【図３１】この発明の実施例１６による移相器の構造図
である。

【図３２】この発明の実施例１６の動作説明図である。

【図３３】この発明の実施例１７による移相器の構造図
である。

【図３４】この発明の実施例１８による移相器の構造図
である。

【図３５】この発明の実施例１８の動作説明図である。

【図３６】この発明の実施例１８の動作説明図である。

【図３７】この発明の実施例１９による移相器の構造図
である。

【図３８】この発明の実施例１９の動作説明図である。

【図３９】この発明の実施例１９の動作説明図である。

【図４０】この発明の実施例２０による移相器の構造図
である。

【図４１】図４０の断面ＡＡ図である。

【図４２】この発明の実施例２１による移相器の構造図
である。

【図４３】この発明の実施例２２による移相器の構造図
である。

【図４４】図４３のＢ部を示す等価回路図である。

【図４５】この発明の実施例２３による移相器の構造図
である。

【図４６】この発明の実施例２４による移相器の構造図
である。

【図４７】従来の線路切換え形の移相器の構造図であ
る。

【図４８】従来の線路切換え形の移相器の動作説明図で
ある。

【符号の説明】

１半導体基板２入出力用スロット線路パターンペア３ドレイン電極４ゲート電極５ソース電極６ＦＥＴ７バイアス用抵抗８バイアス用パッド９バイアス回路１０接続線路パターン１１線路ペア１２接続線路パターン１３エアブリッジ１４交差線路ペア１５エアブリッジ１６入出力用線路ペア１７スイッチ１８線路ペア１９交差線路ペア２０ドレインソース共用電極２１エアブリッジ２２ゲート電極接続線路パターン２３接続線路パターン２４エアブリッジ２５ゲート電極接続パターン２６アノード電極２７カソード電極２８ダイオード２９バイアス用抵抗３０バイアスパッド３１バイアス回路３２ゲート電極接続パターン３３移相器３４信号線路パターン３５リターンパターンペア３６入出力用コプレナー線路パターン３７エアブリッジ３８入出力用マイクロストリップ線路パターン３９グランドパターン４０グランドパターン４１バイアホール４２スロット線路パターンペア４３グランドパターン４４スロット線路４５マイクロストリップ線路４６マイクロストリップ線路４７入出力端子４８グランド４９線路５０線路５１線路５２スロット線路５３マイクロストリップ線路５４線路５５線路５６平行平板コンデンサの上地電極５７誘電体５８平行平板コンデンサの下地電極５９平行平板コンデンサ６０コンデンサ６１インダクタパターン６２グランドパターン６３バイアホール６４コンデンサ６５インダクタ６６可変コンデンサ６７グランドパターン６８誘電体６９マイクロストリップ線路パターン７０マイクロストリップ線路７１誘電体７２上地電極７３平行平板コンデンサ７４エアブリッジ７５コンデンサ７６インダクタ７７誘電体７８上地電極７９平行平板コンデンサ８０バイアス用抵抗８１バイアスパッド８２バイアス回路８３入出力用マイクロストリップ線路パターンペア８４基準位相用マイクロストリップ線路パターン８５設定位相用マイクロストリップ線路パターン８６グランドパターン８７ＳＰＤＴスイッチ８８基準位相線路ペア８９設定位相線路ペア

───────────────────────────────────────────────────── フロントページの続き (72)発明者室井浩一鎌倉市上町屋325番地三菱電機株式会社鎌倉製作所内

Claims

【特許請求の範囲】

【請求項１】第１の入出力用線路ペアと、第１〜第４
のスイッチと、第２の入出力用線路ペアとを具備し、前
記第１の入出力用線路ペアの一方が前記第１のスイッチ
の一端及び前記第４のスイッチの一端に接続され、前記
第１の入出力用線路ペアの他方が前記第２のスイッチの
一端及び前記第３のスイッチの一端に接続され、前記第
２の入出力用線路ペアの一方が前記第１のスイッチの他
端及び前記第３のスイッチの他端に接続され、前記第２
の入出力用線路ペアの他方が前記第２のスイッチの他端
及び前記第４のスイッチの他端に接続されていることを
特徴とする移相器。
【請求項２】半導体基板と、この半導体基板上に形成
された第１の入出力用スロット線路パターンペアと、前
記第１の入出力用スロット線路パターンペアと同一直線
上にある第２の入出力用スロット線路パターンペアと、
前記第１，２の入出力用スロット線路パターンペアと平
行方向にゲート幅を有する第１〜第４のＦＥＴとを具備
し、前記第１の入出力用スロット線路パターンペアの一
方が前記第１のＦＥＴのドレイン電極及び前記第４のＦ
ＥＴのソース電極と接続され、前記第１の入出力用スロ
ット線路パターンペアの他方が前記第２のＦＥＴのドレ
イン電極及び前記第３のＦＥＴのソース電極と接続さ
れ、前記第２の入出力用スロット線路パターンペアの一
方が前記第３のＦＥＴのドレイン電極と接続され、前記
第２の入出力用スロット線路パターンペアの他方が前記
第４のＦＥＴのドレイン電極と接続され、前記第１のＦ
ＥＴのソース電極が前記第３のＦＥＴのドレイン電極と
接続され、前記第１のＦＥＴのソース電極が前記第４の
ＦＥＴのドレイン電極と接続されてなることを特徴とす
る移相器。
【請求項３】半導体基板と、この半導体基板上に形成
された第１の入出力用スロット線路パターンペアと、前
記第１の入出力用スロット線路パターンペアと同一直線
上にある第２の入出力用スロット線路パターンペアと、
前記第１，２の入出力用スロット線路パターンペアと平
行方向にゲート幅を有する第１〜第４のＦＥＴとを具備
し、前記第１のＦＥＴのソース電極と前記第３のＦＥＴ
のドレイン電極を共用化して前記第２の入出力用スロッ
ト線路パターンペアの一方と接続し、更に前記第２のＦ
ＥＴのソース電極と前記第４のＦＥＴのドレイン電極を
共用化して前記第２の入出力用スロット線路パターンペ
アの他方と接続し、前記第１の入出力用スロット線路パ
ターンペアの一方を前記第１のＦＥＴのドレイン電極と
接続し、前記第１の入出力用スロット線路パターンペア
の他方を前記第２のＦＥＴのドレイン電極と接続し、前
記第１のＦＥＴのドレイン電極と前記第４のＦＥＴのソ
ース電極とをエアブリッジ等の手段で接続し、前記第３
のＦＥＴのソース電極と前記第２のＦＥＴのドレイン電
極とをエアブリッジ等の手段で接続し、前記第１〜第４
のＦＥＴを前記第１、第２の入出力用スロット線路パタ
ーンペアに対して直交した方向に梯子状に配したことを
特徴とする移相器。
【請求項４】半導体基板と、この半導体基板上に形成
された第１の入出力用スロット線路パターンペアと、前
記第１の入出力用スロット線路パターンペアと同一直線
上にある第２の入出力用スロット線路パターンペアと、
前記第１，２の入出力用スロット線路パターンペアと直
交方向にゲート幅を有する第１〜第４のＦＥＴとを具備
し、前記第１の入出力用スロット線路パターンペアの一
方が前記第１のＦＥＴのドレイン電極及び前記第４のＦ
ＥＴのソース電極と接続され、前記第１の入出力用スロ
ット線路パターンペアの他方が前記第２のＦＥＴのドレ
イン電極及び前記第３のＦＥＴのソース電極と接続さ
れ、前記第２の入出力用スロット線路パターンペアの一
方が前記第３のＦＥＴのドレイン電極と接続され、前記
第２の入出力用スロット線路パターンペアの他方が前記
第４のＦＥＴのドレイン電極と接続され、前記第１のＦ
ＥＴのソース電極が前記第３のＦＥＴのドレイン電極と
接続され、前記第２のＦＥＴのソース電極が前記第４の
ＦＥＴのドレイン電極と接続されてなることを特徴とす
る移相器。
【請求項５】半導体基板と、この半導体基板上に形成
された第１の入出力用スロット線路パターンペアと、前
記第１の入出力用スロット線路パターンペアと同一直線
上にある第２の入出力用スロット線路パターンペアと、
前記第１，２の入出力用スロット線路パターンペアと直
交方向にゲート幅を有する第１〜第４のＦＥＴとを具備
し、前記第１のＦＥＴのソース電極と前記第３のＦＥＴ
のドレイン電極を共用化して前記第２の入出力用スロッ
ト線路パターンペアの一方と接続し、更に前記第２のＦ
ＥＴのソース電極と前記第４のＦＥＴのドレイン電極を
共用化して前記第２の入出力用スロット線路パターンペ
アの他方と接続し、前記第１の入出力用スロット線路パ
ターンペアの一方を前記第１のＦＥＴのドレイン電極と
接続し、前記第１の入出力用スロット線路パターンペア
の他方を前記第２のＦＥＴのドレイン電極と接続し、前
記第１のＦＥＴのドレイン電極と前記第４のＦＥＴのソ
ース電極とをエアブリッジ等で接続し、前記第３のＦＥ
Ｔのソース電極と前記第２のＦＥＴのドレイン電極とを
エアブリッジ等で接続し、前記第１〜第４のＦＥＴを前
記第１、第２の入出力用スロット線路パターンペアに対
して平行な方向に梯子状に配したことを特徴とする移相
器。
【請求項６】前記第１〜第４のＦＥＴそれぞれが複数
の単位ＦＥＴの並列接続で構成されることを特徴とする
請求項２〜５いずれか記載の移相器。
【請求項７】半導体基板と、この半導体基板上に形成
された第１の入出力用スロット線路パターンペアと、前
記第１の入出力用スロット線路パターンペアと同一直線
上にある第２の入出力用スロット線路パターンペアと、
前記第１〜第４のダイオードとを具備し、前記第１の入
出力用スロット線路パターンペアの一方が前記第１のダ
イオードのカソード電極及び前記第４のダイオードのア
ノード電極と接続され、前記第１の入出力用スロット線
路パターンペアの他方が前記第２のダイオードのカソー
ド電極及び前記第３のダイオードのアノード電極と接続
され、前記第２の入出力用スロット線路パターンペアの
一方が前記第３のダイオードのカソード電極と接続さ
れ、前記第２の入出力用スロット線路パターンペアの他
方が前記第４のダイオードのカソード電極と接続され、
前記第１のダイオードのアノード電極が前記第３のダイ
オードのカソード電極と接続され、前記第２のダイオー
ドのアノード電極が前記第４のダイオードのカソード電
極と接続されてなることを特徴とする移相器。
【請求項８】前記第１のＦＥＴのゲート電極と前記第
２のＦＥＴのゲート電極とを抵抗あるいは線路パターン
を介して接続し、前記第３のＦＥＴのゲート電極と前記
第４のＦＥＴのゲート電極とを抵抗あるいは線路パター
ンを介して接続し、前記第１、第２のＦＥＴと前記第
３、第４のＦＥＴをそれぞれ同一印加電圧で駆動したこ
とを特徴とする請求項２〜６いずれか記載の移相器。
【請求項９】前記第１の入出力用スロット線路パター
ンペアの外側に形成され、そのリターンパターンペアが
エアブリッジ等で接続された第１の入出力用コプレナー
線路パターンと、前記第２の入出力用スロット線路パタ
ーンペアの外側に形成され、そのリターンパターンペア
がエアブリッジ等で接続された第２の入出力用コプレナ
ー線路パターンとを備え、前記第１の入出力用コプレナ
ー線路パターンのリターンパターンペアの一方が前記第
１の入出力用スロット線路パターンペアの一方と接続さ
れ、前記第１の入出力用コプレナー線路パターンの信号
線路パターンが前記第１のスロット線路パターンペアの
他方と接続され、前記第２の入出力用コプレナー線路パ
ターンのリターンパターンペアの一方が前記第２の入出
力用スロット線路パターンペアの一方と接続され、前記
第２の入出力用コプレナー線路パターンの信号線路パタ
ーンが前記第２のスロット線路パターンペアの他方と接
続されてなることを特徴とする請求項２〜８いずれかに
記載の移相器。
【請求項１０】前記第１の入出力用スロット線路パタ
ーンペアの外側に形成され、前記半導体基板の裏面にグ
ランドパターンを有する第１の入出力用マイクロストリ
ップ線路パターンと前記第２の入出力用スロット線路パ
ターンペアの外側に形成され、前記半導体基板の裏面に
グランドパターンを有する第２の入出力用マイクロスト
リップ線路パターンとを備え、前記第１の入出力用スロ
ット線路パターンペアの一方が前記第１の入出力用マイ
クロストリップ線路パターンと接続され、前記第１の入
出力用スロット線路パターンペアの他方が前記半導体基
板裏面に形成された前記第１の入出力用マイクロストリ
ップ線路パターン用グランドパターンとバイアホール等
で接続され、前記第２の入出力用スロット線路パターン
ペアの一方が前記第２の入出力用マイクロストリップ線
路パターンと接続され、前記第２の入出力用スロット線
路パターンペアの他方が前記半導体基板裏面に形成され
た前記第２の入出力用マイクロストリップ線路パターン
用グランドパターンとバイアホール等で接続されてなる
ことを特徴とする請求項２〜８いずれか記載の移相器。
【請求項１１】前記第１の入出力用スロット線路パタ
ーンペアの外側に形成された第１の入出力用コプレナー
線路パターンと、この第１の入出力用コプレナー線路パ
ターンの裏面に形成され前記第１の入出力用コプレナー
線路パターンのリターンパターンペアとバイアホール等
で接続されたグランドパターンと、前記第２の入出力用
スロット線路パターンペアの外側に形成された第２の入
出力用コプレナー線路パターンパターンと、この第２の
入出力用コプレナー線路パターンパターンの裏面に形成
され前記第２の入出力用コプレナー線路パターンのリタ
ーンパターンペアとバイアホール等で接続されたグラン
ドパターンとを備え、前記第１の入出力用コプレナー線
路パターンのリターンパターンペアの一方が前記第１の
入出力用スロット線路パターンペアの一方と接続され、
前記第１の入出力用コプレナー線路パターンパターンの
信号線路パターンが前記第１の入出力用スロット線路パ
ターンペアの他方と接続され、前記第２の入出力用コプ
レナー線路パターンのリターンパターンペアの一方が前
記第２の入出力用スロット線路パターンペアの一方と接
続され、前記第２の入出力用コプレナー線路パターンの
信号線路パターンが前記第２のスロット線路パターンペ
アの他方と接続されてなることを特徴とする請求項２〜
８いずれか記載の移相器。
【請求項１２】前記第１の入出力用スロット線路パタ
ーンペアと前記第１の入出力用マイクロストリップ線路
パターンの間に形成された第１のスロット線路パターン
ペアと前記第２の入出力用スロット線路パターンペアと
前記第２の入出力用マイクロストリップ線路パターンの
間に形成された第２のスロット線路パターンペアと前記
半導体基板の裏面全面に形成されたグランドパターンと
を備え、前記第１のスロット線路パターンペアの一方の
一端が前記第１の入出力用スロット線路パターンペアの
一方と接続され、前記第１のスロット線路パターンペア
の一方の他の一端が前記第１の入出力用マイクロストリ
ップ線路パターンと接続され、前記第１のスロット線路
パターンペアの他方の一端が前記第１の入出力用スロッ
ト線路パターンペアの他方と接続され、前記第１のスロ
ット線路パターンペアの他方の一端がバイアホール等で
前記グランドパターンと接続され、前記第１のスロット
線路パターンペアの特性インピーダンスが、前記第１の
スロット線路パターンペアの一方のパターンと前記グラ
ンドパターンとで構成されるマイクロストリップ線路の
特性インピーダンスより小さくなるように前記第１のス
ロット線路パターンペアの一方のパターン幅を細いパタ
ーンとし、前記第２のスロット線路パターンペアの一方
の一端が前記第２の入出力用スロット線路パターンペア
の一方と接続され、前記第２のスロット線路パターンペ
アの一方の他の一端が前記第２の入出力用マイクロスト
リップ線路パターンと接続され、前記第２のスロット線
路パターンペアの他方の一端が前記第２の入出力用スロ
ット線路パターンの他方と接続され、前記第２のスロッ
ト線路パターンペアの他方の他の一端がバイアホール等
で前記グランドパターンと接続され、前記第２のスロッ
ト線路パターンペアの特性インピーダンスが、前記第２
のスロット線路パターンペアの一方のパターンと前記グ
ランドパターンとで構成されるマイクロストリップ線路
の特性インピーダンスより小さくなるように前記第２の
スロット線路パターンペアの一方のパターン幅を細いパ
ターンとしたことを特徴とする請求項１０記載の移相
器。
【請求項１３】前記第１の入出力用スロット線路パタ
ーンペアと、前記第１の入出力用コプレナー線路パター
ン間に形成された前記第１のスロット線路パターンペア
と、前記第２の入出力用スロット線路パターンペアと前
記第２の入出力用コプレナー線路パターン間に形成され
た前記第２のスロット線路パターンペアと、前記半導体
基板の裏面全面に形成されたグランドパターンとを備
え、前記第１のスロット線路パターンペアの一方の一端
が前記第１の入出力用スロット線路パターンペアの一方
と接続され、前記第１のスロット線路パターンの一方の
他の一端が前記第１の入出力用スロット線路パターンペ
アの信号線路パターンと接続され、前記第１のスロット
線路パターンペアの他方の一端が前記第１の入出力用ス
ロット線路パターンペアの他方と接続され、前記第１の
スロット線路パターンペアの他方の一端が前記第１の入
出力用コプレナー線路パターンのリターンパターンペア
の一方と接続され、前記第１のスロット線路パターンペ
アの特性インピーダンスが、前記第１のスロット線路パ
ターンペアの一方のパターンと前記グランドパターンと
で構成されるマイクロストリップ線路の特性インピーダ
ンスより小さくなるように前記第１のスロット線路パタ
ーンペアの一方のパターン幅を細いパターンとし、前記
第２のスロット線路パターンペアの一方の一端が前記第
２の入出力用スロット線路パターンペアの一方と接続さ
れ、前記第２のスロット線路パターンペアの一方の他の
一端が前記第２の入出力用コプレナー線路パターンの信
号線路パターンと接続され、前記第２のスロット線路パ
ターンペアの他方の一端が前記第２の入出力用スロット
線路パターンペアの他方と接続され、前記第２のスロッ
ト線路パターンペアの他方の他の一端が前記第２の入出
力用コプレナー線路パターンのリターンパターンペアの
一方と接続され、前記第２のスロット線路パターンペア
の特性インピーダンスが、前記第２のスロット線路パタ
ーンペアの一方のパターンと前記グランドパターンとで
構成されるマイクロストリップ線路の特性インピーダン
スより小さくなるように前記第２のスロット線路パター
ンペアの一方のパターン幅を細いパターンとしたことを
特徴とする請求項１１記載の移相器。
【請求項１４】前記第１のスロット線路パターンペア
と前記グランドパターンとで形成するマイクロストリッ
プ線路と、前記第２のスロット線路パターンペアと前記
グランドパターンとで形成するマイクロストリップ線路
の総線路長が使用周波数に対し概略１／４波長となるよ
うにしたことを特徴とする請求項１２または１３記載の
移相器。
【請求項１５】前記第１の入出力用マイクロストリッ
プ線路パターンと前記第１のスロット線路パターンペア
の接続点に、バイアホール等で前記グランドパターンに
一端が接地された第１のコンデンサを接続し、前記第２
の入出力用マイクロストリップ線路パターンと前記第２
のスロット線路パターンペアの接続点に、バイアホール
等で前記グランドパターンに一端が接地された第２のコ
ンデンサを接続してなることを特徴とする請求項１２記
載の移相器。
【請求項１６】前記入出力用コプレナー線路の信号線
路パターンと前記第１のスロット線路パターンペアの接
続点に、バイアホール等で一端が前記グランドパターン
に接地された第１のコンデンサを接続し、前記第２の入
出力用コプレナー線路の信号線路パターンと前記第２の
スロット線路パターンペアの接続点に、バイアホール等
で一端が前記グランドパターンに接地された第２のコン
デンサを接続してなることを特徴とする請求項１３記載
の移相器。
【請求項１７】前記第１の入出力用マイクロストリッ
プ線路パターンと前記第１のスロット線路パターンペア
の接続点に第１のコンデンサを接続し、この第１のコン
デンサに第５のＦＥＴのドレイン電極を接続し、この第
５のＦＥＴのソース電極をバイアホール等で前記グラン
ドパターンと接続しかつ前記第５のＦＥＴのドレイン電
極とソース電極間にインダクタを装荷し、前記第２の入
出力用マイクロストリップ線路パターンと前記第２のス
ロット線路パターンペアの接続点に第２のコンデンサを
接続し、この第２のコンデンサに第６のＦＥＴのドレイ
ン電極を接続し、前記第６のＦＥＴのソース電極をバイ
アホール等で前記グランドパターンと接続しかつ前記第
６のＦＥＴのドレイン電極とソース電極間にインダクタ
を装荷したことを特徴とする請求項１２記載の移相器。
【請求項１８】前記第１の入出力用マイクロストリッ
プ線路パターンと前記第１のスロット線路パターンペア
の接続点に第１のコンデンサを接続し、この第１のコン
デンサに第５のダイオードのアノード電極を接続し、前
記第５のダイオードのカソード電極をバイアホール等で
前記グランドパターンと接続し、前記第２の入出力用マ
イクロストリップ線路パターンと前記第２のスロット線
路パターンペアの接続点に第２のコンデンサを接続し、
この第２のコンデンサに第６のダイオードのアノード電
極を接続し、前記第６のダイオードのカソード電極をバ
イアホール等で前記グランドパターンとを接続したこと
を特徴とする請求項１２記載の移相器。
【請求項１９】前記第１のスロット線路パターンペア
と前記第１の入出力用マイクロストリップ線路パターン
間に形成されかつ前記半導体基板上面に形成された第１
のグランドパターンと、前記第１のグランドパターン上
に第１の誘電体を設け、前記第１の誘電体上に形成され
た第１のマイクロストリップ線路パターンとからなるマ
イクロストリップ線路と、前記第２のスロット線路パタ
ーンペアと前記第２の入出力用マイクロストリップ線路
パターン間に形成されかつ前記半導体基板上面に形成さ
れた第２のグランドパターンと前記第２のグランドパタ
ーン上に第２の誘電体を設け前記第２の誘電体上に形成
された第２のマイクロストリップ線路パターンとからな
るマイクロストリップ線路とを備え、前記第１のマイク
ロストリップ線路パターンの一端が前記第１の入出力用
マイクロストリップ線路パターンと接続され、前記第１
のマイクロストリップ線路パターンの他端が前記第１の
スロット線路パターンペアの内の細いパターンと接続さ
れ、前記第１のグランドパターンの一端が前記第１のス
ロット線路パターンペアの他方と接続され、前記第１の
グランドパターンの他端が前記半導体基板裏面に形成さ
れたグランドパターンとバイアホール等で接続され、前
記第２のマイクロストリップ線路パターンの一端が前記
第２の入出力用マイクロストリップ線路パターンと接続
され、前記第２のマイクロストリップ線路パターンの他
端が前記第２のスロット線路パターンペアの内の細いパ
ターンと接続され、前記第２のグランドパターンの一端
が前記第２のスロット線路パターンペアの他方と接続さ
れ、前記第２のグランドパターンの他端が前記半導体基
板裏面に形成されたグランドパターンとバイアホール等
で接続されてなることを特徴とする請求項１２記載の移
相器。
【請求項２０】前記第１のスロット線路パターンペア
と前記第１の入出力用コプレナー線路パターン間に形成
され、かつ前記半導体基板上面に形成された第１のグラ
ンドパターンと前記第１のグランドパターン上に第１の
誘電体を設け、前記第１の誘電体上に形成された第１の
マイクロストリップ線路パターンとからなるマイクロス
トリップ線路と、前記第２のスロット線路パターンペア
と前記第２の入出力用コプレナー線路パターン間に形成
されかつ前記半導体基板上面に形成された第２のグラン
ドパターンと前記第２のグランドパターン上に第２の誘
電体を設け前記第２の誘電体上に形成された第２のマイ
クロストリップ線路パターンとからなるマイクロストリ
ップ線路とを備え、前記第１のマイクロストリップ線路
パターンの一端が前記第１の入出力用コプレナー線路パ
ターンの信号線路パターンと接続され、前記第１のマイ
クロストリップ線路パターンの他端が前記第１のスロッ
ト線路パターンペアの内の細いパターンと接続され、前
記第１のグランドパターンの一端が前記第１のスロット
線路パターンペアの他方と接続され、前記第１のグラン
ドパターンの他端が前記第１の入出力用コプレナー線路
パターンのリターンパターンペアのいずれか一方と接続
され、前記第２のマイクロストリップ線路パターンの一
端が前記第２の入出力用コプレナー線路パターンの信号
線路パターンと接続され、前記第２のマイクロストリッ
プ線路パターンの他端が前記第２のスロット線路パター
ンペアの内の細いパターンと接続され、前記第２のグラ
ンドパターンの一端が前記第２のスロット線路パターン
ペアの他端と接続され、前記第２のグランドパターンの
他端が前記第２の入出力用コプレナー線路パターンのい
ずれか一方と接続されてなることを特徴とする請求項１
３記載の移相器。
【請求項２１】前記第１のスロット線路パターンペア
と前記第１の入出力用マイクロストリップ線路パターン
間の前記半導体基板上面に形成された第１のグランドパ
ターンと前記第１のグランドパターン上に第３の誘電体
を挟んで構成された第１の平行平板コンデンサと、前記
第２のスロット線路パターンペアと前記第２の入出力用
マイクロストリップ線路パターン間の前記半導体基板上
面に形成された第２のグランドパターンと前記第１のグ
ランドパターン上に第４の誘電体を挟んで構成された第
２の平行平板コンデンサとを備え、前記第１の平行平板
コンデンサの上面電極が前記第１の入出力用マイクロス
トリップ線路パターンと前記第１のスロット線路パター
ンペアの細いパターン側とそれぞれエアブリッジで接続
され、前記第１のグランドパターンの一端が前記第１の
スロット線路パターンペアの他方と接続され、前記第４
のグランドパターンの他端が前記半導体基板裏面に形成
されたグランドパターンとバイアホール等で接続され、
前記第２の平行平板コンデンサの上面電極が前記第２の
入出力用マイクロストリップ線路パターンと前記第２の
スロット線路パターンペアの細いパターン側とそれぞれ
エアブリッジで接続され、前記第２のグランドパターン
の一端が前記第２のスロット線路パターンペアの他方と
接続され、前記第４のグランドパターンの他端が前記半
導体基板裏面に形成されたグランドパターンとバイアホ
ール等で接続されてなることを特徴とする請求項１２記
載の移相器。
【請求項２２】前記第１のスロット線路パターンペア
と前記第１の入出力用コプレナー線路パターン間の前記
半導体基板上面に形成された第１のグランドパターンと
前記第１のグランドパターン上に第３の誘電体を挟んで
構成された第１の平行平板コンデンサと、前記第２のス
ロット線路パターンペアと前記第２の入出力用コプレナ
ー線路パターン間の前記半導体基板上面に形成された第
２のグランドパターンと前記第２のグランドパターン上
に第４の誘電体を挟んで構成された第２の平行平板コン
デンサとを備え、前記第１の平行平板コンデンサの上面
電極が前記第１の入出力用コプレナー線路パターンの信
号線路パターンと前記第１のスロット線路パターンペア
の細いパターン側とそれぞれエアブリッジで接続され、
前記第１のグランドパターンの一端が前記第１のスロッ
ト線路パターンペアの他方と接続され、前記第１のグラ
ンドパターンの他端が、前記第１の入出力用コプレナー
線路パターンのリターンパターンペアの一方と接続さ
れ、前記第２の平行平板コンデンサの上面電極が前記第
２の入出力用コプレナー線路パターンの信号線路パター
ンと前記第２のスロット線路パターンペアの細いパター
ン側とそれぞれエアブリッジで接続され、前記第２のグ
ランドパターンの一端が前記第２のスロット線路パター
ンペアの他方と接続され前記第２のグランドパターンの
他端が前記第２の入出力用コプレナー線路パターンのリ
ターンパターンペアのいずれか一方と接続されてなるこ
とを特徴とする請求項１３記載の移相器。
【請求項２３】前記半導体基板裏面のグランドパター
ンを接続する前記バイアホールの前に直流カットのため
のコンデンサを配したことを特徴とする請求項１０〜１
３記載の移相器。