JP3216419B2 - 移相器 - Google Patents
移相器Info
- Publication number
- JP3216419B2 JP3216419B2 JP10953994A JP10953994A JP3216419B2 JP 3216419 B2 JP3216419 B2 JP 3216419B2 JP 10953994 A JP10953994 A JP 10953994A JP 10953994 A JP10953994 A JP 10953994A JP 3216419 B2 JP3216419 B2 JP 3216419B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- line pattern
- fet
- pair
- slot line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 claims description 61
- 239000000758 substrate Substances 0.000 claims description 61
- 239000003990 capacitor Substances 0.000 description 61
- 238000010586 diagram Methods 0.000 description 57
- 230000000694 effects Effects 0.000 description 26
- 239000004020 conductor Substances 0.000 description 7
- 238000011156 evaluation Methods 0.000 description 7
- 230000008878 coupling Effects 0.000 description 6
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 3
- 230000010363 phase shift Effects 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
- H01P1/00—Auxiliary devices
- H01P1/18—Phase-shifters
- H01P1/185—Phase-shifters using a diode or a gas filled discharge tube
Landscapes
- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、シリコン、ガリウム
ひ素（以下ＧａＡｓと称す）等の半導体基板に構成した
ＦＥＴ等をスイッチとして用い、同一の半導体基板に構
成したスロット線路の経路を切り換えてマイクロ波の信
号を移相する移相器に関するものである。
ひ素（以下ＧａＡｓと称す）等の半導体基板に構成した
ＦＥＴ等をスイッチとして用い、同一の半導体基板に構
成したスロット線路の経路を切り換えてマイクロ波の信
号を移相する移相器に関するものである。
【０００２】
【従来の技術】図４７に従来の線路切換え形の移相器の
構造例を示す。図において、は半導体基板、３はＦＥＴ
のドレイン電極、４はＦＥＴのゲート電極、５はＦＥＴ
のソース電極、６は前記ドレイン電極３、ゲート電極
４、ソース電極５を有するＦＥＴ、７はバイアス用抵
抗、８はバイアス用パッド、９は前記バイアス用抵抗７
及びバイアス用パッド８で構成されるバイアス回路、８
３は入出力用マイクロストリップ線路パターン、８４は
基準位相用マイクロストリップ線路パターン、８５は設
定位相用マイクロストリップ線路パターン、８６は半導
体基板１の裏面に形成されたグランドパターンである。
尚、ＦＥＴ６のゲート電極４にはバイアス回路９よりゲ
ートバイアス電圧を印加してＦＥＴ６をスイッチ動作さ
せ、その時、ＦＥＴ６のドレイン電圧、ソース電圧を直
流的に同電位とするためドレイン電極３、ソース電極５
を通常接地して用いるが、そのためのバイアス回路の図
示は省略してある。
構造例を示す。図において、は半導体基板、３はＦＥＴ
のドレイン電極、４はＦＥＴのゲート電極、５はＦＥＴ
のソース電極、６は前記ドレイン電極３、ゲート電極
４、ソース電極５を有するＦＥＴ、７はバイアス用抵
抗、８はバイアス用パッド、９は前記バイアス用抵抗７
及びバイアス用パッド８で構成されるバイアス回路、８
３は入出力用マイクロストリップ線路パターン、８４は
基準位相用マイクロストリップ線路パターン、８５は設
定位相用マイクロストリップ線路パターン、８６は半導
体基板１の裏面に形成されたグランドパターンである。
尚、ＦＥＴ６のゲート電極４にはバイアス回路９よりゲ
ートバイアス電圧を印加してＦＥＴ６をスイッチ動作さ
せ、その時、ＦＥＴ６のドレイン電圧、ソース電圧を直
流的に同電位とするためドレイン電極３、ソース電極５
を通常接地して用いるが、そのためのバイアス回路の図
示は省略してある。
【０００３】図４８は図４７に示した従来の線路切換え
形の移相器の動作説明図である。図において、１６は入
出力線路ペア、８７は単極双投スイッチ（以下ＳＰＤＴ
スイッチと称す）、８８は基準位相線路ペア、８９は設
定位相線路ペアである。
形の移相器の動作説明図である。図において、１６は入
出力線路ペア、８７は単極双投スイッチ（以下ＳＰＤＴ
スイッチと称す）、８８は基準位相線路ペア、８９は設
定位相線路ペアである。
【０００４】次に動作について説明する。今ドレイン電
圧、ソース電圧を直流的に同電位例えば０Ｖとすると、
ゲート電圧を０Ｖとピンチオフ電圧とに切換えることに
より、ＦＥＴ６のドレイン電極３とソース電極５間はマ
イクロ波信号が、通過、遮断のスイッチ動作をする。従
って第１のＦＥＴ６ａと第２のＦＥＴ６ｂをペアとして
用い、それぞれのゲート電極４ａ，４ｂにどちらか一方
に０Ｖ、他方にピンチオフ電圧を印加し、同時に互いの
バイアス電圧を切換えることにより第１、第２のＦＥＴ
６ａ，６ｂは、ＳＰＤＴスイッチとして動作する。この
ＳＰＤＴスイッチは図４８の８７ａに示す第１のＳＰＤ
Ｔスイッチに相当する。同様に第３のＦＥＴ６ｃ、第４
のＦＥＴ６ｄをペアとして用い、それぞれのゲート電極
４ｃ，４ｄのうちの一方に０Ｖ、他方にピンチオフ電圧
を印加し、同時に互いのバイアス電圧を切換えることに
より第３、第４のＦＥＴ６ｃ，６ｄはＳＰＤＴスイッチ
として動作する。このＳＰＤＴスイッチは図４８の８７
ｂに示す第２のＳＰＤＴスイッチに相当する。同様に図
４７の入出力用マイクロストリップ線路パターン８３
ａ，８３ｂはそれぞれ図４８の入出力用線路ペア１６
ａ，１６ｂに相当し、図４７の基準位相用マイクロスト
リップ線路パターン８４は図４８の基準位相線路ペア８
８に、図４７の設定位相マイクロストリップ線路パター
ン８５は図４８の設定位相線路ペア８９に相当する。
圧、ソース電圧を直流的に同電位例えば０Ｖとすると、
ゲート電圧を０Ｖとピンチオフ電圧とに切換えることに
より、ＦＥＴ６のドレイン電極３とソース電極５間はマ
イクロ波信号が、通過、遮断のスイッチ動作をする。従
って第１のＦＥＴ６ａと第２のＦＥＴ６ｂをペアとして
用い、それぞれのゲート電極４ａ，４ｂにどちらか一方
に０Ｖ、他方にピンチオフ電圧を印加し、同時に互いの
バイアス電圧を切換えることにより第１、第２のＦＥＴ
６ａ，６ｂは、ＳＰＤＴスイッチとして動作する。この
ＳＰＤＴスイッチは図４８の８７ａに示す第１のＳＰＤ
Ｔスイッチに相当する。同様に第３のＦＥＴ６ｃ、第４
のＦＥＴ６ｄをペアとして用い、それぞれのゲート電極
４ｃ，４ｄのうちの一方に０Ｖ、他方にピンチオフ電圧
を印加し、同時に互いのバイアス電圧を切換えることに
より第３、第４のＦＥＴ６ｃ，６ｄはＳＰＤＴスイッチ
として動作する。このＳＰＤＴスイッチは図４８の８７
ｂに示す第２のＳＰＤＴスイッチに相当する。同様に図
４７の入出力用マイクロストリップ線路パターン８３
ａ，８３ｂはそれぞれ図４８の入出力用線路ペア１６
ａ，１６ｂに相当し、図４７の基準位相用マイクロスト
リップ線路パターン８４は図４８の基準位相線路ペア８
８に、図４７の設定位相マイクロストリップ線路パター
ン８５は図４８の設定位相線路ペア８９に相当する。
【０００５】図４８において、第１の入出力用線路ペア
１６ａにより入力したマイクロ波信号は第１のＳＰＤＴ
スイッチ８７ａ、基準位相線路ペア８８、第２のＳＰＤ
Ｔスイッチ８７ｂを通過し、第２の入出力用線路ペア１
６ｂより出力する。ここで両ＳＰＤＴスイッチ８７ａ，
８７ｂを切換え、マイクロ波信号の伝搬経路を設定位相
線路ペア８９側に切換えると、マイクロ波信号を経路の
電気長差分だけ移相することができる。この時の電気長
差分をΔＬ、マイクロ波信号周波数をｆ、光速をＣとす
ると、位相量θは、θ＝２πｆΔＬ／Ｃなる式で与えら
れる。
１６ａにより入力したマイクロ波信号は第１のＳＰＤＴ
スイッチ８７ａ、基準位相線路ペア８８、第２のＳＰＤ
Ｔスイッチ８７ｂを通過し、第２の入出力用線路ペア１
６ｂより出力する。ここで両ＳＰＤＴスイッチ８７ａ，
８７ｂを切換え、マイクロ波信号の伝搬経路を設定位相
線路ペア８９側に切換えると、マイクロ波信号を経路の
電気長差分だけ移相することができる。この時の電気長
差分をΔＬ、マイクロ波信号周波数をｆ、光速をＣとす
ると、位相量θは、θ＝２πｆΔＬ／Ｃなる式で与えら
れる。
【０００６】
【発明が解決しようとする課題】従来の線路切換え形の
移相器は以上のように構成され、前述の動作原理を基に
しているため、移相量を導出する式（θ＝２πｆΔＬ／
Ｃ）からわかるように、設定位相を大きくするために
は、図４７に示す設定位相用マイクロストリップ線路パ
ターン８５を長くする必要があり、結果的に回路構成の
大型化を招き、また線路長延長に伴う設定位相の周波数
特性が大きくなるなどの課題があった。
移相器は以上のように構成され、前述の動作原理を基に
しているため、移相量を導出する式（θ＝２πｆΔＬ／
Ｃ）からわかるように、設定位相を大きくするために
は、図４７に示す設定位相用マイクロストリップ線路パ
ターン８５を長くする必要があり、結果的に回路構成の
大型化を招き、また線路長延長に伴う設定位相の周波数
特性が大きくなるなどの課題があった。
【０００７】この発明は、上記のような課題を解消する
ためになされたものであり、小型で、設定位相精度の周
波数依存性が少なく１８０度移相できる移相器を得るこ
とを目的とする。
ためになされたものであり、小型で、設定位相精度の周
波数依存性が少なく１８０度移相できる移相器を得るこ
とを目的とする。
【０００８】
【課題を解決するための手段】第１の発明の移相器は、
半導体基板と、この半導体基板の一面上に形成された第
１の入出力用線路ペアと、第１〜第４のスイッチと、第
２の入出力用線路ペアとを具備し、前記第１の入出力用
線路ペアの一方が前記第１のスイッチの一端及び前記第
４のスイッチの一端に接続され、前記第１の入出力用線
路ペアの他方が前記第２のスイッチの一端及び前記第３
のスイッチの一端に接続され、前記第２の入出力用線路
ペアの一方が前記第１のスイッチの他端及び前記第３の
スイッチの他端に接続され、前記第２の入出力用線路ペ
アの他方が前記第２のスイッチの他端及び前記第４のス
イッチの他端に接続するようにしたものである。
半導体基板と、この半導体基板の一面上に形成された第
１の入出力用線路ペアと、第１〜第４のスイッチと、第
２の入出力用線路ペアとを具備し、前記第１の入出力用
線路ペアの一方が前記第１のスイッチの一端及び前記第
４のスイッチの一端に接続され、前記第１の入出力用線
路ペアの他方が前記第２のスイッチの一端及び前記第３
のスイッチの一端に接続され、前記第２の入出力用線路
ペアの一方が前記第１のスイッチの他端及び前記第３の
スイッチの他端に接続され、前記第２の入出力用線路ペ
アの他方が前記第２のスイッチの他端及び前記第４のス
イッチの他端に接続するようにしたものである。
【０００９】第２の発明の移相器は、半導体基板と、こ
の半導体基板の一面上に形成された第１の入出力用スロ
ット線路パターンペアと、前記第１の入出力用スロット
線路パターンペアと同一直線上にある第２の入出力用ス
ロット線路パターンペアと、前記第１，２の入出力用ス
ロット線路パターンペアと平行方向にゲート幅を有する
第１〜第４のＦＥＴとを具備し、前記第１の入出力用ス
ロット線路パターンペアの一方が前記第１のＦＥＴのド
レイン電極及び前記第４のＦＥＴのソース電極と接続さ
れ、前記第１の入出力用スロット線路パターンペアの他
方が前記第２のＦＥＴのドレイン電極及び前記第３のＦ
ＥＴのソース電極と接続され、前記第２の入出力用スロ
ット線路パターンペアの一方が前記第３のＦＥＴのドレ
イン電極と接続され、前記第２の入出力用スロット線路
パターンペアの他方が前記第４のＦＥＴのドレイン電極
と接続され、前記第１のＦＥＴのソース電極が前記第３
のＦＥＴのドレイン電極と接続され、前記第１のＦＥＴ
のソース電極が前記第４のＦＥＴのドレイン電極と接続
されてなるものである。
の半導体基板の一面上に形成された第１の入出力用スロ
ット線路パターンペアと、前記第１の入出力用スロット
線路パターンペアと同一直線上にある第２の入出力用ス
ロット線路パターンペアと、前記第１，２の入出力用ス
ロット線路パターンペアと平行方向にゲート幅を有する
第１〜第４のＦＥＴとを具備し、前記第１の入出力用ス
ロット線路パターンペアの一方が前記第１のＦＥＴのド
レイン電極及び前記第４のＦＥＴのソース電極と接続さ
れ、前記第１の入出力用スロット線路パターンペアの他
方が前記第２のＦＥＴのドレイン電極及び前記第３のＦ
ＥＴのソース電極と接続され、前記第２の入出力用スロ
ット線路パターンペアの一方が前記第３のＦＥＴのドレ
イン電極と接続され、前記第２の入出力用スロット線路
パターンペアの他方が前記第４のＦＥＴのドレイン電極
と接続され、前記第１のＦＥＴのソース電極が前記第３
のＦＥＴのドレイン電極と接続され、前記第１のＦＥＴ
のソース電極が前記第４のＦＥＴのドレイン電極と接続
されてなるものである。
【００１０】第３の発明の移相器は、半導体基板と、こ
の半導体基板の一面上に形成された第１の入出力用スロ
ット線路パターンペアと、前記第１の入出力用スロット
線路パターンペアと同一直線上にある第２の入出力用ス
ロット線路パターンペアと、前記第１，２の入出力用ス
ロット線路パターンペアと平行方向にゲート幅を有する
第１〜第４のＦＥＴとを具備し、前記第１のＦＥＴのソ
ース電極と前記第３のＦＥＴのドレイン電極を共用化し
て前記第２の入出力用スロット線路パターンペアの一方
と接続し、更に前記第２のＦＥＴのソース電極と前記第
４のＦＥＴのドレイン電極を共用化して前記第２の入出
力用スロット線路パターンペアの他方と接続し、前記第
１の入出力用スロット線路パターンペアの一方を前記第
１のＦＥＴのドレイン電極と接続し、前記第１の入出力
用スロット線路パターンペアの他方を前記第２のＦＥＴ
のドレイン電極と接続し、前記第１のＦＥＴのドレイン
電極と前記第４のＦＥＴのソース電極とをエアブリッジ
等の手段で接続し、前記第３のＦＥＴのソース電極と前
記第２のＦＥＴのドレイン電極とをエアブリッジ等の手
段で接続し、前記第１〜第４のＦＥＴを前記第１、第２
の入出力用スロット線路パターンペアに対して直交した
方向に梯子状に配したものである。
の半導体基板の一面上に形成された第１の入出力用スロ
ット線路パターンペアと、前記第１の入出力用スロット
線路パターンペアと同一直線上にある第２の入出力用ス
ロット線路パターンペアと、前記第１，２の入出力用ス
ロット線路パターンペアと平行方向にゲート幅を有する
第１〜第４のＦＥＴとを具備し、前記第１のＦＥＴのソ
ース電極と前記第３のＦＥＴのドレイン電極を共用化し
て前記第２の入出力用スロット線路パターンペアの一方
と接続し、更に前記第２のＦＥＴのソース電極と前記第
４のＦＥＴのドレイン電極を共用化して前記第２の入出
力用スロット線路パターンペアの他方と接続し、前記第
１の入出力用スロット線路パターンペアの一方を前記第
１のＦＥＴのドレイン電極と接続し、前記第１の入出力
用スロット線路パターンペアの他方を前記第２のＦＥＴ
のドレイン電極と接続し、前記第１のＦＥＴのドレイン
電極と前記第４のＦＥＴのソース電極とをエアブリッジ
等の手段で接続し、前記第３のＦＥＴのソース電極と前
記第２のＦＥＴのドレイン電極とをエアブリッジ等の手
段で接続し、前記第１〜第４のＦＥＴを前記第１、第２
の入出力用スロット線路パターンペアに対して直交した
方向に梯子状に配したものである。
【００１１】第４の発明の移相器は、半導体基板と、こ
の半導体基板の一面上に形成された第１の入出力用スロ
ット線路パターンペアと、前記第１の入出力用スロット
線路パターンペアと同一直線上にある第２の入出力用ス
ロット線路パターンペアと、前記第１，２の入出力用ス
ロット線路パターンペアと直交方向にゲート幅を有する
第１〜第４のＦＥＴとを具備し、前記第１の入出力用ス
ロット線路パターンペアの一方が前記第１のＦＥＴのド
レイン電極及び前記第４のＦＥＴのソース電極と接続さ
れ、前記第１の入出力用スロット線路パターンペアの他
方が前記第２のＦＥＴのドレイン電極及び前記第３のＦ
ＥＴのソース電極と接続され、前記第２の入出力用スロ
ット線路パターンペアの一方が前記第３のＦＥＴのドレ
イン電極と接続され、前記第２の入出力用スロット線路
パターンペアの他方が前記第４のＦＥＴのドレイン電極
と接続され、前記第１のＦＥＴのソース電極が前記第３
のＦＥＴのドレイン電極と接続され、前記第２のＦＥＴ
のソース電極が前記第４のＦＥＴのドレイン電極と接続
されてなるものである。
の半導体基板の一面上に形成された第１の入出力用スロ
ット線路パターンペアと、前記第１の入出力用スロット
線路パターンペアと同一直線上にある第２の入出力用ス
ロット線路パターンペアと、前記第１，２の入出力用ス
ロット線路パターンペアと直交方向にゲート幅を有する
第１〜第４のＦＥＴとを具備し、前記第１の入出力用ス
ロット線路パターンペアの一方が前記第１のＦＥＴのド
レイン電極及び前記第４のＦＥＴのソース電極と接続さ
れ、前記第１の入出力用スロット線路パターンペアの他
方が前記第２のＦＥＴのドレイン電極及び前記第３のＦ
ＥＴのソース電極と接続され、前記第２の入出力用スロ
ット線路パターンペアの一方が前記第３のＦＥＴのドレ
イン電極と接続され、前記第２の入出力用スロット線路
パターンペアの他方が前記第４のＦＥＴのドレイン電極
と接続され、前記第１のＦＥＴのソース電極が前記第３
のＦＥＴのドレイン電極と接続され、前記第２のＦＥＴ
のソース電極が前記第４のＦＥＴのドレイン電極と接続
されてなるものである。
【００１２】第５の発明の移相器は、半導体基板と、こ
の半導体基板の一面上に形成された第１の入出力用スロ
ット線路パターンペアと、前記第１の入出力用スロット
線路パターンペアと同一直線上にある第２の入出力用ス
ロット線路パターンペアと、前記第１，２の入出力用ス
ロット線路パターンペアと直交方向にゲート幅を有する
第１〜第４のＦＥＴとを具備し、前記第１のＦＥＴのソ
ース電極と前記第３のＦＥＴのドレイン電極を共用化し
て前記第２の入出力用スロット線路パターンペアの一方
と接続し、更に前記第２のＦＥＴのソース電極と前記第
４のＦＥＴのドレイン電極を共用化して前記第２の入出
力用スロット線路パターンペアの他方と接続し、前記第
１の入出力用スロット線路パターンペアの一方を前記第
１のＦＥＴのドレイン電極と接続し、前記第１の入出力
用スロット線路パターンペアの他方を前記第２のＦＥＴ
のドレイン電極と接続し、前記第１のＦＥＴのドレイン
電極と前記第４のＦＥＴのソース電極とをエアブリッジ
等で接続し、前記第３のＦＥＴのソース電極と前記第２
のＦＥＴのドレイン電極とをエアブリッジ等で接続し、
前記第１〜第４のＦＥＴを前記第１、第２の入出力用ス
ロット線路パターンペアに対して平行な方向に梯子状に
配したものである。
の半導体基板の一面上に形成された第１の入出力用スロ
ット線路パターンペアと、前記第１の入出力用スロット
線路パターンペアと同一直線上にある第２の入出力用ス
ロット線路パターンペアと、前記第１，２の入出力用ス
ロット線路パターンペアと直交方向にゲート幅を有する
第１〜第４のＦＥＴとを具備し、前記第１のＦＥＴのソ
ース電極と前記第３のＦＥＴのドレイン電極を共用化し
て前記第２の入出力用スロット線路パターンペアの一方
と接続し、更に前記第２のＦＥＴのソース電極と前記第
４のＦＥＴのドレイン電極を共用化して前記第２の入出
力用スロット線路パターンペアの他方と接続し、前記第
１の入出力用スロット線路パターンペアの一方を前記第
１のＦＥＴのドレイン電極と接続し、前記第１の入出力
用スロット線路パターンペアの他方を前記第２のＦＥＴ
のドレイン電極と接続し、前記第１のＦＥＴのドレイン
電極と前記第４のＦＥＴのソース電極とをエアブリッジ
等で接続し、前記第３のＦＥＴのソース電極と前記第２
のＦＥＴのドレイン電極とをエアブリッジ等で接続し、
前記第１〜第４のＦＥＴを前記第１、第２の入出力用ス
ロット線路パターンペアに対して平行な方向に梯子状に
配したものである。
【００１３】第６の発明の移相器は、前記第１〜第４の
ＦＥＴそれぞれが複数の単位ＦＥＴの並列接続で構成さ
れるものである。
ＦＥＴそれぞれが複数の単位ＦＥＴの並列接続で構成さ
れるものである。
【００１４】第７の発明の移相器は、半導体基板と、こ
の半導体基板の一面上に形成された第１の入出力用スロ
ット線路パターンペアと、前記第１の入出力用スロット
線路パターンペアと同一直線上にある第２の入出力用ス
ロット線路パターンペアと、前記第１〜第４のダイオー
ドとを具備し、前記第１の入出力用スロット線路パター
ンペアの一方が前記第１のダイオードのカソード電極及
び前記第４のダイオードのアノード電極と接続され、前
記第１の入出力用スロット線路パターンペアの他方が前
記第２のダイオードのカソード電極及び前記第３のダイ
オードのアノード電極と接続され、前記第２の入出力用
スロット線路パターンペアの一方が前記第３のダイオー
ドのカソード電極と接続され、前記第２の入出力用スロ
ット線路パターンペアの他方が前記第４のダイオードの
カソード電極と接続され、前記第１のダイオードのアノ
ード電極が前記第３のダイオードのカソード電極と接続
され、前記第２のダイオードのアノード電極が前記第４
のダイオードのカソード電極と接続されてなるものであ
る。
の半導体基板の一面上に形成された第１の入出力用スロ
ット線路パターンペアと、前記第１の入出力用スロット
線路パターンペアと同一直線上にある第２の入出力用ス
ロット線路パターンペアと、前記第１〜第４のダイオー
ドとを具備し、前記第１の入出力用スロット線路パター
ンペアの一方が前記第１のダイオードのカソード電極及
び前記第４のダイオードのアノード電極と接続され、前
記第１の入出力用スロット線路パターンペアの他方が前
記第２のダイオードのカソード電極及び前記第３のダイ
オードのアノード電極と接続され、前記第２の入出力用
スロット線路パターンペアの一方が前記第３のダイオー
ドのカソード電極と接続され、前記第２の入出力用スロ
ット線路パターンペアの他方が前記第４のダイオードの
カソード電極と接続され、前記第１のダイオードのアノ
ード電極が前記第３のダイオードのカソード電極と接続
され、前記第２のダイオードのアノード電極が前記第４
のダイオードのカソード電極と接続されてなるものであ
る。
【００１５】第８の発明の移相器は、前記第１のＦＥＴ
のゲート電極と前記第２のＦＥＴのゲート電極とを抵抗
あるいは線路パターンを介して接続し、前記第３のＦＥ
Ｔのゲート電極と前記第４のＦＥＴのゲート電極とを抵
抗あるいは線路パターンを介して接続し、前記第１、第
２のＦＥＴと前記第３、第４のＦＥＴをそれぞれ同一印
加電圧で駆動するようにしたものである。
のゲート電極と前記第２のＦＥＴのゲート電極とを抵抗
あるいは線路パターンを介して接続し、前記第３のＦＥ
Ｔのゲート電極と前記第４のＦＥＴのゲート電極とを抵
抗あるいは線路パターンを介して接続し、前記第１、第
２のＦＥＴと前記第３、第４のＦＥＴをそれぞれ同一印
加電圧で駆動するようにしたものである。
【００１６】第９の発明の移相器は、前記第１の入出力
用スロット線路パターンペアの外側に形成され、そのリ
ターンパターンペアがエアブリッジ等で接続された第１
の入出力用コプレナー線路パターンと、前記第２の入出
力用スロット線路パターンペアの外側に形成され、その
リターンパターンペアがエアブリッジ等で接続された第
２の入出力用コプレナー線路パターンとを備え、前記第
１の入出力用コプレナー線路パターンのリターンパター
ンペアの一方が前記第１の入出力用スロット線路パター
ンペアの一方と接続され、前記第１の入出力用コプレナ
ー線路パターンの信号線路パターンが前記第１のスロッ
ト線路パターンペアの他方と接続され、前記第２の入出
力用コプレナー線路パターンのリターンパターンペアの
一方が前記第２の入出力用スロット線路パターンペアの
一方と接続され、前記第２の入出力用コプレナー線路パ
ターンの信号線路パターンが前記第２のスロット線路パ
ターンペアの他方と接続されてなるものである。
用スロット線路パターンペアの外側に形成され、そのリ
ターンパターンペアがエアブリッジ等で接続された第１
の入出力用コプレナー線路パターンと、前記第２の入出
力用スロット線路パターンペアの外側に形成され、その
リターンパターンペアがエアブリッジ等で接続された第
２の入出力用コプレナー線路パターンとを備え、前記第
１の入出力用コプレナー線路パターンのリターンパター
ンペアの一方が前記第１の入出力用スロット線路パター
ンペアの一方と接続され、前記第１の入出力用コプレナ
ー線路パターンの信号線路パターンが前記第１のスロッ
ト線路パターンペアの他方と接続され、前記第２の入出
力用コプレナー線路パターンのリターンパターンペアの
一方が前記第２の入出力用スロット線路パターンペアの
一方と接続され、前記第２の入出力用コプレナー線路パ
ターンの信号線路パターンが前記第２のスロット線路パ
ターンペアの他方と接続されてなるものである。
【００１７】
【作用】この発明は、第１の入出力用線路ペアと第２の
入出力用線路ペアとの接続経路を第１〜第４のスイッチ
で切換えるようにしたことにより、第１の入出力用線路
ペアと第２の入出力用線路ペアとの線路導体と接地導体
との関係が逆になり、伝搬する交流電圧の正負が反転し
１８０度移相することができる。
入出力用線路ペアとの接続経路を第１〜第４のスイッチ
で切換えるようにしたことにより、第１の入出力用線路
ペアと第２の入出力用線路ペアとの線路導体と接地導体
との関係が逆になり、伝搬する交流電圧の正負が反転し
１８０度移相することができる。
【００１８】また、この発明は、半導体基板上の第１の
入出力用スロット線路パターンペアと第２の入出力用ス
ロット線路パターンペアとの間に、前記第１、第２の入
出力用スロット線路パターンペアと平行な方向にゲート
幅を有する第１〜第４のＦＥＴを設け、前記第１の入出
力用スロット線路パターンペアと前記第２の入出力用ス
ロット線路パターンペアとの接続経路を前記第１〜第４
のＦＥＴで切換えるようにしたことにより１８０度移相
することができる。
入出力用スロット線路パターンペアと第２の入出力用ス
ロット線路パターンペアとの間に、前記第１、第２の入
出力用スロット線路パターンペアと平行な方向にゲート
幅を有する第１〜第４のＦＥＴを設け、前記第１の入出
力用スロット線路パターンペアと前記第２の入出力用ス
ロット線路パターンペアとの接続経路を前記第１〜第４
のＦＥＴで切換えるようにしたことにより１８０度移相
することができる。
【００１９】この発明は、前記第１〜第４のＦＥＴを前
記第１、第２の入出力用スロット線路パターンペアに対
して直交した方向に梯子状に配したことにより小型化す
ることができる。
記第１、第２の入出力用スロット線路パターンペアに対
して直交した方向に梯子状に配したことにより小型化す
ることができる。
【００２０】この発明は、前記第１〜第４のＦＥＴのゲ
ート幅方向を前記第１、第２の入出力用スロット線路パ
ターンペアに対して直交する方向に配したことによりＦ
ＥＴの構成に自由度を持たせることができる。
ート幅方向を前記第１、第２の入出力用スロット線路パ
ターンペアに対して直交する方向に配したことによりＦ
ＥＴの構成に自由度を持たせることができる。
【００２１】またこの発明は、ゲート幅方向を前記第
１、第２の入出力用スロット線路パターンペアに対して
直交する方向に配された前記第１〜第４のＦＥＴを、前
記第１、第２の入出力用スロット線路パターンペアに対
して平行な方向に梯子状に配したことにより小型化する
ことができる。
１、第２の入出力用スロット線路パターンペアに対して
直交する方向に配された前記第１〜第４のＦＥＴを、前
記第１、第２の入出力用スロット線路パターンペアに対
して平行な方向に梯子状に配したことにより小型化する
ことができる。
【００２２】この発明は、前記第１〜第４のＦＥＴそれ
ぞれを複数の単位ＦＥＴの並列接続で構成したことによ
り低損失化することができる。
ぞれを複数の単位ＦＥＴの並列接続で構成したことによ
り低損失化することができる。
【００２３】またこの発明は、前記第１〜第４のスイッ
チとして第１〜第４のダイオードを用いたことにより、
より低損失化することができる。
チとして第１〜第４のダイオードを用いたことにより、
より低損失化することができる。
【００２４】この発明は、前記第１のＦＥＴのゲート電
極と第２のＦＥＴのゲート電極とを抵抗あるいは線路パ
ターンを介して接続し、前記第２のＦＥＴのゲート電極
と前記第４のＦＥＴのゲート電極を抵抗あるいは線路パ
ターンを介して接続したことにより小型化することがで
きる。
極と第２のＦＥＴのゲート電極とを抵抗あるいは線路パ
ターンを介して接続し、前記第２のＦＥＴのゲート電極
と前記第４のＦＥＴのゲート電極を抵抗あるいは線路パ
ターンを介して接続したことにより小型化することがで
きる。
【００２５】またこの発明は、前記第１、第２の入出力
用スロット線路パターンペアの外側に第１、第２の入出
力用コプレナー線路パターンを設けたことにより、ＲＦ
プローバを用いたオンウエハ評価が可能となる。
用スロット線路パターンペアの外側に第１、第２の入出
力用コプレナー線路パターンを設けたことにより、ＲＦ
プローバを用いたオンウエハ評価が可能となる。
【００２６】この発明は、前記第１、第２の入出力用ス
ロット線路パターンペアの外側に第１、第２の入出力用
マイクロストリップ線路パターンを設けたことにより、
他の回路との接続性が向上する。
ロット線路パターンペアの外側に第１、第２の入出力用
マイクロストリップ線路パターンを設けたことにより、
他の回路との接続性が向上する。
【００２７】またこの発明は、前記第１、第２の入出力
用コプレナー線路パターンの半導体基板の裏面にグラン
ドパターンを設けそれぞれのリターンパターンペアをバ
イアホールで前記グランドパターンと接続したことによ
り、ＲＦプローバを用いたオンウエハ評価が可能となる
と共に他の回路との接続性が向上する。
用コプレナー線路パターンの半導体基板の裏面にグラン
ドパターンを設けそれぞれのリターンパターンペアをバ
イアホールで前記グランドパターンと接続したことによ
り、ＲＦプローバを用いたオンウエハ評価が可能となる
と共に他の回路との接続性が向上する。
【００２８】この発明は、半導体基板の裏面にグランド
パターンを設け前記第１、第２の入出力用スロット線路
パターンペアと前記第１の入出力用マイクロストリップ
線路パターンの間に一方のパターン幅が細い第１のスロ
ット線路パターンペアを配し、前記第２の入出力用スロ
ット線路パターンペアと前記第２の入出力用マイクロス
トリップ線路パターンの間に一方のパターン幅が細い第
２のスロット線路パターンペアを配したことにより、半
導体基板裏面全面にグランドパターンがあっても安定し
て動作させることができる。
パターンを設け前記第１、第２の入出力用スロット線路
パターンペアと前記第１の入出力用マイクロストリップ
線路パターンの間に一方のパターン幅が細い第１のスロ
ット線路パターンペアを配し、前記第２の入出力用スロ
ット線路パターンペアと前記第２の入出力用マイクロス
トリップ線路パターンの間に一方のパターン幅が細い第
２のスロット線路パターンペアを配したことにより、半
導体基板裏面全面にグランドパターンがあっても安定し
て動作させることができる。
【００２９】またこの発明は、半導体基板裏面全面にグ
ランドパターンを設け、リターンパターンペアが前記グ
ランドパターンと接続された前記第１の入出力用コプレ
ナー線路パターンと前記第１の入出力用スロット線路パ
ターンペアの間に、一方のパターン幅が細い第１のスロ
ット線路パターンペアを配し、リターンパターンペアが
前記グランドパターンと接続された前記第２の入出力用
コプレナー線路パターンと前記第２の入出力用スロット
線路パターンペアの間に、一方のパターン幅が細い第２
のスロット線路パターンペアを配したことにより、半導
体基板裏面全面にグランドパターンがあっても安定して
動作させることができると共にＲＦプローバを用いたオ
ンウエハ評価が可能となる。
ランドパターンを設け、リターンパターンペアが前記グ
ランドパターンと接続された前記第１の入出力用コプレ
ナー線路パターンと前記第１の入出力用スロット線路パ
ターンペアの間に、一方のパターン幅が細い第１のスロ
ット線路パターンペアを配し、リターンパターンペアが
前記グランドパターンと接続された前記第２の入出力用
コプレナー線路パターンと前記第２の入出力用スロット
線路パターンペアの間に、一方のパターン幅が細い第２
のスロット線路パターンペアを配したことにより、半導
体基板裏面全面にグランドパターンがあっても安定して
動作させることができると共にＲＦプローバを用いたオ
ンウエハ評価が可能となる。
【００３０】この発明は、前記第１、第２のスロット線
路パターンペアと前記グランドパターンとで形成される
マイクロストリップ線路の総線路長を使用周波数に対し
概略１／４波長としたことにより半導体基板裏面全面に
グランドパターンがあっても更に安定して動作させるこ
とができる。
路パターンペアと前記グランドパターンとで形成される
マイクロストリップ線路の総線路長を使用周波数に対し
概略１／４波長としたことにより半導体基板裏面全面に
グランドパターンがあっても更に安定して動作させるこ
とができる。
【００３１】またこの発明は、前記第１の入出力用マイ
クロストリップ線路パターンと前記第１のスロット線路
パターンペアの内の細いパターンとの接続部に一端が接
地された第１のコンデンサを接続し、前記第２の入出力
用マイクロストリップ線路パターンと前記第２のスロッ
ト線路パターンペアの内の細いパターンとの接続部に一
端が接地された第２のコンデンサを接続したことによ
り、半導体基板裏面全面にグランドパターンがあっても
更に安定して動作させることができる。
クロストリップ線路パターンと前記第１のスロット線路
パターンペアの内の細いパターンとの接続部に一端が接
地された第１のコンデンサを接続し、前記第２の入出力
用マイクロストリップ線路パターンと前記第２のスロッ
ト線路パターンペアの内の細いパターンとの接続部に一
端が接地された第２のコンデンサを接続したことによ
り、半導体基板裏面全面にグランドパターンがあっても
更に安定して動作させることができる。
【００３２】この発明は、リターンパターンペアが接地
された前記第１の入出力用コプレナー線路パターンの信
号線路パターンと前記第１のスロット線路パターンペア
の内の細いパターンとの接続部に一端が接地された第１
のコンデンサを接続し、リターンパターンペアが接地さ
れた前記第２の入出力用コプレナー線路パターンの信号
線路パターンと前記第２のスロット線路パターンペアの
内の細いパターンとの接続部に一端が接地された第２の
コンデンサを接続したことにより、半導体基板裏面全面
にグランドパターンがあっても更に安定して動作させる
ことができると共に、ＲＦプローバを用いたオンウエハ
評価が可能となる。
された前記第１の入出力用コプレナー線路パターンの信
号線路パターンと前記第１のスロット線路パターンペア
の内の細いパターンとの接続部に一端が接地された第１
のコンデンサを接続し、リターンパターンペアが接地さ
れた前記第２の入出力用コプレナー線路パターンの信号
線路パターンと前記第２のスロット線路パターンペアの
内の細いパターンとの接続部に一端が接地された第２の
コンデンサを接続したことにより、半導体基板裏面全面
にグランドパターンがあっても更に安定して動作させる
ことができると共に、ＲＦプローバを用いたオンウエハ
評価が可能となる。
【００３３】またこの発明は、前記第１の入出力用マイ
クロストリップ線路パターンと前記第１のスロット線路
パターンペアの接続点に、直列接続された第１のコンデ
ンサと第５のＦＥＴを並列に接続し、前記第２の入出力
用マイクロストリップ線路パターンと前記第２のスロッ
ト線路パターンペアの接続点に、直列接続された第２の
コンデンサと第５のＦＥＴを並列に接続したことによ
り、半導体基板裏面全面にグランドパターンがあっても
第５、第６のＦＥＴをオン、オフすることにより更に安
定して動作させることができる。
クロストリップ線路パターンと前記第１のスロット線路
パターンペアの接続点に、直列接続された第１のコンデ
ンサと第５のＦＥＴを並列に接続し、前記第２の入出力
用マイクロストリップ線路パターンと前記第２のスロッ
ト線路パターンペアの接続点に、直列接続された第２の
コンデンサと第５のＦＥＴを並列に接続したことによ
り、半導体基板裏面全面にグランドパターンがあっても
第５、第６のＦＥＴをオン、オフすることにより更に安
定して動作させることができる。
【００３４】この発明は、前記第１の入出力用マイクロ
ストリップ線路パターンと前記第１のスロット線路パタ
ーンペアの接続点に、直列接続された第１のコンデンサ
と第５のダイオードを並列に接続し、前記第２の入出力
用マイクロストリップ線路パターンと前記第２のスロッ
ト線路パターンペアの接続点に、直列接続された第２の
コンデンサと第５のダイオードを並列に接続したことに
より、半導体基板裏面全面にグランドパターンがあって
も第５、第６のダイオードの容量で可変することにより
更に安定して動作させることができる。
ストリップ線路パターンと前記第１のスロット線路パタ
ーンペアの接続点に、直列接続された第１のコンデンサ
と第５のダイオードを並列に接続し、前記第２の入出力
用マイクロストリップ線路パターンと前記第２のスロッ
ト線路パターンペアの接続点に、直列接続された第２の
コンデンサと第５のダイオードを並列に接続したことに
より、半導体基板裏面全面にグランドパターンがあって
も第５、第６のダイオードの容量で可変することにより
更に安定して動作させることができる。
【００３５】またこの発明は、前記第１のスロット線路
パターンペアと前記第１の入出力用マイクロストリップ
線路パターン間にグランドパターンを半導体基板上面に
有する第１のマイクロストリップ線路パターンを配し、
前記第２のスロット線路パターンペアと前記第２の入出
力用マイクロストリップ線路パターン間にグランドパタ
ーンを半導体基板上面に有する第２のマイクロストリッ
プ線路パターンを配し半導体基板上面のグランドパター
ンにより半導体基板裏面のグランドパターンの影響を少
なくすることができる。
パターンペアと前記第１の入出力用マイクロストリップ
線路パターン間にグランドパターンを半導体基板上面に
有する第１のマイクロストリップ線路パターンを配し、
前記第２のスロット線路パターンペアと前記第２の入出
力用マイクロストリップ線路パターン間にグランドパタ
ーンを半導体基板上面に有する第２のマイクロストリッ
プ線路パターンを配し半導体基板上面のグランドパター
ンにより半導体基板裏面のグランドパターンの影響を少
なくすることができる。
【００３６】この発明は、リターンパターンペアが接地
された前記第１の入出力用コプレナー線路パターンと前
記第１のスロット線路パターンペア間にグランドパター
ンを半導体基板上面に有する第１のマイクロストリップ
線路パターンを配し、リターンパターンペアが接地され
た前記第２の入出力用コプレナー線路パターンと前記第
２のスロット線路パターンペア間にグランドパターンを
半導体基板上面に有する第２のマイクロストリップ線路
パターンを配し半導体基板上面のグランドパターンによ
り半導体基板裏面のグランドパターンの影響を少なくす
ることができると共にＲＦプローバによるオンウエハ評
価が可能となる。
された前記第１の入出力用コプレナー線路パターンと前
記第１のスロット線路パターンペア間にグランドパター
ンを半導体基板上面に有する第１のマイクロストリップ
線路パターンを配し、リターンパターンペアが接地され
た前記第２の入出力用コプレナー線路パターンと前記第
２のスロット線路パターンペア間にグランドパターンを
半導体基板上面に有する第２のマイクロストリップ線路
パターンを配し半導体基板上面のグランドパターンによ
り半導体基板裏面のグランドパターンの影響を少なくす
ることができると共にＲＦプローバによるオンウエハ評
価が可能となる。
【００３７】またこの発明は、前記第１のスロット線路
パターンペアと前記第１の入出力用マイクロストリップ
線路パターン間にグランドパターンを設け、このグラン
ドパターンの一部を下地電極とする第１の平行平板コン
デンサを設け、前記第１のスロット線路パターンペアの
内の細いパターンと前記第１の平行平板コンデンサの上
地電極と前記第１の入出力用マイクロストリップ線路パ
ターンとをエアブリッジで接続し、前記第２のスロット
線路パターンペアと前記第２の入出力用マイクロストリ
ップ線路パターン間にグランドパターンを設け、このグ
ランドパターンの一部を下地電極とする第２の平行平板
コンデンサを設け、前記第２のスロット線路パターンペ
アの内の細いパターンと前記第２の平行平板コンデンサ
の上地電極と前記第２の入出力用マイクロストリップ線
路パターンとをエアブリッジで接続し、半導体基板上面
のグランドパターンにより半導体基板裏面のグランドパ
ターンの影響を少なくすることができると共にエアブリ
ッジと平行平板コンデンサにより所望の特性インピーダ
ンスのＴ型ローパスフィルタを構成することができる。
パターンペアと前記第１の入出力用マイクロストリップ
線路パターン間にグランドパターンを設け、このグラン
ドパターンの一部を下地電極とする第１の平行平板コン
デンサを設け、前記第１のスロット線路パターンペアの
内の細いパターンと前記第１の平行平板コンデンサの上
地電極と前記第１の入出力用マイクロストリップ線路パ
ターンとをエアブリッジで接続し、前記第２のスロット
線路パターンペアと前記第２の入出力用マイクロストリ
ップ線路パターン間にグランドパターンを設け、このグ
ランドパターンの一部を下地電極とする第２の平行平板
コンデンサを設け、前記第２のスロット線路パターンペ
アの内の細いパターンと前記第２の平行平板コンデンサ
の上地電極と前記第２の入出力用マイクロストリップ線
路パターンとをエアブリッジで接続し、半導体基板上面
のグランドパターンにより半導体基板裏面のグランドパ
ターンの影響を少なくすることができると共にエアブリ
ッジと平行平板コンデンサにより所望の特性インピーダ
ンスのＴ型ローパスフィルタを構成することができる。
【００３８】この発明は、リターンパターンペアが接地
された前記第１の入出力用コプレナー線路パターンと前
記第１のスロット線路パターンペア間にグランドパター
ンを設け、このグランドパターンの一部を下地電極とす
る第１の平行平板コンデンサを設け、前記第１のスロッ
ト線路パターンペアの内の細いパターンと前記第１の平
行平板コンデンサの上地電極と前記第１の入出力用コプ
レナー線路パターンの信号線路パターンとをエアブリッ
ジで接続し、リターンパターンペアが接地された前記第
２の入出力用コプレナー線路パターンと前記第２のスロ
ット線路パターンペア間にグランドパターンを設け、こ
のグランドパターンの一部を下地電極とする第２の平行
平板コンデンサを設け、前記第２のスロット線路パター
ンペアの内の細いパターンと前記第２の平行平板コンデ
ンサの上地電極と前記第２の入出力用コプレナー線路パ
ターンの信号線路パターンとをエアブリッジで接続し、
半導体基板上面のグランドパターンにより半導体基板裏
面のグランドパターンの影響を少なくすることができ、
またエアブリッジとの平行平板コンデンサにより所望の
特性インピーダンスのＴ型ローパスフィルタを構成でき
ると共に、更にＲＦプローバによるオンウエハ評価が可
能となる。
された前記第１の入出力用コプレナー線路パターンと前
記第１のスロット線路パターンペア間にグランドパター
ンを設け、このグランドパターンの一部を下地電極とす
る第１の平行平板コンデンサを設け、前記第１のスロッ
ト線路パターンペアの内の細いパターンと前記第１の平
行平板コンデンサの上地電極と前記第１の入出力用コプ
レナー線路パターンの信号線路パターンとをエアブリッ
ジで接続し、リターンパターンペアが接地された前記第
２の入出力用コプレナー線路パターンと前記第２のスロ
ット線路パターンペア間にグランドパターンを設け、こ
のグランドパターンの一部を下地電極とする第２の平行
平板コンデンサを設け、前記第２のスロット線路パター
ンペアの内の細いパターンと前記第２の平行平板コンデ
ンサの上地電極と前記第２の入出力用コプレナー線路パ
ターンの信号線路パターンとをエアブリッジで接続し、
半導体基板上面のグランドパターンにより半導体基板裏
面のグランドパターンの影響を少なくすることができ、
またエアブリッジとの平行平板コンデンサにより所望の
特性インピーダンスのＴ型ローパスフィルタを構成でき
ると共に、更にＲＦプローバによるオンウエハ評価が可
能となる。
【００３９】またこの発明は、前記入出力用スロット線
路パターンペアの一方と前記グランドパターンを接続す
るバイアホールの前に直流カットのためのコンデンサを
配し、前記第１〜第４のＦＥＴのドレイン電極とソース
電極に正電位の電圧を印加できるようにしたためゲート
電圧を正電位の電圧で制御することができ、また、ダイ
オードを制御する電圧を接地電位に関係なく任意の電圧
値とすることができる。
路パターンペアの一方と前記グランドパターンを接続す
るバイアホールの前に直流カットのためのコンデンサを
配し、前記第１〜第４のＦＥＴのドレイン電極とソース
電極に正電位の電圧を印加できるようにしたためゲート
電圧を正電位の電圧で制御することができ、また、ダイ
オードを制御する電圧を接地電位に関係なく任意の電圧
値とすることができる。
【００４０】
【実施例】実施例１． 以下この発明の実施例１を図について説明する。図１に
この発明による移相器の構成を示す。図において１６は
入出力用線路ペア、１７はスイッチ、１８は線路ペア、
１９は交差線路ペアである。また、その他の符号は従来
の実施例と同等の構成品を示している。図２、図３は図
１に示した移相器の動作説明のための図である。
この発明による移相器の構成を示す。図において１６は
入出力用線路ペア、１７はスイッチ、１８は線路ペア、
１９は交差線路ペアである。また、その他の符号は従来
の実施例と同等の構成品を示している。図２、図３は図
１に示した移相器の動作説明のための図である。
【００４１】図１において、第１、第２のスイッチ１７
ａ，１７ｂを通過状態にし、第３、第４のスイッチ１７
ｃ，１７ｄを遮断状態にすると、第１の入出力用線路ペ
ア１６ａより入力したマイクロ波信号は第１のスイッチ
１７ａ、第２のスイッチ１７ｂ及び線路ペア１８を介し
て第２の入出力用線路ペア１６ｂより出力する。この時
の電流経路を図２に示す。次に図１において第１、第２
のスイッチ１７ａ，１７ｂを遮断状態にし第３、第４の
スイッチ１７ｃ，１７ｄを通過状態にすると第１の入出
力用線路ペア１６ａより入力したマイクロ波信号は交差
線路ペア１９、第３のスイッチ１７ｃ、第４のスイッチ
１７ｄを介して第２の入出力用線路ペア１６ｂより出力
する。この時の電流の経路を図３に示す。図３では、図
２の場合と比較して入出力用線路ペア１６を構成する線
路導体と接地導体との関係が入出力間で逆になっている
ため、交差線路ペア１９の前後において伝搬する交流電
圧の正負が反転する。このことは交流信号の位相に着目
した場合、位相が反転すること、すなわち１８０度移相
することと等価である。このような作用は周波数とは関
係なく起こるため、第１〜第４のスイッチの通過時の透
過移相が全て等しく、かつ線路ペア１８及び交差線路ペ
ア１９の電気長を等しくすれば、図２の第２の入出力用
線路ペア１６ｂに出力するマイクロ波信号と図３の第２
の入出力用線路ペア１６ｂに出力するマイクロ波信号の
位相を周波数によらず１８０度移相することができる。
ａ，１７ｂを通過状態にし、第３、第４のスイッチ１７
ｃ，１７ｄを遮断状態にすると、第１の入出力用線路ペ
ア１６ａより入力したマイクロ波信号は第１のスイッチ
１７ａ、第２のスイッチ１７ｂ及び線路ペア１８を介し
て第２の入出力用線路ペア１６ｂより出力する。この時
の電流経路を図２に示す。次に図１において第１、第２
のスイッチ１７ａ，１７ｂを遮断状態にし第３、第４の
スイッチ１７ｃ，１７ｄを通過状態にすると第１の入出
力用線路ペア１６ａより入力したマイクロ波信号は交差
線路ペア１９、第３のスイッチ１７ｃ、第４のスイッチ
１７ｄを介して第２の入出力用線路ペア１６ｂより出力
する。この時の電流の経路を図３に示す。図３では、図
２の場合と比較して入出力用線路ペア１６を構成する線
路導体と接地導体との関係が入出力間で逆になっている
ため、交差線路ペア１９の前後において伝搬する交流電
圧の正負が反転する。このことは交流信号の位相に着目
した場合、位相が反転すること、すなわち１８０度移相
することと等価である。このような作用は周波数とは関
係なく起こるため、第１〜第４のスイッチの通過時の透
過移相が全て等しく、かつ線路ペア１８及び交差線路ペ
ア１９の電気長を等しくすれば、図２の第２の入出力用
線路ペア１６ｂに出力するマイクロ波信号と図３の第２
の入出力用線路ペア１６ｂに出力するマイクロ波信号の
位相を周波数によらず１８０度移相することができる。
【００４２】実施例２． この発明の実施例２を図について説明する。図４にこの
発明による移相器の構造例を示す。図において２は入出
力用スロット線路パターンペア、１０は接続線路パター
ン、１１は接続線路パターン１０ａ，１０ｂより構成さ
れる線路ペア、１２は接続線路パターン、１３はエアブ
リッジ、１４は接続線路パターン１２ａ，１２ｂ，１２
ｃ及びエアブリッジ１３より構成される交差線路ペア、
１５はエアブリッジである。また、その他の符号は従来
の実施例と同等の構成品を示している。
発明による移相器の構造例を示す。図において２は入出
力用スロット線路パターンペア、１０は接続線路パター
ン、１１は接続線路パターン１０ａ，１０ｂより構成さ
れる線路ペア、１２は接続線路パターン、１３はエアブ
リッジ、１４は接続線路パターン１２ａ，１２ｂ，１２
ｃ及びエアブリッジ１３より構成される交差線路ペア、
１５はエアブリッジである。また、その他の符号は従来
の実施例と同等の構成品を示している。
【００４３】図４に示すように第１〜第４のＦＥＴ６の
ゲート幅方向は入出力用スロット線路パターンペア２と
平行方向に配置されている。更に第１の入出力用スロッ
ト線路パターンペア２ａの一方は第１のＦＥＴ６ａのド
レイン電極３ａ及び第４のＦＥＴ６ｄのソース電極５ｄ
と接続され、第１の入出力用スロット線路パターンペア
２ａの他方が第２のＦＥＴ６ｂのドレイン電極３ｂ及び
第３のＦＥＴ６ｃのソース電極５ｃと接続されている。
また第２の入出力用スロット線路パターンペア２ｂの一
方は第３のＦＥＴ６ｃのドレイン電極３ｃと接続され、
第２の入出力用スロット線路パターンペア２ｂの他方が
第４のＦＥＴ６ｄのドレイン電極３ｄと接続され、第１
のＦＥＴ６ａのソース電極５ａが第３のＦＥＴ６ｃのド
レイン電極３ｃと接続され、第２のＦＥＴ６ｂのソース
電極５ｂが第４のＦＥＴ６ｄのドレイン電極３ｄと接続
されている。
ゲート幅方向は入出力用スロット線路パターンペア２と
平行方向に配置されている。更に第１の入出力用スロッ
ト線路パターンペア２ａの一方は第１のＦＥＴ６ａのド
レイン電極３ａ及び第４のＦＥＴ６ｄのソース電極５ｄ
と接続され、第１の入出力用スロット線路パターンペア
２ａの他方が第２のＦＥＴ６ｂのドレイン電極３ｂ及び
第３のＦＥＴ６ｃのソース電極５ｃと接続されている。
また第２の入出力用スロット線路パターンペア２ｂの一
方は第３のＦＥＴ６ｃのドレイン電極３ｃと接続され、
第２の入出力用スロット線路パターンペア２ｂの他方が
第４のＦＥＴ６ｄのドレイン電極３ｄと接続され、第１
のＦＥＴ６ａのソース電極５ａが第３のＦＥＴ６ｃのド
レイン電極３ｃと接続され、第２のＦＥＴ６ｂのソース
電極５ｂが第４のＦＥＴ６ｄのドレイン電極３ｄと接続
されている。
【００４４】尚、図４においてＦＥＴ６のゲート電極４
にはバイアス回路９よりゲートバイアス電圧を印加して
ＦＥＴ６をスイッチ動作させ、その時ＦＥＴ６のドレイ
ン電圧、ソース電圧は直流的に同電位とするためドレイ
ン電極３、ソース電極５を通常接地して用いるがそのた
めのバイアス回路の図示は省略している。
にはバイアス回路９よりゲートバイアス電圧を印加して
ＦＥＴ６をスイッチ動作させ、その時ＦＥＴ６のドレイ
ン電圧、ソース電圧は直流的に同電位とするためドレイ
ン電極３、ソース電極５を通常接地して用いるがそのた
めのバイアス回路の図示は省略している。
【００４５】今、ドレイン電圧、ソース電圧を直流的に
同電位例えば０Ｖにしたとすると、ゲート電圧を０Ｖと
ピンチオフ電圧に切換えることによりＦＥＴ６のドレイ
ン電極３とソース電極５間はマイクロ波信号が通過、遮
断のスイッチ動作をする。従って、図４の第１のＦＥＴ
６ａ、第２のＦＥＴ６ｂ、第３のＦＥＴ６ｃ、第４のＦ
ＥＴ６ｄは図１のスイッチ１７ａ，１７ｂ，１７ｃ，１
７ｄにそれぞれ相当する。また、図４の線路ペア１１は
図１の線路ペア１８に、図４の交差線路ペア１４は図１
の交差線路ペア１９に、図４の第１の入出力用スロット
線路パターンペア２ａ、第２の入出力用スロット線路パ
ターンペア２ｂは、図１の第１の入出力用線路ペア１６
ａ、第２の入出力用線路ペア１６ｂにそれぞれ相当す
る。以上のように本実施例の場合も動作原理は実施例１
と同様であり、本実施例では実施例１の移相器を半導体
基板上に一体化して構成したものである。
同電位例えば０Ｖにしたとすると、ゲート電圧を０Ｖと
ピンチオフ電圧に切換えることによりＦＥＴ６のドレイ
ン電極３とソース電極５間はマイクロ波信号が通過、遮
断のスイッチ動作をする。従って、図４の第１のＦＥＴ
６ａ、第２のＦＥＴ６ｂ、第３のＦＥＴ６ｃ、第４のＦ
ＥＴ６ｄは図１のスイッチ１７ａ，１７ｂ，１７ｃ，１
７ｄにそれぞれ相当する。また、図４の線路ペア１１は
図１の線路ペア１８に、図４の交差線路ペア１４は図１
の交差線路ペア１９に、図４の第１の入出力用スロット
線路パターンペア２ａ、第２の入出力用スロット線路パ
ターンペア２ｂは、図１の第１の入出力用線路ペア１６
ａ、第２の入出力用線路ペア１６ｂにそれぞれ相当す
る。以上のように本実施例の場合も動作原理は実施例１
と同様であり、本実施例では実施例１の移相器を半導体
基板上に一体化して構成したものである。
【００４６】実施例３． 図５にこの発明の実施例３による移相器の構造例を示
す。図において２０はドレインソース共用電極、２１は
エアブリッジである。図５においてドレインソース共用
電極２０ａ，２０ｂは図４における第１のＦＥＴ６ａの
ソース電極５ａと第３のＦＥＴ６ｃのドレイン電極３ｃ
を共用化したものと、第２のＦＥＴ６ｂのソース電極５
ｂと第４のＦＥＴ６ｄのドレイン電極３ｄを共用化した
ものとにそれぞれ対応しかつ、第１のＦＥＴ６ａのドレ
イン電極３ａと第４のＦＥＴ６ｄのソース電極５ｄとを
エアブリッジ２１ａで接続し、第２のＦＥＴ６ｂのドレ
イン電極３ｂと第３のＦＥＴ６ｃのソース電極５ｃをエ
アブリッジ２１ｂで接続したものであり、図４に示す線
路ペア１１と交差線路ペア１４が省略でき、かつ第１〜
第４のＦＥＴ６ａ〜６ｄを入出力用スロット線路パター
ンペア２に対して直交した方向に梯子状に配置できるた
め図４の構造例よりも更に小型化を図ることができる。
尚、実施例３に基づく他の構造例として図６、図７に示
すものもあり、図６は図５の実施例に対し第３のＦＥＴ
６ｃと第４のＦＥＴ６ｄの配置を入換えた構成としたも
ので、図７は図６の構成に対し第１のＦＥＴ６ａと第２
のＦＥＴ６ｂの配置を入換えた構成としたもので同様の
効果を奏する。
す。図において２０はドレインソース共用電極、２１は
エアブリッジである。図５においてドレインソース共用
電極２０ａ，２０ｂは図４における第１のＦＥＴ６ａの
ソース電極５ａと第３のＦＥＴ６ｃのドレイン電極３ｃ
を共用化したものと、第２のＦＥＴ６ｂのソース電極５
ｂと第４のＦＥＴ６ｄのドレイン電極３ｄを共用化した
ものとにそれぞれ対応しかつ、第１のＦＥＴ６ａのドレ
イン電極３ａと第４のＦＥＴ６ｄのソース電極５ｄとを
エアブリッジ２１ａで接続し、第２のＦＥＴ６ｂのドレ
イン電極３ｂと第３のＦＥＴ６ｃのソース電極５ｃをエ
アブリッジ２１ｂで接続したものであり、図４に示す線
路ペア１１と交差線路ペア１４が省略でき、かつ第１〜
第４のＦＥＴ６ａ〜６ｄを入出力用スロット線路パター
ンペア２に対して直交した方向に梯子状に配置できるた
め図４の構造例よりも更に小型化を図ることができる。
尚、実施例３に基づく他の構造例として図６、図７に示
すものもあり、図６は図５の実施例に対し第３のＦＥＴ
６ｃと第４のＦＥＴ６ｄの配置を入換えた構成としたも
ので、図７は図６の構成に対し第１のＦＥＴ６ａと第２
のＦＥＴ６ｂの配置を入換えた構成としたもので同様の
効果を奏する。
【００４７】実施例４． 図８にこの発明の実施例４による移相器の構造例を示
す。図において２２はゲート電極接続線路パターンであ
る。図９は図８に示した移相器の動作説明図である。図
８，９において第１のＦＥＴ６ａ１，６ａ２は第１のス
イッチ１７ａ１，１７ａ２それぞれに対応し、第２のＦ
ＥＴ６ｂ１，６ｂ２は第２のスイッチ１７ｄ１，１７ｄ
２それぞれに対応し、第３のＦＥＴ６ｃ１，６ｃ２は第
３のスイッチ１７ｃ１，１７ｃ２それぞれに対応し、第
４のＦＥＴ６ｄ１，６ｄ２は第４のスイッチ１７ｄ１，
１７ｄ２それぞれに対応している。本発明による移相器
の通過損失の殆どはドレイン電極３とソース電極５間の
通過時の直列抵抗に依存し、低損失化するためにはこの
直列抵抗を減らすことが必要でＦＥＴ６を並列接続させ
る直列抵抗を小さくすることが有効な手段となる。図８
は実施例３を基にそれぞれのＦＥＴ６を単位ＦＥＴの並
列接続とし図９に示す等価回路としているため実施例
２，３と同一動作すると共に小型・低損失化を図ること
ができる。
す。図において２２はゲート電極接続線路パターンであ
る。図９は図８に示した移相器の動作説明図である。図
８，９において第１のＦＥＴ６ａ１，６ａ２は第１のス
イッチ１７ａ１，１７ａ２それぞれに対応し、第２のＦ
ＥＴ６ｂ１，６ｂ２は第２のスイッチ１７ｄ１，１７ｄ
２それぞれに対応し、第３のＦＥＴ６ｃ１，６ｃ２は第
３のスイッチ１７ｃ１，１７ｃ２それぞれに対応し、第
４のＦＥＴ６ｄ１，６ｄ２は第４のスイッチ１７ｄ１，
１７ｄ２それぞれに対応している。本発明による移相器
の通過損失の殆どはドレイン電極３とソース電極５間の
通過時の直列抵抗に依存し、低損失化するためにはこの
直列抵抗を減らすことが必要でＦＥＴ６を並列接続させ
る直列抵抗を小さくすることが有効な手段となる。図８
は実施例３を基にそれぞれのＦＥＴ６を単位ＦＥＴの並
列接続とし図９に示す等価回路としているため実施例
２，３と同一動作すると共に小型・低損失化を図ること
ができる。
【００４８】実施例５． 図１０にこの発明の実施例５による移相器の構造例を示
す。図１０は実施例２の図４に示す構造例において、Ｆ
ＥＴ６のゲート電極４を入出力用スロット線路パターン
ペア２に対して直交した方向に配したもので、実施例２
と同様の効果を奏すると共に入出力方向の幅を小さくで
き小型化を図ることができる。
す。図１０は実施例２の図４に示す構造例において、Ｆ
ＥＴ６のゲート電極４を入出力用スロット線路パターン
ペア２に対して直交した方向に配したもので、実施例２
と同様の効果を奏すると共に入出力方向の幅を小さくで
き小型化を図ることができる。
【００４９】実施例６． 図１１にこの発明の実施例６による移相器の構造例を示
す。図において２３は接続線路パターンである。図１１
においてドレインソース共用電極２０ａ，２０ｂは図１
０における第１のＦＥＴ６ａのソース電極５ａと第３の
ＦＥＴ６ｃのドレイン電極３ｃを共用化したものと、第
２のＦＥＴ６ｂのソース電極５ｂと第４のＦＥＴ６ｄの
ドレイン電極３ｄを共用化したものとにそれぞれ対応し
かつ、第１のＦＥＴ６ａのドレイン電極３ａと第４のＦ
ＥＴ６ｄのソース電極５ｄとをエアブリッジ２１ａと接
続線路パターン２３ａとで接続し、第２のＦＥＴ６ｂの
ドレイン電極３ｂと第３のＦＥＴ６ｃのソース電極５ｃ
をエアブリッジ２１ｂと接続線路パターン２３ｂとで接
続したものであり、第１〜第４のＦＥＴ６ａ〜６ｄを入
出力用スロット線路パターンペア２に対して平行に梯子
状に配置できるため図１０の構造例よりも更に小型化を
図ることができる。
す。図において２３は接続線路パターンである。図１１
においてドレインソース共用電極２０ａ，２０ｂは図１
０における第１のＦＥＴ６ａのソース電極５ａと第３の
ＦＥＴ６ｃのドレイン電極３ｃを共用化したものと、第
２のＦＥＴ６ｂのソース電極５ｂと第４のＦＥＴ６ｄの
ドレイン電極３ｄを共用化したものとにそれぞれ対応し
かつ、第１のＦＥＴ６ａのドレイン電極３ａと第４のＦ
ＥＴ６ｄのソース電極５ｄとをエアブリッジ２１ａと接
続線路パターン２３ａとで接続し、第２のＦＥＴ６ｂの
ドレイン電極３ｂと第３のＦＥＴ６ｃのソース電極５ｃ
をエアブリッジ２１ｂと接続線路パターン２３ｂとで接
続したものであり、第１〜第４のＦＥＴ６ａ〜６ｄを入
出力用スロット線路パターンペア２に対して平行に梯子
状に配置できるため図１０の構造例よりも更に小型化を
図ることができる。
【００５０】実施例７． 図１２にこの発明の実施例７による移相器の構造例を示
す。図において２４はエアブリッジ、２５はゲート電極
接続パターンである。図１２において第１のＦＥＴ６ａ
１，６ａ２は図９の第１のスイッチ１７ａ１，１７ａ２
それぞれに対応し、第２のＦＥＴ６ｂ１，６ｂ２は図９
の第２のスイッチ１７ｄ１，１７ｄ２それぞれに対応
し、第３のＦＥＴ６ｃ１，６ｃ２は図９の第３のスイッ
チ１７ｃ１，１７ｃ２それぞれに対応し、第４のＦＥＴ
６ｄ１，６ｄ２は図９の第４のスイッチ１７ｄ１，１７
ｄ２それぞれに対応している。本発明による移相器の通
過損失の殆どはドレイン電極３とソース電極５間の通過
時の直列抵抗に依存し、低損失化を図るためにはこの直
列抵抗を減らすことが必要で、ＦＥＴ６を並列接続させ
直列抵抗を小さくすることが有効な手段となる。図１２
は実施例６を基にそれぞれのＦＥＴ６を単位ＦＥＴの並
列接続とし、図９に示す等価回路としているため実施例
４，５と同一動作すると共に、小型・低損失化を図るこ
とができる。
す。図において２４はエアブリッジ、２５はゲート電極
接続パターンである。図１２において第１のＦＥＴ６ａ
１，６ａ２は図９の第１のスイッチ１７ａ１，１７ａ２
それぞれに対応し、第２のＦＥＴ６ｂ１，６ｂ２は図９
の第２のスイッチ１７ｄ１，１７ｄ２それぞれに対応
し、第３のＦＥＴ６ｃ１，６ｃ２は図９の第３のスイッ
チ１７ｃ１，１７ｃ２それぞれに対応し、第４のＦＥＴ
６ｄ１，６ｄ２は図９の第４のスイッチ１７ｄ１，１７
ｄ２それぞれに対応している。本発明による移相器の通
過損失の殆どはドレイン電極３とソース電極５間の通過
時の直列抵抗に依存し、低損失化を図るためにはこの直
列抵抗を減らすことが必要で、ＦＥＴ６を並列接続させ
直列抵抗を小さくすることが有効な手段となる。図１２
は実施例６を基にそれぞれのＦＥＴ６を単位ＦＥＴの並
列接続とし、図９に示す等価回路としているため実施例
４，５と同一動作すると共に、小型・低損失化を図るこ
とができる。
【００５１】実施例８． 図１３にこの発明の実施例８による移相器の構造例を示
す。図において２６はダイオードのアノード電極、２７
はダイオードのカソード電極、２８は前記アノード電極
２６、カソード電極２７を有するダイオード（ショット
キーバリアダイオード、ピンダイオード等）、２９はバ
イアス用抵抗、３０はバイアスパッド、３１はバイアス
用抵抗２９、バイアスパッド３０よりなるバイアス回路
である。
す。図において２６はダイオードのアノード電極、２７
はダイオードのカソード電極、２８は前記アノード電極
２６、カソード電極２７を有するダイオード（ショット
キーバリアダイオード、ピンダイオード等）、２９はバ
イアス用抵抗、３０はバイアスパッド、３１はバイアス
用抵抗２９、バイアスパッド３０よりなるバイアス回路
である。
【００５２】次に動作について説明する。今アノード電
極２６とカソード電極２７間の電圧を順方向電圧と逆方
向電圧に切換えることによりダイオード２８のアノード
電極２６とカソード電極２７間はマイクロ波信号が通
過、遮断のスイッチ動作をする。従って、図１３の第１
のダイオード３１ａ、第２のダイオード３１ｂ、第３の
ダイオード３１ｃ、第４のダイオード３１ｄは図１のス
イッチ１７ａ，１７ｂ，１７ｃ，１７ｄにそれぞれに相
当し実施例１で述べた動作原理と同様に機能し、従って
実施例１と同様の効果を奏する。
極２６とカソード電極２７間の電圧を順方向電圧と逆方
向電圧に切換えることによりダイオード２８のアノード
電極２６とカソード電極２７間はマイクロ波信号が通
過、遮断のスイッチ動作をする。従って、図１３の第１
のダイオード３１ａ、第２のダイオード３１ｂ、第３の
ダイオード３１ｃ、第４のダイオード３１ｄは図１のス
イッチ１７ａ，１７ｂ，１７ｃ，１７ｄにそれぞれに相
当し実施例１で述べた動作原理と同様に機能し、従って
実施例１と同様の効果を奏する。
【００５３】実施例９． 図１４にこの発明の実施例９による移相器の構造例を示
す。図において３２はゲート電極接続パターンである。
図１４は図５において第１のＦＥＴ６ａのゲート電極４
ａと第２のＦＥＴ６ｂのゲート電極４ｂとをゲート電極
接続パターン３２ａで接続し、第３のＦＥＴ６ｃのゲー
ト電極４ｃと第４のＦＥＴ６ｄのゲート電極４ｄとをゲ
ート電極接続パターン３２ｂで接続したもので、第１の
ＦＥＴ６ａと第２のＦＥＴ６ｂが同一ゲートバイアスで
動作し、第３のＦＥＴ６ｃと第４のＦＥＴ６ｄが同一ゲ
ートバイアスで動作することに注目し、本例ではバイア
ス回路９ａとバイアス回路９ｃを省略し小型化を図った
ものである。本例では図５の構造例を基に説明したが、
他に図４、図６〜図８、図１０〜図１２に示す構造例に
関しても適用することができ同様の効果を奏する。
す。図において３２はゲート電極接続パターンである。
図１４は図５において第１のＦＥＴ６ａのゲート電極４
ａと第２のＦＥＴ６ｂのゲート電極４ｂとをゲート電極
接続パターン３２ａで接続し、第３のＦＥＴ６ｃのゲー
ト電極４ｃと第４のＦＥＴ６ｄのゲート電極４ｄとをゲ
ート電極接続パターン３２ｂで接続したもので、第１の
ＦＥＴ６ａと第２のＦＥＴ６ｂが同一ゲートバイアスで
動作し、第３のＦＥＴ６ｃと第４のＦＥＴ６ｄが同一ゲ
ートバイアスで動作することに注目し、本例ではバイア
ス回路９ａとバイアス回路９ｃを省略し小型化を図った
ものである。本例では図５の構造例を基に説明したが、
他に図４、図６〜図８、図１０〜図１２に示す構造例に
関しても適用することができ同様の効果を奏する。
【００５４】実施例１０． 図１５にこの発明の実施例１０による移相器の構造例を
示す。図において３３は、実施例２〜９で説明した移相
器（本例では実施例２の構造例）、３４はコプレナー線
路用の信号線路パターン、３５はコプレナー線路用のリ
ターンパターンペア、３６は信号線路パターン３４とリ
ターンパターンペア３５より構成された入出力用コプレ
ナー線路パターン、３７はリターンパターンペア３５間
を接続するためのエアブリッジである。入出力用スロッ
ト線路パターンペア２の一方を信号線路パターン３４と
接続し入出力用スロット線路パターンペア２の他方をリ
ターンパターンペア３５と接続することにより入出力の
線路形式をスロット線路からコプレナー線路に変換でき
るためコプレナー線路形式が主流であるマイクロ波のオ
ンウエハプローバを用いてオンウエハ試験が可能とな
る。尚、入出力用コプレナー線路パターン３６と入出力
用スロット線路パターンペア２との接続法として図１６
に示す方法もあり同様の効果を奏する。
示す。図において３３は、実施例２〜９で説明した移相
器（本例では実施例２の構造例）、３４はコプレナー線
路用の信号線路パターン、３５はコプレナー線路用のリ
ターンパターンペア、３６は信号線路パターン３４とリ
ターンパターンペア３５より構成された入出力用コプレ
ナー線路パターン、３７はリターンパターンペア３５間
を接続するためのエアブリッジである。入出力用スロッ
ト線路パターンペア２の一方を信号線路パターン３４と
接続し入出力用スロット線路パターンペア２の他方をリ
ターンパターンペア３５と接続することにより入出力の
線路形式をスロット線路からコプレナー線路に変換でき
るためコプレナー線路形式が主流であるマイクロ波のオ
ンウエハプローバを用いてオンウエハ試験が可能とな
る。尚、入出力用コプレナー線路パターン３６と入出力
用スロット線路パターンペア２との接続法として図１６
に示す方法もあり同様の効果を奏する。
【００５５】実施例１１． 図１７、１８にこの発明の実施例１１による移相器の構
造例を示す。図１８は図１７の裏面からの斜視図であ
る。図において３８は入出力用マイクロストリップ線路
パターン、３９はグランドパターン、４０は半導体基板
１の裏面に形成されたグランドパターン、４１はグラン
ドパターン３９とグランドパターン４０を接続するため
のバイアホールである。入出力用スロット線路パターン
ペア２の一方を入出力用マイクロストリップ線路パター
ン３８と接続し入出力用スロット線路パターンペア２の
他方をグランドパターン３９とバイアホール４１とを介
し半導体基板裏面に形成されたグランドパターン４０と
接続することにより入出力の線路形式をスロット線路か
らマイクロストリップ線路に変換できるためマイクロス
トリップ線路形式が主流である他のマイクロ波集積回路
との相互接続が可能となる。尚、図１９，２０に示すよ
うに、入出力用スロット線路パターンペア２ａに接続さ
れる入出力用マイクロストリップ線路パターン３８ａと
グランドパターン３９ａとを図１７，１８の場合と逆に
配置しても同様の効果を奏する。
造例を示す。図１８は図１７の裏面からの斜視図であ
る。図において３８は入出力用マイクロストリップ線路
パターン、３９はグランドパターン、４０は半導体基板
１の裏面に形成されたグランドパターン、４１はグラン
ドパターン３９とグランドパターン４０を接続するため
のバイアホールである。入出力用スロット線路パターン
ペア２の一方を入出力用マイクロストリップ線路パター
ン３８と接続し入出力用スロット線路パターンペア２の
他方をグランドパターン３９とバイアホール４１とを介
し半導体基板裏面に形成されたグランドパターン４０と
接続することにより入出力の線路形式をスロット線路か
らマイクロストリップ線路に変換できるためマイクロス
トリップ線路形式が主流である他のマイクロ波集積回路
との相互接続が可能となる。尚、図１９，２０に示すよ
うに、入出力用スロット線路パターンペア２ａに接続さ
れる入出力用マイクロストリップ線路パターン３８ａと
グランドパターン３９ａとを図１７，１８の場合と逆に
配置しても同様の効果を奏する。
【００５６】実施例１２． 図２１、図２２にこの発明の実施例１２による移相器の
構造例を示す。図２２は図２１の裏面からの斜視図であ
る。図２１、図２２は図１５の構造例において入出力用
コプレナー線路パターンの裏面にグランドパターン４０
を設けリターンパターンペア３５とバイアホール４１で
接続したもので（エアブリッジ３７はあってもなくても
よい）、信号線路パターン３４を入出力用マイクロスト
リップ線路パターン３８としても使用でき、実施例１
０，１１のいずれの効果も発揮する。尚、図２３、図２
４に示すように、入出力用スロット線路パターンペア２
ｂに接続される信号線路パターン３４ｂとリターンパタ
ーンペア３５ｂとを図２１、図２２の場合と逆に配置し
ても同様の効果を奏する。
構造例を示す。図２２は図２１の裏面からの斜視図であ
る。図２１、図２２は図１５の構造例において入出力用
コプレナー線路パターンの裏面にグランドパターン４０
を設けリターンパターンペア３５とバイアホール４１で
接続したもので（エアブリッジ３７はあってもなくても
よい）、信号線路パターン３４を入出力用マイクロスト
リップ線路パターン３８としても使用でき、実施例１
０，１１のいずれの効果も発揮する。尚、図２３、図２
４に示すように、入出力用スロット線路パターンペア２
ｂに接続される信号線路パターン３４ｂとリターンパタ
ーンペア３５ｂとを図２１、図２２の場合と逆に配置し
ても同様の効果を奏する。
【００５７】実施例１３． 図２５にこの発明の実施例１３による移相器の構造例を
示す。図において４２はスロット線路パターンペア、４
３は半導体基板１の裏面全面に形成されたグランドパタ
ーンでグランドパターン３９とバイアホール４１を介し
て接続されている。図２５は図１７、図１８に示す構造
例において入出力用スロット線路パターンペア２と入出
力用マイクロストリップ線路パターン３８間にスロット
線路パターンペア４２を配置接続し更に半導体基板１裏
面の部分的なグランドパターン４０を裏面全面のグラン
ドパターン４３とし、かつスロット線路パターンペア４
２のグランドパターン４３と接続されない側のパターン
をグランドパターン４３間との容量結合がないよう充分
細いパターンとしたもので、第１のスロット線路パター
ンペア４２ａから第２のスロット線路パターンペア４２
ｂまではグランドパターン４３との結合が少なくその影
響を小さくできるため、半導体基板１の裏面全体にグラ
ンドパターンを形成しても、所望の電気特性が得られ、
且つ移相器裏面全面を半田あるいは導電性接着剤等を用
いて実装できる。尚、図１９，２０に示す構造例にも同
じく適用でき同様の効果を奏する。
示す。図において４２はスロット線路パターンペア、４
３は半導体基板１の裏面全面に形成されたグランドパタ
ーンでグランドパターン３９とバイアホール４１を介し
て接続されている。図２５は図１７、図１８に示す構造
例において入出力用スロット線路パターンペア２と入出
力用マイクロストリップ線路パターン３８間にスロット
線路パターンペア４２を配置接続し更に半導体基板１裏
面の部分的なグランドパターン４０を裏面全面のグラン
ドパターン４３とし、かつスロット線路パターンペア４
２のグランドパターン４３と接続されない側のパターン
をグランドパターン４３間との容量結合がないよう充分
細いパターンとしたもので、第１のスロット線路パター
ンペア４２ａから第２のスロット線路パターンペア４２
ｂまではグランドパターン４３との結合が少なくその影
響を小さくできるため、半導体基板１の裏面全体にグラ
ンドパターンを形成しても、所望の電気特性が得られ、
且つ移相器裏面全面を半田あるいは導電性接着剤等を用
いて実装できる。尚、図１９，２０に示す構造例にも同
じく適用でき同様の効果を奏する。
【００５８】実施例１４． 図２６にこの発明の実施例１４による移相器の構造例を
示す。図２６は、図２１、図２２に示す構造例において
入出力用スロット線路パターンペア２と入出力用コプレ
ナー線路パターン３６間にスロット線路パターンペア４
２を配置接続し更に半導体基板１裏面のグランドパター
ン４０を裏面全面のグランドパターン４３としかつスロ
ット線路パターンペア４２のグランドパターン４３と接
続されない側のパターンをグランドパターン４３との容
量結合がないよう充分細いパターンとしたもので、第１
のスロット線路パターンペア４２ａから第２のスロット
線路パターンペア４２ｂまではグランドパターン４３と
の結合が少なくその影響を小さくすることができるた
め、半導体基板１の裏面全体にグランドパターンを形成
しても、所望の電気特性が得られ、且つ本発明による移
相器の裏面全面を半田あるいは導電性接着剤等を用いて
実装できると共に、コプレナー線路形式が主流であるマ
イクロ波のオンウエハプローバを用いてオンウエハ試験
が可能となる。尚、図２３、図２４に示す構造例にも同
じく適用でき同様の効果を奏する。
示す。図２６は、図２１、図２２に示す構造例において
入出力用スロット線路パターンペア２と入出力用コプレ
ナー線路パターン３６間にスロット線路パターンペア４
２を配置接続し更に半導体基板１裏面のグランドパター
ン４０を裏面全面のグランドパターン４３としかつスロ
ット線路パターンペア４２のグランドパターン４３と接
続されない側のパターンをグランドパターン４３との容
量結合がないよう充分細いパターンとしたもので、第１
のスロット線路パターンペア４２ａから第２のスロット
線路パターンペア４２ｂまではグランドパターン４３と
の結合が少なくその影響を小さくすることができるた
め、半導体基板１の裏面全体にグランドパターンを形成
しても、所望の電気特性が得られ、且つ本発明による移
相器の裏面全面を半田あるいは導電性接着剤等を用いて
実装できると共に、コプレナー線路形式が主流であるマ
イクロ波のオンウエハプローバを用いてオンウエハ試験
が可能となる。尚、図２３、図２４に示す構造例にも同
じく適用でき同様の効果を奏する。
【００５９】実施例１５． 図２７、図２８にこの発明による移相器の実施例１５の
動作説明図を、図２９、図３０にそれぞれの場合の等価
回路図を示す。図において４４は図２５、図２６の第
１、第２のＦＥＴ６ａ，６ｂが通過、第３、第４のＦＥ
Ｔ６ｃ，６ｄが遮断状態にあるときに第１のスロット線
路パターンペア４２ａと第２のスロット線路パターンペ
ア４２ｂとで構成されるスロット線路、４５は第１のス
ロット線路パターンペア４２ａの細い線路パターン及び
グランドパターン４３により形成されるマイクロストリ
ップ線路と第２のスロット線路パターンペア４２ｂの太
い線路パターン及びグランドパターン４３により形成さ
れるマイクロストリップ線路とで構成されるマイクロス
トリップ線路、４６は第１のスロット線路パターンペア
４２ａの太い線路パターン及びグランドパターン４３に
より形成されるマイクロストリップ線路と第２のスロッ
ト線路パターンペア４２ｂの細い線路パターン及びグラ
ンドパターン４３により形成されるマイクロストリップ
線路とで構成されるマイクロストリップ線路、４７は入
出力端子、４８はグランド、４９はスロット線路４４に
対応した線路、５０はマイクロストリップ線路４５に対
応した線路、５１はマイクロストリップ線路４６に対応
した線路、５２は図２５，２６の第１、第２のＦＥＴ６
ａ，６ｂが遮断、第３、第４のＦＥＴ６ｃ，６ｄが通過
状態にあるときに第１のスロット線路パターンペア４２
ａと第２のスロット線路パターンペア４２ｂとで構成さ
れるスロット線路、５３は第１のスロット線路パターン
ペア４２ａの細い線路パターン及びグランドパターン４
３により形成されるマイクロストリップ線路と第２のス
ロット線路パターンペア４２ｂの細い線路パターンとグ
ランドパターン４３で形成されるマイクロストリップ線
路とで構成されるマイクロストリップ線路、５４はスロ
ット線路５２に対応した線路、５５はマイクロストリッ
プ線路５３に対応した線路である。尚、説明の簡単のた
め第１〜第４のＦＥＴ６ａ〜６ｄのそれぞれの通過時の
抵抗等は省略してある。
動作説明図を、図２９、図３０にそれぞれの場合の等価
回路図を示す。図において４４は図２５、図２６の第
１、第２のＦＥＴ６ａ，６ｂが通過、第３、第４のＦＥ
Ｔ６ｃ，６ｄが遮断状態にあるときに第１のスロット線
路パターンペア４２ａと第２のスロット線路パターンペ
ア４２ｂとで構成されるスロット線路、４５は第１のス
ロット線路パターンペア４２ａの細い線路パターン及び
グランドパターン４３により形成されるマイクロストリ
ップ線路と第２のスロット線路パターンペア４２ｂの太
い線路パターン及びグランドパターン４３により形成さ
れるマイクロストリップ線路とで構成されるマイクロス
トリップ線路、４６は第１のスロット線路パターンペア
４２ａの太い線路パターン及びグランドパターン４３に
より形成されるマイクロストリップ線路と第２のスロッ
ト線路パターンペア４２ｂの細い線路パターン及びグラ
ンドパターン４３により形成されるマイクロストリップ
線路とで構成されるマイクロストリップ線路、４７は入
出力端子、４８はグランド、４９はスロット線路４４に
対応した線路、５０はマイクロストリップ線路４５に対
応した線路、５１はマイクロストリップ線路４６に対応
した線路、５２は図２５，２６の第１、第２のＦＥＴ６
ａ，６ｂが遮断、第３、第４のＦＥＴ６ｃ，６ｄが通過
状態にあるときに第１のスロット線路パターンペア４２
ａと第２のスロット線路パターンペア４２ｂとで構成さ
れるスロット線路、５３は第１のスロット線路パターン
ペア４２ａの細い線路パターン及びグランドパターン４
３により形成されるマイクロストリップ線路と第２のス
ロット線路パターンペア４２ｂの細い線路パターンとグ
ランドパターン４３で形成されるマイクロストリップ線
路とで構成されるマイクロストリップ線路、５４はスロ
ット線路５２に対応した線路、５５はマイクロストリッ
プ線路５３に対応した線路である。尚、説明の簡単のた
め第１〜第４のＦＥＴ６ａ〜６ｄのそれぞれの通過時の
抵抗等は省略してある。
【００６０】次に動作について説明する。第１、第２の
ＦＥＴ６ａ，６ｂが通過、第３、第４のＦＥＴ６ｃ，６
ｄが遮断状態のときスロット線路パターンペア４２とグ
ランドパターン４３とで形成されるマイクロストリップ
線路４５，４６は図２８に示すように一端がグランド４
８に接続された線路５０，５１となり、第１、第２のＦ
ＥＴ６ａ，６ｂが遮断、第３、第４のＦＥＴ６ｃ．６ｄ
が通過状態のときスロット線路パターンペア４２とグラ
ンドパターン４３とで形成されるマイクロストリップ線
路５３は図３０に示すように線路５４と並列な線路５５
となる。スロット線路パターンペア４２のうち一方は細
いパターンとなっているため線路５０，５１，５５はそ
れぞれ高インピーダンス線路となりその影響を小さくす
ることはできるが、その電気長が短いと特に図２８の状
態の時入出力端子４７ａ，４７ｂは共に短絡状態に近づ
くため、入出力のＶＳＷＲが著しく劣化するが使用帯域
で線路５０，５１を概略１／４波長とすることにより入
出力のＶＳＷＲを改善できる。
ＦＥＴ６ａ，６ｂが通過、第３、第４のＦＥＴ６ｃ，６
ｄが遮断状態のときスロット線路パターンペア４２とグ
ランドパターン４３とで形成されるマイクロストリップ
線路４５，４６は図２８に示すように一端がグランド４
８に接続された線路５０，５１となり、第１、第２のＦ
ＥＴ６ａ，６ｂが遮断、第３、第４のＦＥＴ６ｃ．６ｄ
が通過状態のときスロット線路パターンペア４２とグラ
ンドパターン４３とで形成されるマイクロストリップ線
路５３は図３０に示すように線路５４と並列な線路５５
となる。スロット線路パターンペア４２のうち一方は細
いパターンとなっているため線路５０，５１，５５はそ
れぞれ高インピーダンス線路となりその影響を小さくす
ることはできるが、その電気長が短いと特に図２８の状
態の時入出力端子４７ａ，４７ｂは共に短絡状態に近づ
くため、入出力のＶＳＷＲが著しく劣化するが使用帯域
で線路５０，５１を概略１／４波長とすることにより入
出力のＶＳＷＲを改善できる。
【００６１】実施例１６．図３１にこの発明の実施例１
６による移相器の構造例を、図３２にその動作説明図を
示す。図において５６は平行平板コンデンサの上地電
極、５７は誘電体、５８は平行平板コンデンサの下地電
極、５９は平行平板コンデンサ、６０はコンデンサであ
る。
６による移相器の構造例を、図３２にその動作説明図を
示す。図において５６は平行平板コンデンサの上地電
極、５７は誘電体、５８は平行平板コンデンサの下地電
極、５９は平行平板コンデンサ、６０はコンデンサであ
る。
【００６２】次に動作について説明する。第１、第２の
ＦＥＴ６ａ，６ｂは通過、第３、第４のＦＥＴ６ｃ，６
ｄが遮断状態の時スロット線路パターンペア４２とグラ
ンドパターン４３とで形成されるマイクロストリップ線
路は図３２のグランドパターン４８に接続された線路５
０，５１に相当し、平行平板コンデンサ５９は図３２の
コンデンサ６０に相当する。今、コンデンサ６０ａのキ
ャパシタンス値Ｃと線路５０とグランド４８により構成
されるシャントインダクタンス値Ｌとを所用周波数ｆで
並列共振となるよう、ｆ＝１／２πＬＣなる関係式より
求め、コンデンサ６０ｂのキャパシタンスＣと線路５１
及びグランド４８により構成されるシャントインダクタ
ンスＬとを所用周波数ｆで並列共振となるよう、ｆ＝１
／２πＬＣなる関係式より求めることにより、線路５０
と線路５１によるＶＳＷＲの悪化を抑えることができ
る。尚、本実施例では平行平板コンデンサ５９を用いた
場合を示したが、必要とするキャパシタンス値が少ない
場合はインターデジタルコンデンサでもよく同様の効果
を奏する。
ＦＥＴ６ａ，６ｂは通過、第３、第４のＦＥＴ６ｃ，６
ｄが遮断状態の時スロット線路パターンペア４２とグラ
ンドパターン４３とで形成されるマイクロストリップ線
路は図３２のグランドパターン４８に接続された線路５
０，５１に相当し、平行平板コンデンサ５９は図３２の
コンデンサ６０に相当する。今、コンデンサ６０ａのキ
ャパシタンス値Ｃと線路５０とグランド４８により構成
されるシャントインダクタンス値Ｌとを所用周波数ｆで
並列共振となるよう、ｆ＝１／２πＬＣなる関係式より
求め、コンデンサ６０ｂのキャパシタンスＣと線路５１
及びグランド４８により構成されるシャントインダクタ
ンスＬとを所用周波数ｆで並列共振となるよう、ｆ＝１
／２πＬＣなる関係式より求めることにより、線路５０
と線路５１によるＶＳＷＲの悪化を抑えることができ
る。尚、本実施例では平行平板コンデンサ５９を用いた
場合を示したが、必要とするキャパシタンス値が少ない
場合はインターデジタルコンデンサでもよく同様の効果
を奏する。
【００６３】実施例１７． 図３３にこの発明の実施例１７による移相器の構造例を
示す。図３３において平行平板コンデンサ５９ａ１と５
９ａ２により構成されるコンデンサは図３２のコンデン
サ６０ａに相当し、平行平板コンデンサ５９ｂ１，５９
ｂ２により構成されるコンデンサは図３２のコンデンサ
６０ｂに相当し、実施例１６と同一の動作原理となり同
様の効果を奏する。
示す。図３３において平行平板コンデンサ５９ａ１と５
９ａ２により構成されるコンデンサは図３２のコンデン
サ６０ａに相当し、平行平板コンデンサ５９ｂ１，５９
ｂ２により構成されるコンデンサは図３２のコンデンサ
６０ｂに相当し、実施例１６と同一の動作原理となり同
様の効果を奏する。
【００６４】実施例１８． 図３４にこの発明の実施例１８による移相器の構造例
を、図３５、図３６に動作説明図を示す。図において６
１は第５のＦＥＴ６ｅ、第６のＦＥＴ６ｆのそれぞれの
ドレイン電極、ソース電極間に装荷されたインダクタパ
ターン、６２はグランドパターン、６３はバイアホー
ル、６４は第５、第６のＦＥＴ６ｅ，６ｆが遮断状態の
時のドレインソース間のコンデンサ、６５はインダクタ
パターン６１のインダクタである。
を、図３５、図３６に動作説明図を示す。図において６
１は第５のＦＥＴ６ｅ、第６のＦＥＴ６ｆのそれぞれの
ドレイン電極、ソース電極間に装荷されたインダクタパ
ターン、６２はグランドパターン、６３はバイアホー
ル、６４は第５、第６のＦＥＴ６ｅ，６ｆが遮断状態の
時のドレインソース間のコンデンサ、６５はインダクタ
パターン６１のインダクタである。
【００６５】次に動作について説明する。図３５は第
１、第２のＦＥＴ６ａ，６ｂが通過、第３、第４のＦＥ
Ｔ６ｃ，６ｄが遮断状態の時、第５、第６のＦＥＴ６
ｅ，６ｆを通過状態にした時の動作説明図でコンデンサ
６０ａのキャパシタンスを線路５０とグランド４８によ
り構成されるシャントインダクタンスとを所用帯域にお
いて並列共振する量に選び、コンデンサ６０ｂのキャパ
シタンスを線路５１とグランド４８により構成されるシ
ャントインダクタンスとを使用帯域において並列共振す
る量に選ぶことにより、線路５０と線路５１によるＶＳ
ＷＲの悪化を抑えることができる。
１、第２のＦＥＴ６ａ，６ｂが通過、第３、第４のＦＥ
Ｔ６ｃ，６ｄが遮断状態の時、第５、第６のＦＥＴ６
ｅ，６ｆを通過状態にした時の動作説明図でコンデンサ
６０ａのキャパシタンスを線路５０とグランド４８によ
り構成されるシャントインダクタンスとを所用帯域にお
いて並列共振する量に選び、コンデンサ６０ｂのキャパ
シタンスを線路５１とグランド４８により構成されるシ
ャントインダクタンスとを使用帯域において並列共振す
る量に選ぶことにより、線路５０と線路５１によるＶＳ
ＷＲの悪化を抑えることができる。
【００６６】図３６は第１、第２のＦＥＴ６ａ，６ｂが
遮断、第３、第４のＦＥＴ６ｃ，６ｄが通過状態の時
に、第５、第６のＦＥＴ６ｅ，６ｆを遮断状態にした時
の動作説明図でコンデンサ６４のキャパシタンスに対し
インダクタ６５のインダクタンスを所用帯域で並列共振
する量に選ぶことによりコンデンサ６０は無効となるた
めコンデンサ６０によるＶＳＷＲの悪化を抑えることが
できる。
遮断、第３、第４のＦＥＴ６ｃ，６ｄが通過状態の時
に、第５、第６のＦＥＴ６ｅ，６ｆを遮断状態にした時
の動作説明図でコンデンサ６４のキャパシタンスに対し
インダクタ６５のインダクタンスを所用帯域で並列共振
する量に選ぶことによりコンデンサ６０は無効となるた
めコンデンサ６０によるＶＳＷＲの悪化を抑えることが
できる。
【００６７】実施例１９． 図３７にこの発明の実施例１９による移相器の構造例
を、図３８、図３９にその動作説明図を示す。図におい
て６６は第５、第６のダイオード２８ｅ，２８ｆのアノ
ードカソード間のキャパシタンスを印加バイアス電圧に
よって可変できるようにしたときの可変コンデンサであ
る。
を、図３８、図３９にその動作説明図を示す。図におい
て６６は第５、第６のダイオード２８ｅ，２８ｆのアノ
ードカソード間のキャパシタンスを印加バイアス電圧に
よって可変できるようにしたときの可変コンデンサであ
る。
【００６８】次に動作について説明する。図３８は第
１、第２のＦＥＴ６ａ，６ｂが通過、第３、第４のＦＥ
Ｔ６ｃ，６ｄが遮断の時、第５、第６のダイオード２８
ｅ，２８ｆのアノードカソード間のキャパシタンスが最
大（例えばアノードカソード間の電圧が０Ｖ）にしたと
きの動作説明図でコンデンサ６０ａと可変コンデンサ６
６ａとの総キャパシタンスを線路５０とグランド４８に
より構成されるシャントインダクタンスとを所用帯域に
おいて並列共振する量に選び、コンデンサ６０ｂと可変
コンデンサ６０ｂとの総キャパシタンスを線路５１とグ
ランド４８により構成されるシャントインダクタンスと
を所用帯域において並列共振する量に選ぶことにより、
線路５０と線路５１によるＶＳＷＲの悪化を抑えること
ができ、実施例１８と同様の効果を奏する。
１、第２のＦＥＴ６ａ，６ｂが通過、第３、第４のＦＥ
Ｔ６ｃ，６ｄが遮断の時、第５、第６のダイオード２８
ｅ，２８ｆのアノードカソード間のキャパシタンスが最
大（例えばアノードカソード間の電圧が０Ｖ）にしたと
きの動作説明図でコンデンサ６０ａと可変コンデンサ６
６ａとの総キャパシタンスを線路５０とグランド４８に
より構成されるシャントインダクタンスとを所用帯域に
おいて並列共振する量に選び、コンデンサ６０ｂと可変
コンデンサ６０ｂとの総キャパシタンスを線路５１とグ
ランド４８により構成されるシャントインダクタンスと
を所用帯域において並列共振する量に選ぶことにより、
線路５０と線路５１によるＶＳＷＲの悪化を抑えること
ができ、実施例１８と同様の効果を奏する。
【００６９】図３９は第１、第２のＦＥＴ６ａ，６ｂが
遮断、第３、第４のＦＥＴ６ｃ，６ｄが通過状態の時
に、第５、第６のダイオード２８ｅ，２８ｆのアノード
カソード間のキャパシタンスが最小（例えばアノードカ
ソード間にブレークダウン電圧に近い逆バイアスを印
加）としたときの動作説明図で可変コンデンサ６６のキ
ャパシタンスを小さくできるためコンデンサ６０と可変
コンデンサ６６との総キャパシタンスも小さくできるた
め、コンデンサ６０によるＶＳＷＲの悪化を抑えること
ができ、実施例１８と同様の効果を奏する。
遮断、第３、第４のＦＥＴ６ｃ，６ｄが通過状態の時
に、第５、第６のダイオード２８ｅ，２８ｆのアノード
カソード間のキャパシタンスが最小（例えばアノードカ
ソード間にブレークダウン電圧に近い逆バイアスを印
加）としたときの動作説明図で可変コンデンサ６６のキ
ャパシタンスを小さくできるためコンデンサ６０と可変
コンデンサ６６との総キャパシタンスも小さくできるた
め、コンデンサ６０によるＶＳＷＲの悪化を抑えること
ができ、実施例１８と同様の効果を奏する。
【００７０】実施例２０． 図４０にこの発明の実施例２０による移相器の構造例
を、図４１に図４０の断面Ａ−Ａ'図を示す。図におい
て６７はグランドパターン、６８は誘電体、６９はマイ
クロストリップ線路パターン、７０はグランドパターン
６７、誘電体６８、マイクロストリップ線路パターン６
９で形成されたマイクロストリップ線路である。図４０
は図２５に示す構造例において、入出力用マイクロスト
リップ線路パターン３８とスロット線路パターンペア４
２間にマイクロストリップ線路７０を配置し、マイクロ
ストリップ線路７０のグランドパターン６７とマイクロ
ストリップ線路パターン６９を図のように接続したもの
である。
を、図４１に図４０の断面Ａ−Ａ'図を示す。図におい
て６７はグランドパターン、６８は誘電体、６９はマイ
クロストリップ線路パターン、７０はグランドパターン
６７、誘電体６８、マイクロストリップ線路パターン６
９で形成されたマイクロストリップ線路である。図４０
は図２５に示す構造例において、入出力用マイクロスト
リップ線路パターン３８とスロット線路パターンペア４
２間にマイクロストリップ線路７０を配置し、マイクロ
ストリップ線路７０のグランドパターン６７とマイクロ
ストリップ線路パターン６９を図のように接続したもの
である。
【００７１】一般的にはマイクロストリップ線路、コプ
レナー線路、スロット線路いずれの伝送線路の場合も、
交流信号は２つの導体（信号パターンとグランドパター
ン）間を電磁波として伝搬する。図４０に示す構造例の
場合、接続する外部線路をマイクロストリップ線路とす
ると、まず入力信号はグランドパターン４３と入出力用
マイクロストリップ線路パターン３８とを伝送線路とし
伝搬する。次にスロット線路パターンペア４２に信号が
低損失で伝搬するためには、全リターン電流はグランド
パターン４３からバイアホール４１を通って半導体基板
１の上側に流れていかなければならない。この時スロッ
ト線路パターンペア４２の下部にはグランドパターン４
３が存在するため、スロット線路パターンペア４２の信
号パターン側とグランドパターン４３とでマイクロスト
リップ線路が構成されることになり、スロット線路パタ
ーンペア４２の下部においてもリターン電流の一部はグ
ランドパターン４３を流れる。ここで図４１に示すよう
にマイクロストリップ線路パターン６９とグランドパタ
ーン４３の間にグランドパターン６７を設けることによ
り、マイクロストリップ線路パターン６９とグランドパ
ターン４３との容量結合を減少させ、スロット線路パタ
ーンペア４２の下部にあるグランドパターン４３にリタ
ーン電流が流れることを防ぎ、第１のマイクロストリッ
プ線路７０ａから第２のマイクロストリップ線路７０ｂ
間のグランドパターン４３による影響を更に少なくする
ことができる。
レナー線路、スロット線路いずれの伝送線路の場合も、
交流信号は２つの導体（信号パターンとグランドパター
ン）間を電磁波として伝搬する。図４０に示す構造例の
場合、接続する外部線路をマイクロストリップ線路とす
ると、まず入力信号はグランドパターン４３と入出力用
マイクロストリップ線路パターン３８とを伝送線路とし
伝搬する。次にスロット線路パターンペア４２に信号が
低損失で伝搬するためには、全リターン電流はグランド
パターン４３からバイアホール４１を通って半導体基板
１の上側に流れていかなければならない。この時スロッ
ト線路パターンペア４２の下部にはグランドパターン４
３が存在するため、スロット線路パターンペア４２の信
号パターン側とグランドパターン４３とでマイクロスト
リップ線路が構成されることになり、スロット線路パタ
ーンペア４２の下部においてもリターン電流の一部はグ
ランドパターン４３を流れる。ここで図４１に示すよう
にマイクロストリップ線路パターン６９とグランドパタ
ーン４３の間にグランドパターン６７を設けることによ
り、マイクロストリップ線路パターン６９とグランドパ
ターン４３との容量結合を減少させ、スロット線路パタ
ーンペア４２の下部にあるグランドパターン４３にリタ
ーン電流が流れることを防ぎ、第１のマイクロストリッ
プ線路７０ａから第２のマイクロストリップ線路７０ｂ
間のグランドパターン４３による影響を更に少なくする
ことができる。
【００７２】実施例２１． 図４２にこの発明の実施例２１による移相器の構造例を
示す。図４２は図２６に示す構造例において、入出力用
コプレナー線路パターン３６とスロット線路パターンペ
ア４２間にマイクロストリップ線路７０を配置し、マイ
クロストリップ線路７０のグランドパターン６７とマイ
クロストリップ線路パターン６９を図のように接続した
もので実施例２０と同様の効果を奏する。
示す。図４２は図２６に示す構造例において、入出力用
コプレナー線路パターン３６とスロット線路パターンペ
ア４２間にマイクロストリップ線路７０を配置し、マイ
クロストリップ線路７０のグランドパターン６７とマイ
クロストリップ線路パターン６９を図のように接続した
もので実施例２０と同様の効果を奏する。
【００７３】実施例２２． 図４３にこの発明の実施例２２による移相器の構造例
を、図４４に図４３のＢ部の等価回路図を示す。図にお
いて７１は誘電体、７２は誘電体７１の上に設けられた
上地電極、７３はグランドパターン６７と誘電体７１と
上地電極７２で形成された平行平板コンデンサ、７４は
入出力用マイクロストリップ線路パターン３８と上地電
極７２とスロット線路パターンペア４２の細い方のパタ
ーンとを接続するエアブリッジ、７５は平行平板コンデ
ンサ７３に相当するコンデンサ、７６はエアブリッジ７
４に相当するインダクタである。
を、図４４に図４３のＢ部の等価回路図を示す。図にお
いて７１は誘電体、７２は誘電体７１の上に設けられた
上地電極、７３はグランドパターン６７と誘電体７１と
上地電極７２で形成された平行平板コンデンサ、７４は
入出力用マイクロストリップ線路パターン３８と上地電
極７２とスロット線路パターンペア４２の細い方のパタ
ーンとを接続するエアブリッジ、７５は平行平板コンデ
ンサ７３に相当するコンデンサ、７６はエアブリッジ７
４に相当するインダクタである。
【００７４】実施例２０においては、入出力用マイクロ
ストリップ線路パターン３８とスロット線路パターンペ
ア４２間にマイクロストリップ線路７０を配置したが誘
電体６８の厚みが数１０００Åと薄い場合は所定の特性
インピーダンス（例えば５０Ω）を得るためにマイクロ
ストリップ線路パターン６９のパターン幅も相当細くす
る必要があり実現困難となる。図４３に示す構造例で
は、グランドパターン６７と誘電体７１と上地電極７２
とで小さな平行平板コンデンサ７３を形成してエアブリ
ッジ７４で接続する構成（Ｂ部）としているためその部
分の等価回路は図４４に示すコンデンサ７５とインダク
タ７６によるＴ型ローパスフィルタとなりコンデンサ７
５のキャパシタンスとインダクタ７６のインダクタンス
により所望の特性インピーダンスを実現できると共に実
施例２０と同様の効果を奏する。
ストリップ線路パターン３８とスロット線路パターンペ
ア４２間にマイクロストリップ線路７０を配置したが誘
電体６８の厚みが数１０００Åと薄い場合は所定の特性
インピーダンス（例えば５０Ω）を得るためにマイクロ
ストリップ線路パターン６９のパターン幅も相当細くす
る必要があり実現困難となる。図４３に示す構造例で
は、グランドパターン６７と誘電体７１と上地電極７２
とで小さな平行平板コンデンサ７３を形成してエアブリ
ッジ７４で接続する構成（Ｂ部）としているためその部
分の等価回路は図４４に示すコンデンサ７５とインダク
タ７６によるＴ型ローパスフィルタとなりコンデンサ７
５のキャパシタンスとインダクタ７６のインダクタンス
により所望の特性インピーダンスを実現できると共に実
施例２０と同様の効果を奏する。
【００７５】実施例２３． 図４５にこの発明の実施例２３による移相器の構造例を
示す。実施例２１においては、入出力用コプレナー線路
パターン３６とスロット線路パターンペア４２間にマイ
クロストリップ線路７０を配置したが誘電体６８の厚み
が数１０００Åと薄い場合は所定の特性インピーダンス
（例えば５０Ω）を得るためにマイクロストリップ線路
パターン６９のパターン幅も相当細くする必要があり実
現困難となる。図４５に示す構造例では、グランドパタ
ーン６７と誘電体７１と上地電極７２とで小さな平行平
板コンデンサ７３を形成してエアブリッジ７４で接続す
る構成としているためその部分の等価回路は実施例２２
の場合と同様に図４４に示すコンデンサ７５とインダク
タ７６によるＴ型ローパスフィルタとなりコンデンサ７
５のキャパシタンスとインダクタ７６のインダクタンス
により所望の特性インピーダンスを実現できると共に実
施例２１と同様の効果を奏する。
示す。実施例２１においては、入出力用コプレナー線路
パターン３６とスロット線路パターンペア４２間にマイ
クロストリップ線路７０を配置したが誘電体６８の厚み
が数１０００Åと薄い場合は所定の特性インピーダンス
（例えば５０Ω）を得るためにマイクロストリップ線路
パターン６９のパターン幅も相当細くする必要があり実
現困難となる。図４５に示す構造例では、グランドパタ
ーン６７と誘電体７１と上地電極７２とで小さな平行平
板コンデンサ７３を形成してエアブリッジ７４で接続す
る構成としているためその部分の等価回路は実施例２２
の場合と同様に図４４に示すコンデンサ７５とインダク
タ７６によるＴ型ローパスフィルタとなりコンデンサ７
５のキャパシタンスとインダクタ７６のインダクタンス
により所望の特性インピーダンスを実現できると共に実
施例２１と同様の効果を奏する。
【００７６】実施例２４． 図４６にこの発明の実施例２４による移相器の構造例を
示す。図において７７は誘電体、７８は誘電体７７の上
面に設けられた上地電極、７９はグランドパターン３９
と誘電体７７と上地電極７８とで形成された平行平板コ
ンデンサ、上地電極７８は入出力用スロット線路パター
ンペア２のいずれかに図のように接続されている。８０
はバイアス用抵抗、８１はバイアスパッド、８２はバイ
アス用抵抗８０とバイアスパッド８１で構成されたバイ
アス回路である。次に動作について説明する。バイアス
パッド８１に正電位の電圧ＡＶ（Ａ＞｜ピンチオフ電圧
｜）を印加すると第１〜第４のＦＥＴ６ａ〜６ｃのドレ
イン電圧とソース電圧は正電位となるため、ゲート電圧
を０ＶとＡＶに切換えることによりＦＥＴのドレイン電
極３とソース電極５間はマイクロ波信号が遮断、通過の
スイッチ動作をする。つまり、ゲート電圧の制御を正電
位で行うことができるため例えばＴＴＬでの制御が可能
となり外部駆動回路も含めて小型化を図ることができ
る。
示す。図において７７は誘電体、７８は誘電体７７の上
面に設けられた上地電極、７９はグランドパターン３９
と誘電体７７と上地電極７８とで形成された平行平板コ
ンデンサ、上地電極７８は入出力用スロット線路パター
ンペア２のいずれかに図のように接続されている。８０
はバイアス用抵抗、８１はバイアスパッド、８２はバイ
アス用抵抗８０とバイアスパッド８１で構成されたバイ
アス回路である。次に動作について説明する。バイアス
パッド８１に正電位の電圧ＡＶ（Ａ＞｜ピンチオフ電圧
｜）を印加すると第１〜第４のＦＥＴ６ａ〜６ｃのドレ
イン電圧とソース電圧は正電位となるため、ゲート電圧
を０ＶとＡＶに切換えることによりＦＥＴのドレイン電
極３とソース電極５間はマイクロ波信号が遮断、通過の
スイッチ動作をする。つまり、ゲート電圧の制御を正電
位で行うことができるため例えばＴＴＬでの制御が可能
となり外部駆動回路も含めて小型化を図ることができ
る。
【００７７】実施例２〜２４ではスイッチング素子とし
てＦＥＴあるいはダイオードを用いた場合について説明
したが、バイポーラトランジスタ、高電子移動度トラン
ジスタ（ＨＥＭＴ）、ヘテロジャンクションバイポーラ
トランジスタ（ＨＢＴ）を始めとするトランジスタを用
い、そのスイッチング速度、耐電力性等の要求に応じて
使い分けてもよく同様の効果を奏する。
てＦＥＴあるいはダイオードを用いた場合について説明
したが、バイポーラトランジスタ、高電子移動度トラン
ジスタ（ＨＥＭＴ）、ヘテロジャンクションバイポーラ
トランジスタ（ＨＢＴ）を始めとするトランジスタを用
い、そのスイッチング速度、耐電力性等の要求に応じて
使い分けてもよく同様の効果を奏する。
【００７８】
【発明の効果】この発明の移相器は、第１の入出力用線
路ペアと第２の入出力用線路ペアとの接続経路を第１〜
第４のスイッチで切換え、入出力用線路ペアの線路導体
と接地導体との関係を反転させ１８０度移相を行うこと
により、移相量を設定するための線路が不要となるた
め、線路長に起因する周波数特性が小さい移相器が得ら
れるという効果がある。
路ペアと第２の入出力用線路ペアとの接続経路を第１〜
第４のスイッチで切換え、入出力用線路ペアの線路導体
と接地導体との関係を反転させ１８０度移相を行うこと
により、移相量を設定するための線路が不要となるた
め、線路長に起因する周波数特性が小さい移相器が得ら
れるという効果がある。
【００７９】またこの発明の移相器は、半導体基板上の
第１の入出力用スロット線路パターンペアと第２の入出
力用スロット線路パターンペアとの間に、前記第１、第
２の入出力用スロット線路パターンペアと平行な方向に
ゲート幅を有する第１〜第４のＦＥＴを設け、前記第１
の入出力用スロット線路パターンペアと前記第２の入出
力用スロット線路パターンペアとの接続経路を前記第１
〜第４のＦＥＴで切換えるようにしたことにより小型な
移相器が得られるという効果がある。
第１の入出力用スロット線路パターンペアと第２の入出
力用スロット線路パターンペアとの間に、前記第１、第
２の入出力用スロット線路パターンペアと平行な方向に
ゲート幅を有する第１〜第４のＦＥＴを設け、前記第１
の入出力用スロット線路パターンペアと前記第２の入出
力用スロット線路パターンペアとの接続経路を前記第１
〜第４のＦＥＴで切換えるようにしたことにより小型な
移相器が得られるという効果がある。
【００８０】またこの発明の移相器は、前記第１〜第４
のＦＥＴを前記第１、第２の入出力用スロット線路パタ
ーンペアに対して直交した方向に梯子状に配したことに
より、小型化できるという効果がある。
のＦＥＴを前記第１、第２の入出力用スロット線路パタ
ーンペアに対して直交した方向に梯子状に配したことに
より、小型化できるという効果がある。
【００８１】またこの発明の移相器は、前記第１〜第４
のＦＥＴのゲート幅方向を前記第１、第２の入出力用ス
ロット線路パターンペアに対して直交する方向に配した
ことによりＦＥＴの構成に自由度がもてるという効果が
ある。
のＦＥＴのゲート幅方向を前記第１、第２の入出力用ス
ロット線路パターンペアに対して直交する方向に配した
ことによりＦＥＴの構成に自由度がもてるという効果が
ある。
【００８２】この発明の移相器は、ゲート幅方向を前記
第１、第２の入出力用スロット線路パターンペアに対し
て直交する方向に配された前記第１〜第４のＦＥＴを、
前記第１、第２の入出力用スロット線路パターンペアに
対して平行な方向に梯子状に配したことにより小型化で
きるという効果がある。
第１、第２の入出力用スロット線路パターンペアに対し
て直交する方向に配された前記第１〜第４のＦＥＴを、
前記第１、第２の入出力用スロット線路パターンペアに
対して平行な方向に梯子状に配したことにより小型化で
きるという効果がある。
【００８３】またこの発明の移相器は、前記第１〜第４
のＦＥＴそれぞれを複数の単位ＦＥＴの並列接続で構成
したことにより低損失化できるという効果がある。
のＦＥＴそれぞれを複数の単位ＦＥＴの並列接続で構成
したことにより低損失化できるという効果がある。
【００８４】この発明の移相器は、前記第１〜第４のＦ
ＥＴの代わりに第１〜第４のダイオードを用いたことに
より、設計の自由度が増すと共により低損失化できると
いう効果がある。
ＥＴの代わりに第１〜第４のダイオードを用いたことに
より、設計の自由度が増すと共により低損失化できると
いう効果がある。
【００８５】またこの発明の移相器は、前記第１のＦＥ
Ｔのゲート電極と第２のＦＥＴのゲート電極とを抵抗あ
るいは線路パターンを介して接続し、前記第２のＦＥＴ
のゲート電極と前記第４のＦＥＴのゲート電極を抵抗あ
るいは線路パターンを介して接続したことにより小型化
できるという効果がある。
Ｔのゲート電極と第２のＦＥＴのゲート電極とを抵抗あ
るいは線路パターンを介して接続し、前記第２のＦＥＴ
のゲート電極と前記第４のＦＥＴのゲート電極を抵抗あ
るいは線路パターンを介して接続したことにより小型化
できるという効果がある。
【００８６】この発明の移相器は、前記第１、第２の入
出力用スロット線路パターンペアの外側に第１、第２の
入出力用コプレナー線路パターンを設けたことにより、
マイクロ波のオンウエハプローバを用いたオンウエハ評
価ができるという効果がある。
出力用スロット線路パターンペアの外側に第１、第２の
入出力用コプレナー線路パターンを設けたことにより、
マイクロ波のオンウエハプローバを用いたオンウエハ評
価ができるという効果がある。
【図１】この発明の実施例１による移相器の構成図であ
る。
る。
【図２】この発明の実施例１の動作説明図である。
【図３】この発明の実施例１の動作説明図である。
【図４】この発明の実施例２による移相器の構造図であ
る。
る。
【図５】この発明の実施例３による移相器の構造図であ
る。
る。
【図６】この発明の実施例３による移相器の他の構造図
である。
である。
【図７】この発明の実施例３による移相器の他の構造図
である。
である。
【図８】この発明の実施例４による移相器の構造図であ
る。
る。
【図９】この発明の実施例４の動作説明図である。
【図１０】この発明の実施例５による移相器の構造図で
ある。
ある。
【図１１】この発明の実施例６による移相器の構造図で
ある。
ある。
【図１２】この発明の実施例７による移相器の構造図で
ある。
ある。
【図１３】この発明の実施例８による移相器の構造図で
ある。
ある。
【図１４】この発明の実施例９による移相器の構造図で
ある。
ある。
【図１５】この発明の実施例１０による移相器の構造図
である。
である。
【図１６】この発明の実施例１０による移相器の他の構
造図である。
造図である。
【図１７】この発明の実施例１１による移相器の構造図
である。
である。
【図１８】この発明の実施例１１による移相器の構造図
である。
である。
【図１９】この発明の実施例１１による移相器の他の構
造図である。
造図である。
【図２０】この発明の実施例１１による移相器の他の構
造図である。
造図である。
【図２１】この発明の実施例１２による移相器の構造図
である。
である。
【図２２】この発明の実施例１２による移相器の構造図
である。
である。
【図２３】この発明の実施例１２による移相器の他の構
造図である。
造図である。
【図２４】この発明の実施例１２による移相器の他の構
造図である。
造図である。
【図２５】この発明の実施例１３による移相器の構造図
である。
である。
【図２６】この発明の実施例１４による移相器の構造図
である。
である。
【図２７】この発明の実施例１５による移相器の動作説
明図である。
明図である。
【図２８】この発明の実施例１５による移相器の動作説
明図である。
明図である。
【図２９】この発明の実施例１５による移相器の動作説
明図である。
明図である。
【図３０】この発明の実施例１５による移相器の動作説
明図である。
明図である。
【図３１】この発明の実施例１６による移相器の構造図
である。
である。
【図３２】この発明の実施例１６の動作説明図である。
【図３３】この発明の実施例１７による移相器の構造図
である。
である。
【図３４】この発明の実施例１８による移相器の構造図
である。
である。
【図３５】この発明の実施例１８の動作説明図である。
【図３６】この発明の実施例１８の動作説明図である。
【図３７】この発明の実施例１９による移相器の構造図
である。
である。
【図３８】この発明の実施例１９の動作説明図である。
【図３９】この発明の実施例１９の動作説明図である。
【図４０】この発明の実施例２０による移相器の構造図
である。
である。
【図４１】図４０の断面ＡＡ図である。
【図４２】この発明の実施例２１による移相器の構造図
である。
である。
【図４３】この発明の実施例２２による移相器の構造図
である。
である。
【図４４】図４３のＢ部を示す等価回路図である。
【図４５】この発明の実施例２３による移相器の構造図
である。
である。
【図４６】この発明の実施例２４による移相器の構造図
である。
である。
【図４７】従来の線路切換え形の移相器の構造図であ
る。
る。
【図４８】従来の線路切換え形の移相器の動作説明図で
ある。
ある。
１ 半導体基板 ２ 入出力用スロット線路パターンペア ３ ドレイン電極 ４ ゲート電極 ５ ソース電極 ６ ＦＥＴ ７ バイアス用抵抗 ８ バイアス用パッド ９ バイアス回路 １０ 接続線路パターン １１ 線路ペア １２ 接続線路パターン １３ エアブリッジ １４ 交差線路ペア １５ エアブリッジ １６ 入出力用線路ペア １７ スイッチ １８ 線路ペア １９ 交差線路ペア ２０ ドレインソース共用電極 ２１ エアブリッジ ２２ ゲート電極接続線路パターン ２３ 接続線路パターン ２４ エアブリッジ ２５ ゲート電極接続パターン ２６ アノード電極 ２７ カソード電極 ２８ ダイオード ２９ バイアス用抵抗 ３０ バイアスパッド ３１ バイアス回路 ３２ ゲート電極接続パターン ３３ 移相器 ３４ 信号線路パターン ３５ リターンパターンペア ３６ 入出力用コプレナー線路パターン ３７ エアブリッジ ３８ 入出力用マイクロストリップ線路パターン ３９ グランドパターン ４０ グランドパターン ４１ バイアホール ４２ スロット線路パターンペア ４３ グランドパターン ４４ スロット線路 ４５ マイクロストリップ線路 ４６ マイクロストリップ線路 ４７ 入出力端子 ４８ グランド ４９ 線路 ５０ 線路 ５１ 線路 ５２ スロット線路 ５３ マイクロストリップ線路 ５４ 線路 ５５ 線路 ５６ 平行平板コンデンサの上地電極 ５７ 誘電体 ５８ 平行平板コンデンサの下地電極 ５９ 平行平板コンデンサ ６０ コンデンサ ６１ インダクタパターン ６２ グランドパターン ６３ バイアホール ６４ コンデンサ ６５ インダクタ ６６ 可変コンデンサ ６７ グランドパターン ６８ 誘電体 ６９ マイクロストリップ線路パターン ７０ マイクロストリップ線路 ７１ 誘電体 ７２ 上地電極 ７３ 平行平板コンデンサ ７４ エアブリッジ ７５ コンデンサ ７６ インダクタ ７７ 誘電体 ７８ 上地電極 ７９ 平行平板コンデンサ ８０ バイアス用抵抗 ８１ バイアスパッド ８２ バイアス回路 ８３ 入出力用マイクロストリップ線路パターンペア ８４ 基準位相用マイクロストリップ線路パターン ８５ 設定位相用マイクロストリップ線路パターン ８６ グランドパターン ８７ ＳＰＤＴスイッチ ８８ 基準位相線路ペア ８９ 設定位相線路ペア
───────────────────────────────────────────────────── フロントページの続き (72)発明者 室井 浩一 鎌倉市上町屋325番地 三菱電機株式会 社 鎌倉製作所内 (56)参考文献 特開 昭63−164502（ＪＰ，Ａ) 特開 昭57−81701（ＪＰ，Ａ) 特開 平６−232604（ＪＰ，Ａ) 特開 昭55−70102（ＪＰ，Ａ) 特開 昭60−172864（ＪＰ，Ａ) 実開 平２−23102（ＪＰ，Ｕ) 実開 平２−23103（ＪＰ，Ｕ) 特公 昭27−4601（ＪＰ，Ｂ１) 特表 平１−502793（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01P 1/185 H01P 5/08
Claims (9)
- 【請求項１】 半導体基板と、この半導体基板の一面上
に形成された第１の入出力用線路ペアと、第１〜第４の
スイッチと、第２の入出力用線路ペアとを具備し、前記
第１の入出力用線路ペアの一方が前記第１のスイッチの
一端及び前記第４のスイッチの一端に接続され、前記第
１の入出力用線路ペアの他方が前記第２のスイッチの一
端及び前記第３のスイッチの一端に接続され、前記第２
の入出力用線路ペアの一方が前記第１のスイッチの他端
及び前記第３のスイッチの他端に接続され、前記第２の
入出力用線路ペアの他方が前記第２のスイッチの他端及
び前記第４のスイッチの他端に接続されていることを特
徴とする移相器。 - 【請求項２】 半導体基板と、この半導体基板の一面上
に形成された第１の入出力用スロット線路パターンペア
と、前記第１の入出力用スロット線路パターンペアと同
一直線上にある第２の入出力用スロット線路パターンペ
アと、前記第１，２の入出力用スロット線路パターンペ
アと平行方向にゲート幅を有する第１〜第４のＦＥＴと
を具備し、前記第１の入出力用スロット線路パターンペ
アの一方が前記第１のＦＥＴのドレイン電極及び前記第
４のＦＥＴのソース電極と接続され、前記第１の入出力
用スロット線路パターンペアの他方が前記第２のＦＥＴ
のドレイン電極及び前記第３のＦＥＴのソース電極と接
続され、前記第２の入出力用スロット線路パターンペア
の一方が前記第３のＦＥＴのドレイン電極と接続され、
前記第２の入出力用スロット線路パターンペアの他方が
前記第４のＦＥＴのドレイン電極と接続され、前記第１
のＦＥＴのソース電極が前記第３のＦＥＴのドレイン電
極と接続され、前記第１のＦＥＴのソース電極が前記第
４のＦＥＴのドレイン電極と接続されてなることを特徴
とする移相器。 - 【請求項３】 半導体基板と、この半導体基板の一面上
に形成された第１の入出力用スロット線路パターンペア
と、前記第１の入出力用スロット線路パターンペアと同
一直線上にある第２の入出力用スロット線路パターンペ
アと、前記第１，２の入出力用スロット線路パターンペ
アと平行方向にゲート幅を有する第１〜第４のＦＥＴと
を具備し、前記第１のＦＥＴのソース電極と前記第３の
ＦＥＴのドレイン電極を共用化して前記第２の入出力用
スロット線路パターンペアの一方と接続し、更に前記第
２のＦＥＴのソース電極と前記第４のＦＥＴのドレイン
電極を共用化して前記第２の入出力用スロット線路パタ
ーンペアの他方と接続し、前記第１の入出力用スロット
線路パターンペアの一方を前記第１のＦＥＴのドレイン
電極と接続し、前記第１の入出力用スロット線路パター
ンペアの他方を前記第２のＦＥＴのドレイン電極と接続
し、前記第１のＦＥＴのドレイン電極と前記第４のＦＥ
Ｔのソース電極とをエアブリッジ等の手段で接続し、前
記第３のＦＥＴのソース電極と前記第２のＦＥＴのドレ
イン電極とをエアブリッジ等の手段で接続し、前記第１
〜第４のＦＥＴを前記第１、第２の入出力用スロット線
路パターンペアに対して直交した方向に梯子状に配した
ことを特徴とする移相器。 - 【請求項４】 半導体基板と、この半導体基板の一面上
に形成された第１の入出力用スロット線路パターンペア
と、前記第１の入出力用スロット線路パターンペアと同
一直線上にある第２の入出力用スロット線路パターンペ
アと、前記第１，２の入出力用スロット線路パターンペ
アと直交方向にゲート幅を有する第１〜第４のＦＥＴと
を具備し、前記第１の入出力用スロット線路パターンペ
アの一方が前記第１のＦＥＴのドレイン電極及び前記第
４のＦＥＴのソース電極と接続され、前記第１の入出力
用スロット線路パターンペアの他方が前記第２のＦＥＴ
のドレイン電極及び前記第３のＦＥＴのソース電極と接
続され、前記第２の入出力用スロット線路パターンペア
の一方が前記第３のＦＥＴのドレイン電極と接続され、
前記第２の入出力用スロット線路パターンペアの他方が
前記第４のＦＥＴのドレイン電極と接続され、前記第１
のＦＥＴのソース電極が前記第３のＦＥＴのドレイン電
極と接続され、前記第２のＦＥＴのソース電極が前記第
４のＦＥＴのドレイン電極と接続されてなることを特徴
とする移相器。 - 【請求項５】 半導体基板と、この半導体基板の一面上
に形成された第１の入出力用スロット線路パターンペア
と、前記第１の入出力用スロット線路パターンペアと同
一直線上にある第２の入出力用スロット線路パターンペ
アと、前記第１，２の入出力用スロット線路パターンペ
アと直交方向にゲート幅を有する第１〜第４のＦＥＴと
を具備し、前記第１のＦＥＴのソース電極と前記第３の
ＦＥＴのドレイン電極を共用化して前記第２の入出力用
スロット線路パターンペアの一方と接続し、更に前記第
２のＦＥＴのソース電極と前記第４のＦＥＴのドレイン
電極を共用化して前記第２の入出力用スロット線路パタ
ーンペアの他方と接続し、前記第１の入出力用スロット
線路パターンペアの一方を前記第１のＦＥＴのドレイン
電極と接続し、前記第１の入出力用スロット線路パター
ンペアの他方を前記第２のＦＥＴのドレイン電極と接続
し、前記第１のＦＥＴのドレイン電極と前記第４のＦＥ
Ｔのソース電極とをエアブリッジ等で接続し、前記第３
のＦＥＴのソース電極と前記第２のＦＥＴのドレイン電
極とをエアブリッジ等で接続し、前記第１〜第４のＦＥ
Ｔを前記第１、第２の入出力用スロット線路パターンペ
アに対して平行な方向に梯子状に配したことを特徴とす
る移相器。 - 【請求項６】 前記第１〜第４のＦＥＴそれぞれが複数
の単位ＦＥＴの並列接続で構成されることを特徴とする
請求項２〜５いずれか記載の移相器。 - 【請求項７】 半導体基板と、この半導体基板の一面上
に形成された第１の入出力用スロット線路パターンペア
と、前記第１の入出力用スロット線路パターンペアと同
一直線上にある第２の入出力用スロット線路パターンペ
アと、前記第１〜第４のダイオードとを具備し、前記第
１の入出力用スロット線路パターンペアの一方が前記第
１のダイオードのカソード電極及び前記第４のダイオー
ドのアノード電極と接続され、前記第１の入出力用スロ
ット線路パターンペアの他方が前記第２のダイオードの
カソード電極及び前記第３のダイオードのアノード電極
と接続され、前記第２の入出力用スロット線路パターン
ペアの一方が前記第３のダイオードのカソード電極と接
続され、前記第２の入出力用スロット線路パターンペア
の他方が前記第４のダイオードのカソード電極と接続さ
れ、前記第１のダイオードのアノード電極が前記第３の
ダイオードのカソード電極と接続され、前記第２のダイ
オードのアノード電極が前記第４のダイオードのカソー
ド電極と接続されてなることを特徴とする移相器。 - 【請求項８】 前記第１のＦＥＴのゲート電極と前記第
２のＦＥＴのゲート電極とを抵抗あるいは線路パターン
を介して接続し、前記第３のＦＥＴのゲート電極と前記
第４のＦＥＴのゲート電極とを抵抗あるいは線路パター
ンを介して接続し、前記第１、第２のＦＥＴと前記第
３、第４のＦＥＴをそれぞれ同一印加電圧で駆動したこ
とを特徴とする請求項２〜６いずれか記載の移相器。 - 【請求項９】 前記第１の入出力用スロット線路パター
ンペアの外側に形成され、そのリターンパターンペアが
エアブリッジ等で接続された第１の入出力用コプレナー
線路パターンと、前記第２の入出力用スロット線路パタ
ーンペアの外側に形成され、そのリターンパターンペア
がエアブリッジ等で接続された第２の入出力用コプレナ
ー線路パターンとを備え、前記第１の入出力用コプレナ
ー線路パターンのリターンパターンペアの一方が前記第
１の入出力用スロット線路パターンペアの一方と接続さ
れ、前記第１の入出力用コプレナー線路パターンの信号
線路パターンが前記第１のスロット線路パターンペアの
他方と接続され、前記第２の入出力用コプレナー線路パ
ターンのリターンパターンペアの一方が前記第２の入出
力用スロット線路パターンペアの一方と接続され、前記
第２の入出力用コプレナー線路パターンの信号線路パタ
ーンが前記第２のスロット線路パターンペアの他方と接
続されてなることを特徴とする請求項２〜８いずれかに
記載の移相器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10953994A JP3216419B2 (ja) | 1994-05-24 | 1994-05-24 | 移相器 |
| DE69525282T DE69525282T2 (de) | 1994-05-24 | 1995-05-23 | 180-Grad Phasenschieber |
| EP95107926A EP0684656B1 (en) | 1994-05-24 | 1995-05-23 | 180-degree phase shifter |
| US08/449,076 US5680079A (en) | 1994-05-24 | 1995-05-24 | 180-degree phase shifter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10953994A JP3216419B2 (ja) | 1994-05-24 | 1994-05-24 | 移相器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07321505A JPH07321505A (ja) | 1995-12-08 |
| JP3216419B2 true JP3216419B2 (ja) | 2001-10-09 |
Family
ID=14512819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10953994A Expired - Fee Related JP3216419B2 (ja) | 1994-05-24 | 1994-05-24 | 移相器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5680079A (ja) |
| EP (1) | EP0684656B1 (ja) |
| JP (1) | JP3216419B2 (ja) |
| DE (1) | DE69525282T2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281765B1 (en) * | 1999-03-09 | 2001-08-28 | Agere Systems Optoelectronics Guardian Corp. | Wide band electrical delay line |
| ES2160550B1 (es) * | 2000-04-04 | 2003-04-01 | Inst De Astrofisica De Canaria | Estructura de cambio de fase de 180 en microondas de banda ancha. |
| JP3622732B2 (ja) * | 2002-02-27 | 2005-02-23 | 株式会社村田製作所 | 電界効果トランジスタ素子 |
| US6952044B2 (en) * | 2002-05-31 | 2005-10-04 | Motorola, Inc. | Monolithic bridge capacitor |
| KR100536189B1 (ko) * | 2002-07-30 | 2005-12-14 | 국방과학연구소 | 광대역 180°-비트 위상변위기 |
| JP2005020518A (ja) * | 2003-06-27 | 2005-01-20 | Renesas Technology Corp | 高周波電力増幅回路および高周波電力増幅用電子部品並びにその製造方法 |
| JP4513009B2 (ja) * | 2005-03-10 | 2010-07-28 | 株式会社村田製作所 | ＳＰＳＴ型高周波スイッチ回路，ＳＰｎＴ型高周波スイッチ回路，受信モジュール及び受信システム |
| JP2008544601A (ja) * | 2005-06-10 | 2008-12-04 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | 移相デバイス |
| US8212573B2 (en) * | 2009-01-15 | 2012-07-03 | The Curators Of The University Of Missouri | High frequency analysis of a device under test |
| US8009114B2 (en) * | 2009-03-16 | 2011-08-30 | Raytheon Company | Flexible transmit/receive antenna pair using a switchable 0°/180° phase shifter |
| US9160296B2 (en) * | 2014-01-21 | 2015-10-13 | Qualcomm Incorporated | Passive switch-based phase shifter |
| RU2631904C1 (ru) * | 2016-10-18 | 2017-09-28 | Акционерное общество "Всероссийский научно-исследовательский институт "Градиент" (АО "ВНИИ "Градиент") | Перестраиваемый фазовращатель свч |
| US10547295B2 (en) * | 2017-05-17 | 2020-01-28 | Texas Instruments Incorporated | Delay line with selectable delay |
| US10075159B1 (en) * | 2017-07-17 | 2018-09-11 | Psemi Corporation | High frequency phase shifter using limited ground plane transition and switching arrangement |
| US10090841B1 (en) * | 2018-02-02 | 2018-10-02 | Northrop Grumman Systems Corporation | Josephson polarity and logical inverter gates |
| JP7293757B2 (ja) * | 2019-03-15 | 2023-06-20 | 株式会社村田製作所 | スイッチ回路、高周波モジュール及び通信装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3579093A (en) * | 1969-10-29 | 1971-05-18 | Sylvania Electric Prod | Variable mutual coupling circuit employing transformers in an inductive balanced configuration |
| US3673426A (en) * | 1970-03-31 | 1972-06-27 | Porter Co Inc H K | Phase reversal switch and/or circuit breaker |
| US3911294A (en) * | 1974-08-16 | 1975-10-07 | Bell Telephone Labor Inc | Driver circuit for high speed gating of a field effect transistor |
| US3996533A (en) * | 1975-07-07 | 1976-12-07 | Lee Chong W | High frequency, multi-throw switch employing hybrid couplers and reflection-type phase shifters |
| DE3016737A1 (de) * | 1980-04-30 | 1981-11-05 | Siemens AG, 1000 Berlin und 8000 München | Integratorschaltung mit abtaststufe |
| US5103195A (en) * | 1989-10-13 | 1992-04-07 | Hewlett-Packard Company | Hybrid gaas mmic fet-pin diode switch |
| US5053731A (en) * | 1990-09-12 | 1991-10-01 | Hewlett-Packard Company | Software reconfigurable transmission line apparatus |
| JP2898470B2 (ja) * | 1992-05-08 | 1999-06-02 | 三菱電機株式会社 | スイッチドライン型移相器 |
| US5430401A (en) * | 1992-08-27 | 1995-07-04 | Northern Telecom Ltd. | Electronic switches |
-
1994
- 1994-05-24 JP JP10953994A patent/JP3216419B2/ja not_active Expired - Fee Related
-
1995
- 1995-05-23 DE DE69525282T patent/DE69525282T2/de not_active Expired - Fee Related
- 1995-05-23 EP EP95107926A patent/EP0684656B1/en not_active Expired - Lifetime
- 1995-05-24 US US08/449,076 patent/US5680079A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0684656A2 (en) | 1995-11-29 |
| US5680079A (en) | 1997-10-21 |
| EP0684656B1 (en) | 2002-02-06 |
| DE69525282T2 (de) | 2002-11-28 |
| JPH07321505A (ja) | 1995-12-08 |
| EP0684656A3 (en) | 1997-03-12 |
| DE69525282D1 (de) | 2002-03-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3216419B2 (ja) | 移相器 | |
| JP4361536B2 (ja) | 高周波スイッチ | |
| JP3144477B2 (ja) | スイッチ回路及び半導体装置 | |
| JPH03145801A (ja) | 高分離性受動スイッチ | |
| US6320476B1 (en) | Millimeter-band semiconductor switching circuit | |
| US6674341B2 (en) | Phase shifter and multibit phase shifter | |
| US5856713A (en) | N-way MMIC switch | |
| KR100299900B1 (ko) | 병렬 접속된 고역 통과신호 경로와 저역 통과신호 경로를 갖는반도체 이상기 | |
| US20190020088A1 (en) | Microwave digital phase shifters | |
| JP7314385B1 (ja) | デジタル移相回路およびデジタル移相器 | |
| JP2962771B2 (ja) | 移相器 | |
| JP3634223B2 (ja) | 移相器 | |
| JPH0119761B2 (ja) | ||
| JP2000349502A (ja) | 高周波スイッチ装置 | |
| JP4122600B2 (ja) | 電解効果トランジスタおよび半導体回路 | |
| JPH08213868A (ja) | 半導体移相器 | |
| JP3253458B2 (ja) | 電界効果トランジスタ、半導体スイッチ及び半導体移相器 | |
| JPH01233830A (ja) | マイクロ波スイッチ | |
| JPH0453441B2 (ja) | ||
| JPH03143101A (ja) | マイクロ波半導体移相器 | |
| JP2677030B2 (ja) | 半導体移相器 | |
| JPH01305601A (ja) | 半導体移相器 | |
| EP0302584A2 (en) | Improvements in or relating to microwave phase shifters | |
| JP2001177303A (ja) | 半導体移相器 | |
| JP2002141702A (ja) | 半導体移相器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |