JP3144477B2 - スイッチ回路及び半導体装置 - Google Patents
スイッチ回路及び半導体装置Info
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- H01P1/10—Auxiliary devices for switching or interrupting
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
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- Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は少なくとも一つの電
界効果トランジスタからなるスイッチ回路及び半導体装
置に関するものである。
界効果トランジスタからなるスイッチ回路及び半導体装
置に関するものである。
【０００２】
【従来の技術】ミリ波帯用の電界効果トランジスタ（以
下、ＦＥＴと称す）を有するスイッチ回路として、ＦＥ
Ｔのソース−ドレイン間にインダクタが並列に接続され
た半導体装置が有望視されている（伊山ら「インダクタ
内蔵ＦＥＴスイッチ」通信学会技報Ｖｏｌ．ＭＷ-９６-
７１，ｐｐ．２１−２６，Ｊｕｌｙ，１９９６）。
下、ＦＥＴと称す）を有するスイッチ回路として、ＦＥ
Ｔのソース−ドレイン間にインダクタが並列に接続され
た半導体装置が有望視されている（伊山ら「インダクタ
内蔵ＦＥＴスイッチ」通信学会技報Ｖｏｌ．ＭＷ-９６-
７１，ｐｐ．２１−２６，Ｊｕｌｙ，１９９６）。
【０００３】図２８は従来のスイッチ回路の構成を示す
回路図である。図２８において、ＦＥＴ１２１のソース
−ドレイン間にはインダクタ１２３が並列に接続され、
ＦＥＴ１２１がオン／オフすることで第１の端子１２５
及び第２の端子１２６間がスイッチとして動作する。こ
こで、ＦＥＴ１２１は３端子素子であるが、ゲートに十
分な大きさの抵抗器１２４が接続されている場合、ゲー
トに繋がるバイアス線路はＲＦ的に開放となり、ＦＥＴ
１２１は等価的に２端子素子として表わすことができ
る。すなわち、ＦＥＴ１２１がオフのときは容量Ｃと等
価になり、オンのときは抵抗器Ｒと等価になる。
回路図である。図２８において、ＦＥＴ１２１のソース
−ドレイン間にはインダクタ１２３が並列に接続され、
ＦＥＴ１２１がオン／オフすることで第１の端子１２５
及び第２の端子１２６間がスイッチとして動作する。こ
こで、ＦＥＴ１２１は３端子素子であるが、ゲートに十
分な大きさの抵抗器１２４が接続されている場合、ゲー
トに繋がるバイアス線路はＲＦ的に開放となり、ＦＥＴ
１２１は等価的に２端子素子として表わすことができ
る。すなわち、ＦＥＴ１２１がオフのときは容量Ｃと等
価になり、オンのときは抵抗器Ｒと等価になる。
【０００４】図２９は図２８に示したＦＥＴがオフのと
きの等価回路を示す回路図であり、図３０は図２８に示
したＦＥＴがオンのときの等価回路を示す回路図であ
る。
きの等価回路を示す回路図であり、図３０は図２８に示
したＦＥＴがオンのときの等価回路を示す回路図であ
る。
【０００５】図２９において、ゲートにピンチオフ電圧
以下の電圧を印加しＦＥＴ１２１をオフにすると、第１
の端子１２５及び第２の端子１２６間は容量Ｃとインダ
クタＬとが並列に接続された回路と等価となる。このと
き、第１の端子１２５及び第２の端子１２６間のアイソ
レーションＩｓは次式で表わすことができる。
以下の電圧を印加しＦＥＴ１２１をオフにすると、第１
の端子１２５及び第２の端子１２６間は容量Ｃとインダ
クタＬとが並列に接続された回路と等価となる。このと
き、第１の端子１２５及び第２の端子１２６間のアイソ
レーションＩｓは次式で表わすことができる。
【０００６】
【数１】 ここで、並列に接続された容量ＣとインダクタＬの共振
周波数ｆ0 は、
周波数ｆ0 は、
【０００７】
【数２】 となり、共振周波数ｆ0の信号が入力されたときに第１
の端子１２５から第２の端子１２６に透過する電力がゼ
ロになる。また、このときのアイソレーションＩｓは理
想的には無限大となる。
の端子１２５から第２の端子１２６に透過する電力がゼ
ロになる。また、このときのアイソレーションＩｓは理
想的には無限大となる。
【０００８】しかしながら、第１の端子１２５から入力
された信号の周波数が共振周波数ｆ0 から少しでもずれ
ていると、アイソレーションＩｓが大きく劣化する。図
２８に示した従来の半導体装置では、共振周波数ｆ0 ＝
３７ＧＨｚでアイソレーションＩｓが１０ｄＢである
が、周波数が３５ＧＨｚになるとアイソレーションは７
ｄＢに劣化する。
された信号の周波数が共振周波数ｆ0 から少しでもずれ
ていると、アイソレーションＩｓが大きく劣化する。図
２８に示した従来の半導体装置では、共振周波数ｆ0 ＝
３７ＧＨｚでアイソレーションＩｓが１０ｄＢである
が、周波数が３５ＧＨｚになるとアイソレーションは７
ｄＢに劣化する。
【０００９】一方、ＦＥＴ１２１をオンにすると、図３
０に示すように第１の端子１２５及び第２の端子１２６
間は抵抗ＲとインダクタＬが並列に接続された回路と等
価になる。このとき、第１の端子１２５から第２の端子
１２６に透過する電力は、第１の端子１２５及び第２の
端子１２６のインピーダンスをそれぞれＺ0 とすると、
０に示すように第１の端子１２５及び第２の端子１２６
間は抵抗ＲとインダクタＬが並列に接続された回路と等
価になる。このとき、第１の端子１２５から第２の端子
１２６に透過する電力は、第１の端子１２５及び第２の
端子１２６のインピーダンスをそれぞれＺ0 とすると、
【００１０】
【数３】 で求めることができる。このときの挿入損失ＩＬはゼロ
から周波数ｆが大きくなるにしたがい
から周波数ｆが大きくなるにしたがい
【００１１】
【数４】 に近づいていく。図２８に示した従来のスイッチ回路の
挿入損失は３７ＧＨｚで１．３ｄＢであった。
挿入損失は３７ＧＨｚで１．３ｄＢであった。
【００１２】ところで、従来のスイッチ回路において、
例えば９４ＧＨｚの信号に対する挿入損失とアイソレー
ションＩｓの値は、理想的には式（１）と式（３）を使
って計算できる。図３１はその計算結果を示すグラフで
ある。図３１に示したグラフによれば、Ｌ＝１００ｐ
Ｈ、Ｃ＝０．０３ｐＦで、共振周波数ｆ0 が９２ＧＨｚ
となる。このとき、アイソレーションＩｓが２０ｄＢ以
上となる周波数範囲をこの回路の有効帯域と定義する
と、図２８に示したスイッチ回路の有効帯域は５．３Ｇ
Ｈｚとなる。
例えば９４ＧＨｚの信号に対する挿入損失とアイソレー
ションＩｓの値は、理想的には式（１）と式（３）を使
って計算できる。図３１はその計算結果を示すグラフで
ある。図３１に示したグラフによれば、Ｌ＝１００ｐ
Ｈ、Ｃ＝０．０３ｐＦで、共振周波数ｆ0 が９２ＧＨｚ
となる。このとき、アイソレーションＩｓが２０ｄＢ以
上となる周波数範囲をこの回路の有効帯域と定義する
と、図２８に示したスイッチ回路の有効帯域は５．３Ｇ
Ｈｚとなる。
【００１３】
【発明が解決しようとする課題】上記したような従来の
スイッチ回路では有効帯域が狭くなるという問題があっ
た。
スイッチ回路では有効帯域が狭くなるという問題があっ
た。
【００１４】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、６０Ｇ
Ｈｚ以上の高い周波数でもスイッチ回路として高性能を
維持したまま広い有効帯域を得ることができるスイッチ
回路及び半導体装置を提供することを目的とする。
る問題点を解決するためになされたものであり、６０Ｇ
Ｈｚ以上の高い周波数でもスイッチ回路として高性能を
維持したまま広い有効帯域を得ることができるスイッチ
回路及び半導体装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】上記目的を達成するため
本発明のスイッチ回路は、直列に接続された二つの電界
効果トランジスタと、二つの前記電界効果トランジスタ
の接続部位に一端が接続され、他端が接地されたインダ
クタと、によって単位回路が構成され、一つまたは直列
に接続された二つ以上の前記単位回路を備え、前記電界
効果トランジスタのゲートがそれぞれ共通に接続され
て、前記電界効果トランジスタのオンオフを制御するた
めのバイアス電圧が抵抗器を介してそれぞれのゲートに
等しく印加され、前記電界効果トランジスタがオフのと
きに前記インダクタとによってハイパスフィルタが構成
されて前記ハイパスフィルタの通過帯域内の信号を通過
させるオン状態となり、前記電界効果トランジスタがオ
ンのときに前記ハイパスフィルタの通過帯域内の信号を
遮断するオフ状態となるものである。
本発明のスイッチ回路は、直列に接続された二つの電界
効果トランジスタと、二つの前記電界効果トランジスタ
の接続部位に一端が接続され、他端が接地されたインダ
クタと、によって単位回路が構成され、一つまたは直列
に接続された二つ以上の前記単位回路を備え、前記電界
効果トランジスタのゲートがそれぞれ共通に接続され
て、前記電界効果トランジスタのオンオフを制御するた
めのバイアス電圧が抵抗器を介してそれぞれのゲートに
等しく印加され、前記電界効果トランジスタがオフのと
きに前記インダクタとによってハイパスフィルタが構成
されて前記ハイパスフィルタの通過帯域内の信号を通過
させるオン状態となり、前記電界効果トランジスタがオ
ンのときに前記ハイパスフィルタの通過帯域内の信号を
遮断するオフ状態となるものである。
【００１６】このとき、前記インダクタは、半導体基板
に設けられたビアホールであってもよく、前記電界効果
トランジスタのソースあるいはドレインの少なくとも一
方に、インダクタとして動作する伝送線路が接続されて
いてもよい。
に設けられたビアホールであってもよく、前記電界効果
トランジスタのソースあるいはドレインの少なくとも一
方に、インダクタとして動作する伝送線路が接続されて
いてもよい。
【００１７】また、本発明のスイッチ回路の他の構成
は、電界効果トランジスタと、前記電界効果トランジス
タのソースに一端が接続され、他端が接地された第１の
インダクタと、前記電界効果トランジスタのドレインに
一端が接続され、他端が接地された第２のインダクタ
と、によって単位回路が構成され、一つまたは直列に接
続された二つ以上の前記単位回路を備え、前記電界効果
トランジスタのゲートがそれぞれ共通に接続されて、前
記電界効果トランジスタのオンオフを制御するためのバ
イアス電圧が抵抗器を介してそれぞれのゲートに等しく
印加され、前記電界効果トランジスタがオフのときに前
記インダクタとによってハイパスフィルタが構成されて
前記ハイパスフィルタの通過帯域内の信号を通過させる
オン状態となり、前記電界効果トランジスタがオンのと
きに前記ハイパスフィルタの通過帯域内の信号を遮断す
るオフ状態となるものである。
は、電界効果トランジスタと、前記電界効果トランジス
タのソースに一端が接続され、他端が接地された第１の
インダクタと、前記電界効果トランジスタのドレインに
一端が接続され、他端が接地された第２のインダクタ
と、によって単位回路が構成され、一つまたは直列に接
続された二つ以上の前記単位回路を備え、前記電界効果
トランジスタのゲートがそれぞれ共通に接続されて、前
記電界効果トランジスタのオンオフを制御するためのバ
イアス電圧が抵抗器を介してそれぞれのゲートに等しく
印加され、前記電界効果トランジスタがオフのときに前
記インダクタとによってハイパスフィルタが構成されて
前記ハイパスフィルタの通過帯域内の信号を通過させる
オン状態となり、前記電界効果トランジスタがオンのと
きに前記ハイパスフィルタの通過帯域内の信号を遮断す
るオフ状態となるものである。
【００１８】あるいは、電界効果トランジスタと、前記
電界効果トランジスタのソースに直列に接続される、イ
ンダクタとして動作する第１の伝送線路及び第２の伝送
線路と、前記電界効果トランジスタのドレインに直列に
接続される、インダクタとして動作する第３の伝送線路
及び第４の伝送線路と、前記第１の伝送線路及び前記第
２の伝送線路の接続部位に一端が接続され、他端が接地
された第１のインダクタと、前記第３の伝送線路及び前
記第４の伝送線路の接続部位に一端が接続され、他端が
接地された第２のインダクタと、によって単位回路が構
成され、一つまたは直列に接続された二つ以上の前記単
位回路を備え、前記電界効果トランジスタのゲートがそ
れぞれ共通に接続されて、前記電界効果トランジスタの
オンオフを制御するためのバイアス電圧が抵抗器を介し
てそれぞれのゲートに等しく印加され、前記電界効果ト
ランジスタがオフのときに前記インダクタとによってハ
イパスフィルタが構成されて前記ハイパスフィルタの通
過帯域内の信号を通過させるオン状態となり、前記電界
効果トランジスタがオンのときに前記ハイパスフィルタ
の通過帯域内の信号を遮断するオフ状態となるものであ
る。
電界効果トランジスタのソースに直列に接続される、イ
ンダクタとして動作する第１の伝送線路及び第２の伝送
線路と、前記電界効果トランジスタのドレインに直列に
接続される、インダクタとして動作する第３の伝送線路
及び第４の伝送線路と、前記第１の伝送線路及び前記第
２の伝送線路の接続部位に一端が接続され、他端が接地
された第１のインダクタと、前記第３の伝送線路及び前
記第４の伝送線路の接続部位に一端が接続され、他端が
接地された第２のインダクタと、によって単位回路が構
成され、一つまたは直列に接続された二つ以上の前記単
位回路を備え、前記電界効果トランジスタのゲートがそ
れぞれ共通に接続されて、前記電界効果トランジスタの
オンオフを制御するためのバイアス電圧が抵抗器を介し
てそれぞれのゲートに等しく印加され、前記電界効果ト
ランジスタがオフのときに前記インダクタとによってハ
イパスフィルタが構成されて前記ハイパスフィルタの通
過帯域内の信号を通過させるオン状態となり、前記電界
効果トランジスタがオンのときに前記ハイパスフィルタ
の通過帯域内の信号を遮断するオフ状態となるものであ
る。
【００１９】このとき、前記インダクタは、半導体基板
に設けられたビアホールであってもよい。
に設けられたビアホールであってもよい。
【００２０】また、上記したいずれかのスイッチ回路を
複数備え、該スイッチ回路のそれぞれの一端を共通に
し、該スイッチ回路毎に異なった前記バイアス電圧が印
加可能なスイッチ回路を構成してもよい。
複数備え、該スイッチ回路のそれぞれの一端を共通に
し、該スイッチ回路毎に異なった前記バイアス電圧が印
加可能なスイッチ回路を構成してもよい。
【００２１】一方、本発明の半導体装置は、ソース電極
及びドレイン電極がゲート電極を挟んで配置され、前記
ソース電極またはドレイン電極のいずれか一方を共有電
極とすることで直列に接続された二つの電界効果トラン
ジスタと、前記共有電極と接地電位を接続するために半
導体基板に設けられる、インダクタとして動作するビア
ホールと、によって単位素子が構成され、前記ソース電
極またはドレイン電極のいずれか一方を前記共有電極と
することで一つまたは直列に接続された二つ以上の前記
単位素子を備え、前記ゲート電極がそれぞれ共通に接続
されて、前記電界効果トランジスタのオンオフを制御す
るためのバイアス電圧をそれぞれのゲート電極に等しく
印加するためのゲートバイアス線に抵抗器を備え、前記
電界効果トランジスタがオフのときに前記ビアホールと
によってハイパスフィルタが構成されて前記ハイパスフ
ィルタの通過帯域内の信号を通過させるオン状態とな
り、前記電界効果トランジスタがオンのときに前記ハイ
パスフィルタの通過帯域内の信号を遮断するオフ状態と
なるものである。
及びドレイン電極がゲート電極を挟んで配置され、前記
ソース電極またはドレイン電極のいずれか一方を共有電
極とすることで直列に接続された二つの電界効果トラン
ジスタと、前記共有電極と接地電位を接続するために半
導体基板に設けられる、インダクタとして動作するビア
ホールと、によって単位素子が構成され、前記ソース電
極またはドレイン電極のいずれか一方を前記共有電極と
することで一つまたは直列に接続された二つ以上の前記
単位素子を備え、前記ゲート電極がそれぞれ共通に接続
されて、前記電界効果トランジスタのオンオフを制御す
るためのバイアス電圧をそれぞれのゲート電極に等しく
印加するためのゲートバイアス線に抵抗器を備え、前記
電界効果トランジスタがオフのときに前記ビアホールと
によってハイパスフィルタが構成されて前記ハイパスフ
ィルタの通過帯域内の信号を通過させるオン状態とな
り、前記電界効果トランジスタがオンのときに前記ハイ
パスフィルタの通過帯域内の信号を遮断するオフ状態と
なるものである。
【００２２】
【００２３】また、本発明の半導体装置の他の構成は、
ソース電極及びドレイン電極がゲート電極を挟んで配置
された電界効果トランジスタと、前記ソース電極と接地
電位を接続するために半導体基板に設けられる、インダ
クタとして動作する第１のビアホールと、前記ドレイン
電極と接地電位を接続するために半導体基板に設けられ
る、インダクタとして動作する第２のビアホールと、に
よって単位素子が構成され、前記ソース電極またはドレ
イン電極のいずれか一方を前記共有電極とすることで一
つまたは直列に接続された二つ以上の前記単位素子を備
え、前記ゲート電極がそれぞれ共通に接続されて、前記
電界効果トランジスタのオンオフを制御するためのバイ
アス電圧をそれぞれのゲート電極に等しく印加するため
のゲートバイアス線に抵抗器を備え、前記電界効果トラ
ンジスタがオフのときに前記ビアホールとによってハイ
パスフィルタが構成されて前記ハイパスフィルタの通過
帯域内の信号を通過させるオン状態となり、前記電界効
果トランジスタがオンのときに前記ハイパスフィルタの
通過帯域内の信号を遮断するオフ状態となるものであ
る。
ソース電極及びドレイン電極がゲート電極を挟んで配置
された電界効果トランジスタと、前記ソース電極と接地
電位を接続するために半導体基板に設けられる、インダ
クタとして動作する第１のビアホールと、前記ドレイン
電極と接地電位を接続するために半導体基板に設けられ
る、インダクタとして動作する第２のビアホールと、に
よって単位素子が構成され、前記ソース電極またはドレ
イン電極のいずれか一方を前記共有電極とすることで一
つまたは直列に接続された二つ以上の前記単位素子を備
え、前記ゲート電極がそれぞれ共通に接続されて、前記
電界効果トランジスタのオンオフを制御するためのバイ
アス電圧をそれぞれのゲート電極に等しく印加するため
のゲートバイアス線に抵抗器を備え、前記電界効果トラ
ンジスタがオフのときに前記ビアホールとによってハイ
パスフィルタが構成されて前記ハイパスフィルタの通過
帯域内の信号を通過させるオン状態となり、前記電界効
果トランジスタがオンのときに前記ハイパスフィルタの
通過帯域内の信号を遮断するオフ状態となるものであ
る。
【００２４】あるいは、インダクタとして動作する第１
の伝送線路及び第２の伝送線路の機能を備えたソース電
極、及びインダクタとして動作する第３の伝送線路及び
第４の伝送線路の機能を備えたドレイン電極がゲート電
極を挟んで配置された電界効果トランジスタと、前記第
１の伝送線路及び第２の伝送線路の接続点と接地電位を
接続するために半導体基板に設けられる、インダクタと
して動作する第１のビアホールと、前記第３の伝送線路
及び第４の伝送線路の接続点と接地電位を接続するため
に半導体基板に設けられる、インダクタとして動作する
第２のビアホールと、によって単位素子が構成され、前
記ソース電極またはドレイン電極のいずれか一方を前記
共有電極とすることで一つまたは直列に接続された二つ
以上の前記単位素子を備え、前記ゲート電極がそれぞれ
共通に接続されて、前記電界効果トランジスタのオンオ
フを制御するためのバイアス電圧をそれぞれのゲート電
極に等しく印加するためのゲートバイアス線に抵抗器を
備え、前記電界効果トランジスタがオフのときに前記ビ
アホールとによってハイパスフィルタが構成されて前記
ハイパスフィルタの通過帯域内の信号を通過させるオン
状態となり、前記電界効果トランジスタがオンのときに
前記ハイパスフィルタの通過帯域内の信号を遮断するオ
フ状態となるものである。
の伝送線路及び第２の伝送線路の機能を備えたソース電
極、及びインダクタとして動作する第３の伝送線路及び
第４の伝送線路の機能を備えたドレイン電極がゲート電
極を挟んで配置された電界効果トランジスタと、前記第
１の伝送線路及び第２の伝送線路の接続点と接地電位を
接続するために半導体基板に設けられる、インダクタと
して動作する第１のビアホールと、前記第３の伝送線路
及び第４の伝送線路の接続点と接地電位を接続するため
に半導体基板に設けられる、インダクタとして動作する
第２のビアホールと、によって単位素子が構成され、前
記ソース電極またはドレイン電極のいずれか一方を前記
共有電極とすることで一つまたは直列に接続された二つ
以上の前記単位素子を備え、前記ゲート電極がそれぞれ
共通に接続されて、前記電界効果トランジスタのオンオ
フを制御するためのバイアス電圧をそれぞれのゲート電
極に等しく印加するためのゲートバイアス線に抵抗器を
備え、前記電界効果トランジスタがオフのときに前記ビ
アホールとによってハイパスフィルタが構成されて前記
ハイパスフィルタの通過帯域内の信号を通過させるオン
状態となり、前記電界効果トランジスタがオンのときに
前記ハイパスフィルタの通過帯域内の信号を遮断するオ
フ状態となるものである。
【００２５】ここで、前記半導体装置は、前記ビアホー
ルと前記共有電極がインダクタンスとして動作する伝送
路で接続されていてもよく、上記記載のいずれかの半導
体装置を複数備え、該半導体装置のそれぞれの一端を共
通にし、該半導体装置毎に異なった前記バイアス電圧が
印加可能なゲートバイアス線にそれぞれ抵抗素子を備え
た半導体装置を構成してもよい。
ルと前記共有電極がインダクタンスとして動作する伝送
路で接続されていてもよく、上記記載のいずれかの半導
体装置を複数備え、該半導体装置のそれぞれの一端を共
通にし、該半導体装置毎に異なった前記バイアス電圧が
印加可能なゲートバイアス線にそれぞれ抵抗素子を備え
た半導体装置を構成してもよい。
【００２６】上記のように構成されたスイッチ回路及び
半導体装置では、電界効果トランジスタはオフのときに
容量として動作するため、この容量とビアホールあるい
は伝送線路で形成されたインダクタとによってＴ型ある
いはπ型ハイパスフィルタが構成される。したがって、
低挿入損失で広帯域特性を備えたオン状態が実現され
る。
半導体装置では、電界効果トランジスタはオフのときに
容量として動作するため、この容量とビアホールあるい
は伝送線路で形成されたインダクタとによってＴ型ある
いはπ型ハイパスフィルタが構成される。したがって、
低挿入損失で広帯域特性を備えたオン状態が実現され
る。
【００２７】一方、電界効果トランジスタはオンのとき
に抵抗として動作するため、この抵抗による損失によっ
て高いアイソレーションで広帯域特性を有するオフ状態
が実現される。
に抵抗として動作するため、この抵抗による損失によっ
て高いアイソレーションで広帯域特性を有するオフ状態
が実現される。
【００２８】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００２９】（第１の実施の形態）図１は本発明のスイ
ッチ回路の第１の実施の形態の構成要素である単位回路
の構成を示す回路図であり、図２は本発明のスイッチ回
路の第１の実施の形態の構成を示す回路図である。ま
た、図３は図１に示したＦＥＴがオフのときの等価回路
を示す回路図であり、図４は図１に示したＦＥＴがオン
のときの等価回路を示す回路図である。
ッチ回路の第１の実施の形態の構成要素である単位回路
の構成を示す回路図であり、図２は本発明のスイッチ回
路の第１の実施の形態の構成を示す回路図である。ま
た、図３は図１に示したＦＥＴがオフのときの等価回路
を示す回路図であり、図４は図１に示したＦＥＴがオン
のときの等価回路を示す回路図である。
【００３０】図１において、単位回路は、第１のＦＥＴ
１、第２のＦＥＴ２及びインダクタ３によって構成され
ている。第１のＦＥＴ１のドレインあるいはソースと、
第２のＦＥＴ２のソースあるいはドレインが接続され、
第１のＦＥＴ１及び第２のＦＥＴ２は直列に接続されて
いる。第１のＦＥＴ１及び第２のＦＥＴ２の接続点Ａに
はインダクタ３の一端が接続され、インダクタ３の他端
は接地されている。また、第１のＦＥＴ１のゲート及び
第２のＦＥＴ２のゲートは共通に接続され、抵抗器４が
接続されている。
１、第２のＦＥＴ２及びインダクタ３によって構成され
ている。第１のＦＥＴ１のドレインあるいはソースと、
第２のＦＥＴ２のソースあるいはドレインが接続され、
第１のＦＥＴ１及び第２のＦＥＴ２は直列に接続されて
いる。第１のＦＥＴ１及び第２のＦＥＴ２の接続点Ａに
はインダクタ３の一端が接続され、インダクタ３の他端
は接地されている。また、第１のＦＥＴ１のゲート及び
第２のＦＥＴ２のゲートは共通に接続され、抵抗器４が
接続されている。
【００３１】図２において、本実施の形態のスイッチ回
路は、図１に示した単位回路が複数個直列に接続されて
構成されている。各単位回路の構成要素であるＦＥＴの
ゲートはそれぞれ共通に接続され、抵抗器４を介してそ
れぞれに等しいバイアス電圧が印加される。また、スイ
ッチ回路の両端は第１の端子５及び第２の端子６に接続
されている。
路は、図１に示した単位回路が複数個直列に接続されて
構成されている。各単位回路の構成要素であるＦＥＴの
ゲートはそれぞれ共通に接続され、抵抗器４を介してそ
れぞれに等しいバイアス電圧が印加される。また、スイ
ッチ回路の両端は第１の端子５及び第２の端子６に接続
されている。
【００３２】このような構成において、各ＦＥＴがオフ
のとき、各単位回路は図３に示すＴ型ハイパスフィルタ
と等価となるため、第１の端子５及び第２の端子６間
（スイッチ回路）には低挿入損失で広帯域特性を備えた
オン状態が実現される。
のとき、各単位回路は図３に示すＴ型ハイパスフィルタ
と等価となるため、第１の端子５及び第２の端子６間
（スイッチ回路）には低挿入損失で広帯域特性を備えた
オン状態が実現される。
【００３３】一方、各ＦＥＴがオンのとき、各単位回路
は図４に示すような回路と等価となり、直列に接続され
た複数のＦＥＴの各抵抗によって第１の端子５及び第２
の端子６間（スイッチ回路）には高いアイソレーション
で広帯域特性を有するオフ状態が実現される。
は図４に示すような回路と等価となり、直列に接続され
た複数のＦＥＴの各抵抗によって第１の端子５及び第２
の端子６間（スイッチ回路）には高いアイソレーション
で広帯域特性を有するオフ状態が実現される。
【００３４】なお、一つの単位回路で十分なアイソレー
ションを得ることができる場合は（例えば抵抗値が十分
な大きさのとき）、単位回路を複数個設ける必要はな
い。この場合でも、スイッチがオンのときはＴ型ハイパ
スフィルタを形成するため、低挿入損失と広帯域特性と
が損なわれることはない。なお、設計に際して第１の端
子５及び第２の端子６間の周波数特性はＦＥＴの容量と
インダクタの値で決定される。
ションを得ることができる場合は（例えば抵抗値が十分
な大きさのとき）、単位回路を複数個設ける必要はな
い。この場合でも、スイッチがオンのときはＴ型ハイパ
スフィルタを形成するため、低挿入損失と広帯域特性と
が損なわれることはない。なお、設計に際して第１の端
子５及び第２の端子６間の周波数特性はＦＥＴの容量と
インダクタの値で決定される。
【００３５】次に、本実施の形態のスイッチ回路を形成
した半導体装置について図５を用いて説明する。
した半導体装置について図５を用いて説明する。
【００３６】本実施の形態の半導体装置は、図１に示し
たスイッチ回路を基に、ゲート長が０．１５μｍ、ゲー
ト幅が１００μｍのＡｌＧａＡｓ系ヘテロ接合のＦＥＴ
を８個直列に接続して構成した。また、ＦＥＴがオフの
ときの容量は３０ｆＦ、インダクタンスは１３ｐＨであ
る。この半導体装置のスイッチ特性を図５に示す。
たスイッチ回路を基に、ゲート長が０．１５μｍ、ゲー
ト幅が１００μｍのＡｌＧａＡｓ系ヘテロ接合のＦＥＴ
を８個直列に接続して構成した。また、ＦＥＴがオフの
ときの容量は３０ｆＦ、インダクタンスは１３ｐＨであ
る。この半導体装置のスイッチ特性を図５に示す。
【００３７】図５は本発明の半導体装置の第１の実施の
形態の周波数特性を示すグラフである。図５に示すよう
に、本実施の形態の半導体装置は、３００ＧＨｚから５
００ＧＨｚの広い周波数範囲で、挿入損失が２．３ｄＢ
以下、アイソレーションが４４ｄＢ以上の特性を得た。
また、有効帯域は２００ＧＨｚであった。
形態の周波数特性を示すグラフである。図５に示すよう
に、本実施の形態の半導体装置は、３００ＧＨｚから５
００ＧＨｚの広い周波数範囲で、挿入損失が２．３ｄＢ
以下、アイソレーションが４４ｄＢ以上の特性を得た。
また、有効帯域は２００ＧＨｚであった。
【００３８】（第２の実施の形態）図６は本発明のスイ
ッチ回路の第２の実施の形態の構成要素である単位回路
の構成を示す回路図であり、図７は本発明のスイッチ回
路の第２の実施の形態の構成を示す回路図である。
ッチ回路の第２の実施の形態の構成要素である単位回路
の構成を示す回路図であり、図７は本発明のスイッチ回
路の第２の実施の形態の構成を示す回路図である。
【００３９】図６において、単位回路は、ドレインにイ
ンダクタとして動作する第１の伝送線路１７が接続さ
れ、ソースにインダクタとして動作する第２の伝送線路
１８がそれぞれ接続された第１のＦＥＴ１１及び第２の
ＦＥＴ１２と、インダクタ１３とによって構成されてい
る。第１のＦＥＴ１１及び第２のＦＥＴ１２は第２の伝
送線路１８を介して直列に接続され、それらの接続点Ａ
にはインダクタ１３の一端が接続され、インダクタ１３
の他端は接地されている。また、第１のＦＥＴ１１のゲ
ート及び第２のＦＥＴ１２のゲートは共通に接続され、
抵抗器１４が接続されている。
ンダクタとして動作する第１の伝送線路１７が接続さ
れ、ソースにインダクタとして動作する第２の伝送線路
１８がそれぞれ接続された第１のＦＥＴ１１及び第２の
ＦＥＴ１２と、インダクタ１３とによって構成されてい
る。第１のＦＥＴ１１及び第２のＦＥＴ１２は第２の伝
送線路１８を介して直列に接続され、それらの接続点Ａ
にはインダクタ１３の一端が接続され、インダクタ１３
の他端は接地されている。また、第１のＦＥＴ１１のゲ
ート及び第２のＦＥＴ１２のゲートは共通に接続され、
抵抗器１４が接続されている。
【００４０】図７において、本実施の形態のスイッチ回
路は、図６に示した単位回路が複数個直列に接続されて
構成されている。各単位回路の構成要素であるＦＥＴの
ゲートはそれぞれ共通に接続され、抵抗器１４を介して
それぞれに等しいバイアス電圧が印加される。また、ス
イッチ回路の両端は第１の端子１５及び第２の端子１６
に接続されている。
路は、図６に示した単位回路が複数個直列に接続されて
構成されている。各単位回路の構成要素であるＦＥＴの
ゲートはそれぞれ共通に接続され、抵抗器１４を介して
それぞれに等しいバイアス電圧が印加される。また、ス
イッチ回路の両端は第１の端子１５及び第２の端子１６
に接続されている。
【００４１】このような構成において、本実施の形態の
スイッチ回路は、第１の実施の形態と同様に、各ＦＥＴ
がオフのとき、各単位回路はＴ型ハイパスフィルタと等
価となるため、第１の端子１５及び第２の端子１６間に
は低挿入損失で広帯域特性を備えたオン状態が実現され
る。
スイッチ回路は、第１の実施の形態と同様に、各ＦＥＴ
がオフのとき、各単位回路はＴ型ハイパスフィルタと等
価となるため、第１の端子１５及び第２の端子１６間に
は低挿入損失で広帯域特性を備えたオン状態が実現され
る。
【００４２】一方、各ＦＥＴがオンのとき、直列に接続
された複数のＦＥＴの各抵抗によって第１の端子１５及
び第２の端子１６間には高いアイソレーションで広帯域
特性を有するオフ状態が実現される。
された複数のＦＥＴの各抵抗によって第１の端子１５及
び第２の端子１６間には高いアイソレーションで広帯域
特性を有するオフ状態が実現される。
【００４３】なお、設計に際して第１の端子１５及び第
２の端子１６間の周波数特性はＦＥＴの容量とインダク
タで決定される。
２の端子１６間の周波数特性はＦＥＴの容量とインダク
タで決定される。
【００４４】次に、本実施の形態のスイッチ回路を形成
した半導体装置について図８〜図１０を用いて説明す
る。
した半導体装置について図８〜図１０を用いて説明す
る。
【００４５】本実施の形態の半導体装置は、図７に示し
たスイッチ回路を基に、ゲート長が０．１５μｍ、ゲー
ト幅が１００μｍのＡｌＧａＡｓ系ヘテロ接合のＦＥＴ
と、長さ５μｍ、幅１００μｍの第１の伝送線路１７
と、長さ１５０μｍ、幅１００μｍの第２の伝送線路１
８とからなる単位回路を１０個直列に接続して構成し
た。なお、ＦＥＴのオフ時の容量は３０ｆＦ、インダク
タンスは１３ｐＨである。図８は本発明の半導体装置の
第２の実施の形態の構造を示す平面図である。
たスイッチ回路を基に、ゲート長が０．１５μｍ、ゲー
ト幅が１００μｍのＡｌＧａＡｓ系ヘテロ接合のＦＥＴ
と、長さ５μｍ、幅１００μｍの第１の伝送線路１７
と、長さ１５０μｍ、幅１００μｍの第２の伝送線路１
８とからなる単位回路を１０個直列に接続して構成し
た。なお、ＦＥＴのオフ時の容量は３０ｆＦ、インダク
タンスは１３ｐＨである。図８は本発明の半導体装置の
第２の実施の形態の構造を示す平面図である。
【００４６】図８において、ＦＥＴはゲート電極２２を
挟んでドレイン電極２３及びソース電極２４が両側に配
置されて構成される。なお、ドレイン電極２３及びソー
ス電極２４はそれぞれ伝送線路としても機能する。
挟んでドレイン電極２３及びソース電極２４が両側に配
置されて構成される。なお、ドレイン電極２３及びソー
ス電極２４はそれぞれ伝送線路としても機能する。
【００４７】また、二つのＦＥＴのソース電極２４どう
しが接続され、接続された二つのソース電極２４の接続
部位は、インダクタ１３として機能するビアホール２０
を介して接地金属が一面に配された半導体基板の裏面に
接続される。これら伝送線路を含む二つののＦＥＴ及び
ビアホール２０によって単位素子が形成され、単位素子
を１０個直列に配置することで本実施の形態の半導体装
置が形成される。
しが接続され、接続された二つのソース電極２４の接続
部位は、インダクタ１３として機能するビアホール２０
を介して接地金属が一面に配された半導体基板の裏面に
接続される。これら伝送線路を含む二つののＦＥＴ及び
ビアホール２０によって単位素子が形成され、単位素子
を１０個直列に配置することで本実施の形態の半導体装
置が形成される。
【００４８】また、各ＦＥＴのゲート電極２２はそれぞ
れ共通に接続され、バイアス線路上に設けられた抵抗器
１４を介してそれぞれに等しいバイアス電圧が印加され
る。また、半導体装置の両端には不図示の第１の端子１
５及び第２の端子１６が接続される。
れ共通に接続され、バイアス線路上に設けられた抵抗器
１４を介してそれぞれに等しいバイアス電圧が印加され
る。また、半導体装置の両端には不図示の第１の端子１
５及び第２の端子１６が接続される。
【００４９】図９は図８に示した半導体装置の周波数特
性を示すグラフである。図９に示すように、本実施の形
態の半導体装置は、８４ＧＨｚから９８ＧＨｚの広い周
波数範囲で挿入損失１．８ｄＢ以下、アイソレーション
３４ｄＢ以上の特性を得た。また、有効帯域は１４ＧＨ
ｚであった。
性を示すグラフである。図９に示すように、本実施の形
態の半導体装置は、８４ＧＨｚから９８ＧＨｚの広い周
波数範囲で挿入損失１．８ｄＢ以下、アイソレーション
３４ｄＢ以上の特性を得た。また、有効帯域は１４ＧＨ
ｚであった。
【００５０】図１０は本発明の半導体装置の第２の実施
の形態の単位素子を６個直列に接続した場合の周波数特
性を示すグラフである。図１０に示すように、本実施の
形態の単位素子を６個直列に接続した半導体装置は、８
３ＧＨｚから９７ＧＨｚの広い周波数範囲で挿入損失が
１．７ｄＢ以下、アイソレーションが２５ｄＢ以上の特
性を得た。また、有効帯域は１４ＧＨｚであった。
の形態の単位素子を６個直列に接続した場合の周波数特
性を示すグラフである。図１０に示すように、本実施の
形態の単位素子を６個直列に接続した半導体装置は、８
３ＧＨｚから９７ＧＨｚの広い周波数範囲で挿入損失が
１．７ｄＢ以下、アイソレーションが２５ｄＢ以上の特
性を得た。また、有効帯域は１４ＧＨｚであった。
【００５１】なお、図９及び図１０のグラフを比較して
明らかなように、単位素子の数が少なくなると、オフ状
態における抵抗値が小さくなるため、アイソレーション
が劣化する傾向にある。
明らかなように、単位素子の数が少なくなると、オフ状
態における抵抗値が小さくなるため、アイソレーション
が劣化する傾向にある。
【００５２】（第３の実施の形態）図１１は本発明のス
イッチ回路の第３の実施の形態の構成要素である単位回
路の構成を示す回路図であり、図１２は本発明のスイッ
チ回路の第３の実施の形態の構成を示す回路図である。
イッチ回路の第３の実施の形態の構成要素である単位回
路の構成を示す回路図であり、図１２は本発明のスイッ
チ回路の第３の実施の形態の構成を示す回路図である。
【００５３】図１１において、単位回路は、ドレインに
第１の伝送線路３７が接続され、ソースに第２の伝送線
路３８がそれぞれ接続された第１のＦＥＴ３１及び第２
のＦＥＴ３２と、第３の伝送線路３９と、インダクタ３
３とによって構成される。なお、本実施の形態ではイン
ダクタ３３としてビアホール４０を用いている。第１の
ＦＥＴ３１及び第２のＦＥＴ３２は第２の伝送線路３８
を介して直列に接続され、それらの接続点Ａには第３の
伝送線路３９及びビアホール４０が直列に接続され、ビ
アホール４０の他端（第３の伝送線路３９と接続されな
い側）は接地されている。また、第１のＦＥＴ３１のゲ
ート及び第２のＦＥＴ３２のゲートは共通に接続され、
抵抗器３４が接続されている。
第１の伝送線路３７が接続され、ソースに第２の伝送線
路３８がそれぞれ接続された第１のＦＥＴ３１及び第２
のＦＥＴ３２と、第３の伝送線路３９と、インダクタ３
３とによって構成される。なお、本実施の形態ではイン
ダクタ３３としてビアホール４０を用いている。第１の
ＦＥＴ３１及び第２のＦＥＴ３２は第２の伝送線路３８
を介して直列に接続され、それらの接続点Ａには第３の
伝送線路３９及びビアホール４０が直列に接続され、ビ
アホール４０の他端（第３の伝送線路３９と接続されな
い側）は接地されている。また、第１のＦＥＴ３１のゲ
ート及び第２のＦＥＴ３２のゲートは共通に接続され、
抵抗器３４が接続されている。
【００５４】図１２において、本実施の形態のスイッチ
回路は、図１１に示した単位回路が複数個直列に接続さ
れて構成されている。各単位回路の構成要素であるＦＥ
Ｔのゲートはそれぞれ共通に接続され、抵抗器３４を介
してそれぞれに等しいバイアス電圧が印加される。ま
た、スイッチ回路の両端は第１の端子３５及び第２の端
子３６に接続されている。
回路は、図１１に示した単位回路が複数個直列に接続さ
れて構成されている。各単位回路の構成要素であるＦＥ
Ｔのゲートはそれぞれ共通に接続され、抵抗器３４を介
してそれぞれに等しいバイアス電圧が印加される。ま
た、スイッチ回路の両端は第１の端子３５及び第２の端
子３６に接続されている。
【００５５】このような構成において、本実施の形態の
スイッチ回路は、第１の実施の形態及び第２の実施の形
態と同様に、各ＦＥＴがオフのとき、各単位回路はＴ型
ハイパスフィルタと等価となるため、第１の端子３５及
び第２の端子３６間には低挿入損失で広帯域特性を備え
たオン状態が実現される。
スイッチ回路は、第１の実施の形態及び第２の実施の形
態と同様に、各ＦＥＴがオフのとき、各単位回路はＴ型
ハイパスフィルタと等価となるため、第１の端子３５及
び第２の端子３６間には低挿入損失で広帯域特性を備え
たオン状態が実現される。
【００５６】一方、各ＦＥＴがオンのとき、直列に接続
された複数のＦＥＴの各抵抗によって第１の端子３５及
び第２の端子３６間には高いアイソレーションで広帯域
特性を有するオフ状態が実現される。
された複数のＦＥＴの各抵抗によって第１の端子３５及
び第２の端子３６間には高いアイソレーションで広帯域
特性を有するオフ状態が実現される。
【００５７】なお、第１の端子３５及び第２の端子３６
間の周波数特性は各ＦＥＴの容量と第１の伝送線路３
７、第２の伝送線路３８、及び第３の伝送線路３９のそ
れぞれの幅と長さによって決定される。
間の周波数特性は各ＦＥＴの容量と第１の伝送線路３
７、第２の伝送線路３８、及び第３の伝送線路３９のそ
れぞれの幅と長さによって決定される。
【００５８】次に、本実施の形態のスイッチ回路を形成
した半導体装置について図１３及び図１４を用いて説明
する。
した半導体装置について図１３及び図１４を用いて説明
する。
【００５９】本実施の形態の半導体装置は、図１２に示
したスイッチ回路を基に、ゲート長が０．１５μｍ、ゲ
ート幅が１００μｍのＡｌＧａＡｓ系ヘテロ接合のＦＥ
Ｔと、長さ５μｍ、幅１００μｍの第１の伝送線路３７
と、長さ５μｍ、幅１００μｍの第２の伝送線路３８
と、長さ１５０μｍ、幅２５μｍの第３の伝送線路３９
と、長さ５０μｍ、幅５０μｍの大きさの電極の下に形
成された１３ｐＨのインダクタンスを有するビアホール
４０とからなる単位素子を１０個直列に接続して構成し
た。なお、ＦＥＴのオフ時の容量は３０ｆＦ、インダク
タンスは１３ｐＨである。
したスイッチ回路を基に、ゲート長が０．１５μｍ、ゲ
ート幅が１００μｍのＡｌＧａＡｓ系ヘテロ接合のＦＥ
Ｔと、長さ５μｍ、幅１００μｍの第１の伝送線路３７
と、長さ５μｍ、幅１００μｍの第２の伝送線路３８
と、長さ１５０μｍ、幅２５μｍの第３の伝送線路３９
と、長さ５０μｍ、幅５０μｍの大きさの電極の下に形
成された１３ｐＨのインダクタンスを有するビアホール
４０とからなる単位素子を１０個直列に接続して構成し
た。なお、ＦＥＴのオフ時の容量は３０ｆＦ、インダク
タンスは１３ｐＨである。
【００６０】図１３は本発明の半導体装置の第３の実施
の形態の構造を示す平面図である。
の形態の構造を示す平面図である。
【００６１】図１３において、ＦＥＴはゲート電極４２
を挟んでドレイン電極４３及びソース電極４４が両側に
配置されて構成される。なお、ドレイン電極４３及びソ
ース電極４４はそれぞれ伝送線路としても機能する。
を挟んでドレイン電極４３及びソース電極４４が両側に
配置されて構成される。なお、ドレイン電極４３及びソ
ース電極４４はそれぞれ伝送線路としても機能する。
【００６２】また、二つのＦＥＴのソース電極４４どう
しが接続され、接続された二つのソース電極４４の接続
部位は、第３の伝送線路３９とインダクタ３３として機
能するビアホール４０を介して接地金属が一面に配され
た半導体基板の裏面に接続される。これら伝送線路を含
む二つののＦＥＴ、第３の伝送線路３９、及びビアホー
ル４０によって単位素子が形成され、単位素子を１０個
直列に配置することで本実施の形態の半導体装置が形成
される。
しが接続され、接続された二つのソース電極４４の接続
部位は、第３の伝送線路３９とインダクタ３３として機
能するビアホール４０を介して接地金属が一面に配され
た半導体基板の裏面に接続される。これら伝送線路を含
む二つののＦＥＴ、第３の伝送線路３９、及びビアホー
ル４０によって単位素子が形成され、単位素子を１０個
直列に配置することで本実施の形態の半導体装置が形成
される。
【００６３】また、各ＦＥＴのゲート電極４２はそれぞ
れ共通に接続され、バイアス線路上に設けられた抵抗器
３４を介してそれぞれに等しいバイアス電圧が印加され
る。また、半導体装置の両端には不図示の第１の端子３
５及び第２の端子３６が接続される。
れ共通に接続され、バイアス線路上に設けられた抵抗器
３４を介してそれぞれに等しいバイアス電圧が印加され
る。また、半導体装置の両端には不図示の第１の端子３
５及び第２の端子３６が接続される。
【００６４】図１４は図１３に示した半導体装置の周波
数特性を示すグラフである。図１４に示すように、本実
施の形態の半導体装置は、５９ＧＨｚから７１ＧＨｚの
広い周波数範囲で挿入損失が２．６ｄＢ以下、アイソレ
ーションが２２．５ｄＢ以上の特性を得た。また、有効
帯域は１２ＧＨｚであった。
数特性を示すグラフである。図１４に示すように、本実
施の形態の半導体装置は、５９ＧＨｚから７１ＧＨｚの
広い周波数範囲で挿入損失が２．６ｄＢ以下、アイソレ
ーションが２２．５ｄＢ以上の特性を得た。また、有効
帯域は１２ＧＨｚであった。
【００６５】（第４の実施の形態）図１５は本発明のス
イッチ回路の第４の実施の形態の構成要素である単位回
路の構成を示す回路図であり、図１６は本発明のスイッ
チ回路の第４の実施の形態の構成を示す回路図である。
イッチ回路の第４の実施の形態の構成要素である単位回
路の構成を示す回路図であり、図１６は本発明のスイッ
チ回路の第４の実施の形態の構成を示す回路図である。
【００６６】図１５において、本実施の形態の単位回路
は、第３の実施の形態で示した単位回路から第１の伝送
線路を除いた構成である。単位回路は、ソースに第２の
伝送線路５８がそれぞれ接続された第１のＦＥＴ５１及
び第２のＦＥＴ５２と、第３の伝送線路５９と、インダ
クタ５３とによって構成される。なお、本実施の形態で
はインダクタ５３としてビアホール６０を用いている。
第１のＦＥＴ５１及び第２のＦＥＴ５２は第２の伝送線
路５８を介して直列に接続され、それらの接続点Ａには
第３の伝送線路５９及びビアホール６０が直列に接続さ
れ、ビアホール６０の他端（第３の伝送線路５９と接続
されない側）は接地されている。また、第１のＦＥＴ５
１のゲート及び第２のＦＥＴ５２のゲートは共通に接続
され、抵抗器５４が接続されている。
は、第３の実施の形態で示した単位回路から第１の伝送
線路を除いた構成である。単位回路は、ソースに第２の
伝送線路５８がそれぞれ接続された第１のＦＥＴ５１及
び第２のＦＥＴ５２と、第３の伝送線路５９と、インダ
クタ５３とによって構成される。なお、本実施の形態で
はインダクタ５３としてビアホール６０を用いている。
第１のＦＥＴ５１及び第２のＦＥＴ５２は第２の伝送線
路５８を介して直列に接続され、それらの接続点Ａには
第３の伝送線路５９及びビアホール６０が直列に接続さ
れ、ビアホール６０の他端（第３の伝送線路５９と接続
されない側）は接地されている。また、第１のＦＥＴ５
１のゲート及び第２のＦＥＴ５２のゲートは共通に接続
され、抵抗器５４が接続されている。
【００６７】図１６において、本実施の形態のスイッチ
回路は、図１５に示した単位回路が複数個直列に接続さ
れて構成されている。各単位回路の構成要素であるＦＥ
Ｔのゲートはそれぞれ共通に接続され、抵抗器５４を介
してそれぞれに等しいバイアス電圧が印加される。ま
た、回路の両端は第１の伝送線路５７を介して第１の端
子５５及び第２の端子５６に接続されている。
回路は、図１５に示した単位回路が複数個直列に接続さ
れて構成されている。各単位回路の構成要素であるＦＥ
Ｔのゲートはそれぞれ共通に接続され、抵抗器５４を介
してそれぞれに等しいバイアス電圧が印加される。ま
た、回路の両端は第１の伝送線路５７を介して第１の端
子５５及び第２の端子５６に接続されている。
【００６８】このような構成において、本実施の形態の
スイッチ回路は、第１の実施の形態〜第３の実施の形態
と同様に、各ＦＥＴがオフのとき、各単位回路はＴ型ハ
イパスフィルタと等価となるため、第１の端子５５及び
第２の端子５６間には低挿入損失で広帯域特性を備えた
オン状態が実現される。
スイッチ回路は、第１の実施の形態〜第３の実施の形態
と同様に、各ＦＥＴがオフのとき、各単位回路はＴ型ハ
イパスフィルタと等価となるため、第１の端子５５及び
第２の端子５６間には低挿入損失で広帯域特性を備えた
オン状態が実現される。
【００６９】一方、各ＦＥＴがオンのとき、直列に接続
された複数のＦＥＴの各抵抗によって第１の端子５５及
び第２の端子５６間には高いアイソレーションで広帯域
特性を有するオフ状態が実現される。なお、第１の端子
５５及び第２の端子５６間の周波数特性は各ＦＥＴの容
量と第２の伝送線路５８、及び第３の伝送線路５９のそ
れぞれの幅と長さによって決定される。
された複数のＦＥＴの各抵抗によって第１の端子５５及
び第２の端子５６間には高いアイソレーションで広帯域
特性を有するオフ状態が実現される。なお、第１の端子
５５及び第２の端子５６間の周波数特性は各ＦＥＴの容
量と第２の伝送線路５８、及び第３の伝送線路５９のそ
れぞれの幅と長さによって決定される。
【００７０】次に、本実施の形態のスイッチ回路を形成
した半導体装置について図１７及び図１８を用いて説明
する。
した半導体装置について図１７及び図１８を用いて説明
する。
【００７１】本実施の形態の半導体装置は、図１６に示
したスイッチ回路を基に、ゲート長が０．１５μｍ、ゲ
ート幅が１００μｍのＡｌＧａＡｓ系ヘテロ接合のＦＥ
Ｔと、長さ５μｍ、幅１００μｍの第１の伝送線路５７
と、長さ５μｍ、幅１００μｍの第２の伝送線路５８
と、長さ１５０μｍ、幅２５μｍの第３の伝送線路５９
と、長さ５０μｍ、幅５０μｍの大きさの電極の下に形
成された１３ｐＨのインダクタンスを有するビアホール
６０とからなる単位素子を１０個直列に接続して構成し
た。なお、ＦＥＴのオフ時の容量は３０ｆＦ、インダク
タンスは１３ｐＨである。
したスイッチ回路を基に、ゲート長が０．１５μｍ、ゲ
ート幅が１００μｍのＡｌＧａＡｓ系ヘテロ接合のＦＥ
Ｔと、長さ５μｍ、幅１００μｍの第１の伝送線路５７
と、長さ５μｍ、幅１００μｍの第２の伝送線路５８
と、長さ１５０μｍ、幅２５μｍの第３の伝送線路５９
と、長さ５０μｍ、幅５０μｍの大きさの電極の下に形
成された１３ｐＨのインダクタンスを有するビアホール
６０とからなる単位素子を１０個直列に接続して構成し
た。なお、ＦＥＴのオフ時の容量は３０ｆＦ、インダク
タンスは１３ｐＨである。
【００７２】図１７は本発明の半導体装置の第４の実施
の形態の構造を示す平面図である。
の形態の構造を示す平面図である。
【００７３】図１７において、ＦＥＴはゲート電極６２
の片側にソース電極６４が配置されて構成される。な
お、ソース電極６４は伝送線路としても機能する。
の片側にソース電極６４が配置されて構成される。な
お、ソース電極６４は伝送線路としても機能する。
【００７４】また、二つのＦＥＴのソース電極６４どう
しが接続され、接続された二つのソース電極６４の接続
部位は、第３の伝送線路５９とインダクタ５３として機
能するビアホール４０とを介して接地金属が一面に配さ
れた半導体基板の裏面に接続される。これら伝送線路を
含む二つののＦＥＴ、第３の伝送線路５９、及びビアホ
ール６０によって単位素子が形成され、単位素子を１０
個直列に配置することで本実施の形態の半導体装置が形
成される。
しが接続され、接続された二つのソース電極６４の接続
部位は、第３の伝送線路５９とインダクタ５３として機
能するビアホール４０とを介して接地金属が一面に配さ
れた半導体基板の裏面に接続される。これら伝送線路を
含む二つののＦＥＴ、第３の伝送線路５９、及びビアホ
ール６０によって単位素子が形成され、単位素子を１０
個直列に配置することで本実施の形態の半導体装置が形
成される。
【００７５】また、各ＦＥＴのゲート電極６２はそれぞ
れ共通に接続され、バイアス線路上に設けられた抵抗器
５４を介してそれぞれに等しいバイアス電圧が印加され
る。また、半導体装置の両端には第１の伝送線路５７と
しても機能するドレイン電極６３を介して不図示の第１
の端子５５及び第２の端子５６に接続されている。な
お、図１７では半導体装置の両端に配置されたＦＥＴを
除く他のＦＥＴにはドレイン電極が形成されていない
が、ドレイン領域はゲート電極が２本連続して配置され
た間に形成されている。
れ共通に接続され、バイアス線路上に設けられた抵抗器
５４を介してそれぞれに等しいバイアス電圧が印加され
る。また、半導体装置の両端には第１の伝送線路５７と
しても機能するドレイン電極６３を介して不図示の第１
の端子５５及び第２の端子５６に接続されている。な
お、図１７では半導体装置の両端に配置されたＦＥＴを
除く他のＦＥＴにはドレイン電極が形成されていない
が、ドレイン領域はゲート電極が２本連続して配置され
た間に形成されている。
【００７６】図１８は図１７に示した半導体装置の周波
数特性を示すグラフである。図１８に示すように本実施
の形態の半導体装置は、５８ＧＨｚから７３ＧＨｚの広
い周波数範囲で挿入損失が２．６ｄＢ以下、アイソレー
ションが２３ｄＢ以上の特性を得た。また、有効帯域は
１５ＧＨｚであった。
数特性を示すグラフである。図１８に示すように本実施
の形態の半導体装置は、５８ＧＨｚから７３ＧＨｚの広
い周波数範囲で挿入損失が２．６ｄＢ以下、アイソレー
ションが２３ｄＢ以上の特性を得た。また、有効帯域は
１５ＧＨｚであった。
【００７７】（第５の実施の形態）図１９は本発明のス
イッチ回路の第５の実施の形態の構成要素である単位回
路の構成を示す回路図であり、図２０は本発明のスイッ
チ回路の第５の実施の形態の構成を示す回路図である。
イッチ回路の第５の実施の形態の構成要素である単位回
路の構成を示す回路図であり、図２０は本発明のスイッ
チ回路の第５の実施の形態の構成を示す回路図である。
【００７８】図１９において、本実施の形態の単位回路
は、ソース及びドレインに、それぞれ一端が接地された
インダクタ７３が接続されたＦＥＴ７１によって構成さ
れる。また、ＦＥＴ７１のゲートには抵抗器７４が接続
されている。
は、ソース及びドレインに、それぞれ一端が接地された
インダクタ７３が接続されたＦＥＴ７１によって構成さ
れる。また、ＦＥＴ７１のゲートには抵抗器７４が接続
されている。
【００７９】図２０において、本実施の形態の半導体装
置は図１９に示した単位回路が複数個直列に接続されて
構成されている。各単位回路の構成要素であるＦＥＴの
ゲートはそれぞれ共通に接続され、抵抗器７４を介して
それぞれに等しいバイアス電圧が印加される。また、ス
イッチ回路の両端はそれぞれ第１の端子７５及び第２の
端子７６に接続されている。
置は図１９に示した単位回路が複数個直列に接続されて
構成されている。各単位回路の構成要素であるＦＥＴの
ゲートはそれぞれ共通に接続され、抵抗器７４を介して
それぞれに等しいバイアス電圧が印加される。また、ス
イッチ回路の両端はそれぞれ第１の端子７５及び第２の
端子７６に接続されている。
【００８０】このような構成において、第５の実施の形
態は、各ＦＥＴがオフのとき、各単位回路はπ型ハイパ
スフィルタと等価となるため、第１の端子７５及び第２
の端子７６間には第１の実施の形態と同様に低挿入損失
で広帯域特性を備えたオン状態が実現される。
態は、各ＦＥＴがオフのとき、各単位回路はπ型ハイパ
スフィルタと等価となるため、第１の端子７５及び第２
の端子７６間には第１の実施の形態と同様に低挿入損失
で広帯域特性を備えたオン状態が実現される。
【００８１】一方、各ＦＥＴがオンのとき、第１の実施
の形態と同様に直列に接続された複数のＦＥＴの各抵抗
によって第１の端子７５及び第２の端子７６間には高い
アイソレーションで広帯域特性を有するオフ状態が実現
される。なお、第１の端子７５及び第２の端子７６間の
周波数特性は各ＦＥＴの容量とインダクタの値によって
決定される。
の形態と同様に直列に接続された複数のＦＥＴの各抵抗
によって第１の端子７５及び第２の端子７６間には高い
アイソレーションで広帯域特性を有するオフ状態が実現
される。なお、第１の端子７５及び第２の端子７６間の
周波数特性は各ＦＥＴの容量とインダクタの値によって
決定される。
【００８２】次に、本実施の形態のスイッチ回路を形成
した半導体装置について図２１を用いて説明する。
した半導体装置について図２１を用いて説明する。
【００８３】本実施の形態の半導体装置は、図２０に示
したスイッチ回路を基に、ゲート長が０．１５μｍ、ゲ
ート幅が１００μｍのＡｌＧａＡｓ系ヘテロ接合のＦＥ
Ｔからなる単位回路を８個直列に接続して構成する。な
お、ＦＥＴのオフ時の容量は３０ｆＦ、インダクタンス
は１３ｐＨである。
したスイッチ回路を基に、ゲート長が０．１５μｍ、ゲ
ート幅が１００μｍのＡｌＧａＡｓ系ヘテロ接合のＦＥ
Ｔからなる単位回路を８個直列に接続して構成する。な
お、ＦＥＴのオフ時の容量は３０ｆＦ、インダクタンス
は１３ｐＨである。
【００８４】図２１は本発明の半導体装置の第５の実施
の形態の周波数特性を示すグラフである。図２１に示す
ように本実施の形態の半導体装置は、１８３ＧＨｚから
２３５ＧＨｚの広い周波数範囲で挿入損失が１．１ｄＢ
以下、アイソレーションが２８．７ｄＢ以上の特性を得
た。また、有効帯域は５２ＧＨｚであった。
の形態の周波数特性を示すグラフである。図２１に示す
ように本実施の形態の半導体装置は、１８３ＧＨｚから
２３５ＧＨｚの広い周波数範囲で挿入損失が１．１ｄＢ
以下、アイソレーションが２８．７ｄＢ以上の特性を得
た。また、有効帯域は５２ＧＨｚであった。
【００８５】（第６の実施の形態）図２２は本発明のス
イッチ回路の第６の実施の形態の構成要素である単位回
路の構成を示す回路図であり、図２３は本発明のスイッ
チ回路の第６の実施の形態の構成を示す回路図である。
イッチ回路の第６の実施の形態の構成要素である単位回
路の構成を示す回路図であり、図２３は本発明のスイッ
チ回路の第６の実施の形態の構成を示す回路図である。
【００８６】図２２において、本実施の形態の単位回路
は、ソースに第１の伝送線路８７及び第３の伝送線路が
直列に接続され、ドレインに第２の伝送線路８８及び第
４の伝送線路８２が直列に接続されたＦＥＴ８１と、二
つのインダクタ８３とによって構成されている。第１の
伝送線路８７と第３の伝送線路８９の接続点及び第２の
伝送線路８８と第４の伝送線路８２の接続点にはそれぞ
れインダクタ８３の一端が接続され、インダクタ８３の
他端は接地されている。
は、ソースに第１の伝送線路８７及び第３の伝送線路が
直列に接続され、ドレインに第２の伝送線路８８及び第
４の伝送線路８２が直列に接続されたＦＥＴ８１と、二
つのインダクタ８３とによって構成されている。第１の
伝送線路８７と第３の伝送線路８９の接続点及び第２の
伝送線路８８と第４の伝送線路８２の接続点にはそれぞ
れインダクタ８３の一端が接続され、インダクタ８３の
他端は接地されている。
【００８７】図２３において、本実施の形態の半導体装
置は図２２に示した単位回路が複数個直列に接続されて
構成されている。各単位回路の構成要素であるＦＥＴの
ゲートはそれぞれ共通に接続され、抵抗器８４を介して
それぞれに等しいバイアス電圧が印加される。また、ス
イッチ回路の両端はそれぞれ第１の端子８５及び第２の
端子８６に接続されている。
置は図２２に示した単位回路が複数個直列に接続されて
構成されている。各単位回路の構成要素であるＦＥＴの
ゲートはそれぞれ共通に接続され、抵抗器８４を介して
それぞれに等しいバイアス電圧が印加される。また、ス
イッチ回路の両端はそれぞれ第１の端子８５及び第２の
端子８６に接続されている。
【００８８】このような構成において、第６の実施の形
態は、第５の実施の形態と同様に、各ＦＥＴがオフのと
き、各単位回路はπ型ハイパスフィルタと等価となるた
め、第１の端子８５及び第２の端子８６間には低挿入損
失で広帯域特性を備えたオン状態が実現される。
態は、第５の実施の形態と同様に、各ＦＥＴがオフのと
き、各単位回路はπ型ハイパスフィルタと等価となるた
め、第１の端子８５及び第２の端子８６間には低挿入損
失で広帯域特性を備えたオン状態が実現される。
【００８９】一方、各ＦＥＴがオンのとき、直列に接続
された複数のＦＥＴの各抵抗によって第１の端子８５及
び第２の端子８６間には高いアイソレーションで広帯域
特性を有するオフ状態が実現される。なお、第１の端子
８５及び第２の端子８６間の周波数特性は各ＦＥＴの容
量及びインダクタの値と、第１の伝送線路８７、第２の
伝送線路８８、第３の伝送線路８９、及び第４の伝送線
路８２の長さ及び幅によって決定される。
された複数のＦＥＴの各抵抗によって第１の端子８５及
び第２の端子８６間には高いアイソレーションで広帯域
特性を有するオフ状態が実現される。なお、第１の端子
８５及び第２の端子８６間の周波数特性は各ＦＥＴの容
量及びインダクタの値と、第１の伝送線路８７、第２の
伝送線路８８、第３の伝送線路８９、及び第４の伝送線
路８２の長さ及び幅によって決定される。
【００９０】次に、本実施の形態のスイッチ回路を形成
した半導体装置について図２４及び図２５を用いて説明
する。
した半導体装置について図２４及び図２５を用いて説明
する。
【００９１】本実施の形態の半導体装置は、図２３に示
したスイッチ回路を基に、ゲート長が０．１５μｍ、ゲ
ート幅が１００μｍのＡｌＧａＡｓ系ヘテロ接合のＦＥ
Ｔと、長さ１５０μｍ、幅１００μｍの第１の伝送線路
８７〜第４の伝送線路８２からなる単位回路を１０個直
列に接続して構成する。なお、ＦＥＴのオフ時の容量は
３０ｆＦ、インダクタンスは１３ｐＨである。また半導
体基板の厚さは４０μｍである。
したスイッチ回路を基に、ゲート長が０．１５μｍ、ゲ
ート幅が１００μｍのＡｌＧａＡｓ系ヘテロ接合のＦＥ
Ｔと、長さ１５０μｍ、幅１００μｍの第１の伝送線路
８７〜第４の伝送線路８２からなる単位回路を１０個直
列に接続して構成する。なお、ＦＥＴのオフ時の容量は
３０ｆＦ、インダクタンスは１３ｐＨである。また半導
体基板の厚さは４０μｍである。
【００９２】図２４は本発明の半導体装置の第６の実施
の形態の構造を示す平面図である。
の形態の構造を示す平面図である。
【００９３】図２４において、ＦＥＴはゲート電極９２
を挟んでドレイン電極９３及びソース電極９４が両側に
配置されて構成される。なお、ドレイン電極９３及びソ
ース電極９４はそれぞれ伝送線路としても機能する。
を挟んでドレイン電極９３及びソース電極９４が両側に
配置されて構成される。なお、ドレイン電極９３及びソ
ース電極９４はそれぞれ伝送線路としても機能する。
【００９４】また、伝送線路でもあるＦＥＴのソース電
極９４及びドレイン電極９３は、インダクタ８３として
機能するビアホール９０を介して接地金属が一面に配さ
れた半導体基板の裏面に接続される。これら伝送線路を
含むＦＥＴ及びビアホール９０によって単位素子が形成
され、単位素子を１０個直列に配置することで本実施の
形態の半導体装置が形成される。
極９４及びドレイン電極９３は、インダクタ８３として
機能するビアホール９０を介して接地金属が一面に配さ
れた半導体基板の裏面に接続される。これら伝送線路を
含むＦＥＴ及びビアホール９０によって単位素子が形成
され、単位素子を１０個直列に配置することで本実施の
形態の半導体装置が形成される。
【００９５】また、各ＦＥＴのゲート電極９２はそれぞ
れ共通に接続され、バイアス線路上に設けられた抵抗器
８４を介してそれぞれに等しいバイアス電圧が印加され
る。また、半導体装置の両端には不図示の第１の端子８
５及び第２の端子８６が接続される。
れ共通に接続され、バイアス線路上に設けられた抵抗器
８４を介してそれぞれに等しいバイアス電圧が印加され
る。また、半導体装置の両端には不図示の第１の端子８
５及び第２の端子８６が接続される。
【００９６】図２５は図２４に示した半導体装置の周波
数特性を示すグラフである。破線で示した特性は単位素
子を１０個直列に接続した場合の周波数特性である。こ
のとき、１３４ＧＨｚから１６０ＧＨｚの広い周波数範
囲で挿入損失が３．５ｄＢ以下、アイソレーションが１
４０ｄＢ以上の特性を得た。また、有効帯域は２６ＧＨ
ｚであった。一方、実線で示した特性は単位素子を５個
直列に接続した場合の周波数特性である。このとき、１
３４ＧＨｚから１６２ＧＨｚの広い周波数範囲で挿入損
失が３．５ｄＢ以下、アイソレーションが６８．６ｄＢ
以上の特性を得た。また、有効帯域は２８ＧＨｚであっ
た。
数特性を示すグラフである。破線で示した特性は単位素
子を１０個直列に接続した場合の周波数特性である。こ
のとき、１３４ＧＨｚから１６０ＧＨｚの広い周波数範
囲で挿入損失が３．５ｄＢ以下、アイソレーションが１
４０ｄＢ以上の特性を得た。また、有効帯域は２６ＧＨ
ｚであった。一方、実線で示した特性は単位素子を５個
直列に接続した場合の周波数特性である。このとき、１
３４ＧＨｚから１６２ＧＨｚの広い周波数範囲で挿入損
失が３．５ｄＢ以下、アイソレーションが６８．６ｄＢ
以上の特性を得た。また、有効帯域は２８ＧＨｚであっ
た。
【００９７】（第７の実施の形態）図２６は本発明のス
イッチ回路の第７の実施の形態の構成を示す回路図であ
る。
イッチ回路の第７の実施の形態の構成を示す回路図であ
る。
【００９８】図２６において、本実施の形態のスイッチ
回路は、図２３に示した第６の実施の形態のスイッチ回
路を二つ用い、それぞれの一方の端子を共有した構成と
なっている。
回路は、図２３に示した第６の実施の形態のスイッチ回
路を二つ用い、それぞれの一方の端子を共有した構成と
なっている。
【００９９】すなわち、本実施の形態のスイッチ回路
は、図２２に示した単位回路が複数個直列に接続された
第１のスイッチ回路１０１及び第２のスイッチ回路１０
２によって構成されている。また、第１のスイッチ回路
１０１及び第２のスイッチ回路１０２の一端は第１の端
子１０５に接続され、第１のスイッチ回路１０１の他端
は第２の端子１０６に、第２のスイッチ回路１０２の他
端は第３の端子１０７にそれぞれ接続されている。
は、図２２に示した単位回路が複数個直列に接続された
第１のスイッチ回路１０１及び第２のスイッチ回路１０
２によって構成されている。また、第１のスイッチ回路
１０１及び第２のスイッチ回路１０２の一端は第１の端
子１０５に接続され、第１のスイッチ回路１０１の他端
は第２の端子１０６に、第２のスイッチ回路１０２の他
端は第３の端子１０７にそれぞれ接続されている。
【０１００】また、第１のスイッチ回路１０１の構成要
素である各ＦＥＴのゲートは共通に接続され、第１の抵
抗器１０３を介してそれぞれ等しいバイアス電圧が印加
される。同様に、第２のスイッチ回路１０２の構成要素
である各ＦＥＴのゲートは共通に接続され、第２の抵抗
器１０４を介してそれぞれ等しいバイアス電圧が印加さ
れる。
素である各ＦＥＴのゲートは共通に接続され、第１の抵
抗器１０３を介してそれぞれ等しいバイアス電圧が印加
される。同様に、第２のスイッチ回路１０２の構成要素
である各ＦＥＴのゲートは共通に接続され、第２の抵抗
器１０４を介してそれぞれ等しいバイアス電圧が印加さ
れる。
【０１０１】この第１のスイッチ回路１０１に印加する
バイアス電圧及び第２のスイッチ回路１０２に印加する
バイアス電圧を相補的に切り換えることで、ＲＦ信号の
経路を切り換えることができる。
バイアス電圧及び第２のスイッチ回路１０２に印加する
バイアス電圧を相補的に切り換えることで、ＲＦ信号の
経路を切り換えることができる。
【０１０２】ところで、第１の実施の形態から第６の実
施の形態までは単極単投型のスイッチ回路を示したもの
であり、それに対して本実施の形態では単極双投型のス
イッチ回路の構成を示している。なお、第１の実施の形
態〜第６の実施の形態で示したスイッチ回路を複数個用
い、それらの一方の端子を共有にすると複数のＲＦ経路
を切り換えることができる任意の多極多投型のスイッチ
回路を構成することができる。
施の形態までは単極単投型のスイッチ回路を示したもの
であり、それに対して本実施の形態では単極双投型のス
イッチ回路の構成を示している。なお、第１の実施の形
態〜第６の実施の形態で示したスイッチ回路を複数個用
い、それらの一方の端子を共有にすると複数のＲＦ経路
を切り換えることができる任意の多極多投型のスイッチ
回路を構成することができる。
【０１０３】次に、本実施の形態のスイッチ回路を形成
した半導体装置について図２７を用いて説明する。
した半導体装置について図２７を用いて説明する。
【０１０４】図２７は本発明の半導体装置の構造を示す
平面図である。
平面図である。
【０１０５】本実施の形態の半導体装置は、第６の実施
の形態と同一のＦＥＴを用いて形成する。なお、第６の
実施の形態では単位素子を１０個あるいは５個直列に接
続した場合を示したが、本実施の形態では５個の単位素
子を直列に接続した場合を示す。
の形態と同一のＦＥＴを用いて形成する。なお、第６の
実施の形態では単位素子を１０個あるいは５個直列に接
続した場合を示したが、本実施の形態では５個の単位素
子を直列に接続した場合を示す。
【０１０６】図２７において、半導体装置には第１のス
イッチ回路１０１及び第２のスイッチ回路１０２が直列
に形成される。第１のスイッチ回路１０１及び第２のス
イッチ回路１０２の接続部位には伝送線路１１５が接続
され、伝送線路１１５は不図示の第１の端子１０５と接
続される。また、第１のスイッチ回路１０１の他端（第
２のスイッチ回路１０２と接続されない側）は不図示の
第２の端子１０６と接続され、第２のスイッチ回路１０
２の他端（第１のスイッチ回路１０１と接続されない
側）は不図示の第３の端子１０７と接続される。
イッチ回路１０１及び第２のスイッチ回路１０２が直列
に形成される。第１のスイッチ回路１０１及び第２のス
イッチ回路１０２の接続部位には伝送線路１１５が接続
され、伝送線路１１５は不図示の第１の端子１０５と接
続される。また、第１のスイッチ回路１０１の他端（第
２のスイッチ回路１０２と接続されない側）は不図示の
第２の端子１０６と接続され、第２のスイッチ回路１０
２の他端（第１のスイッチ回路１０１と接続されない
側）は不図示の第３の端子１０７と接続される。
【０１０７】ＦＥＴはゲート電極１１２を挟んでドレイ
ン電極１１３及びソース電極１１４が両側に配置されて
構成される。なお、ドレイン電極１１３及びソース電極
１１４はそれぞれ伝送線路としても機能する。
ン電極１１３及びソース電極１１４が両側に配置されて
構成される。なお、ドレイン電極１１３及びソース電極
１１４はそれぞれ伝送線路としても機能する。
【０１０８】また、伝送線路でもあるＦＥＴのソース電
極１１４及びドレイン電極１１３は、インダクタとして
機能するビアホール１２０を介して接地金属が一面に配
された半導体基板の裏面に接続される。これら伝送線路
を含むＦＥＴ及びビアホール１２０によって単位素子が
形成され、単位素子を５個直列に配置することで本実施
の形態の半導体装置が形成される。
極１１４及びドレイン電極１１３は、インダクタとして
機能するビアホール１２０を介して接地金属が一面に配
された半導体基板の裏面に接続される。これら伝送線路
を含むＦＥＴ及びビアホール１２０によって単位素子が
形成され、単位素子を５個直列に配置することで本実施
の形態の半導体装置が形成される。
【０１０９】また、各単位回路の構成要素であるＦＥＴ
のゲート電極１１２はスイッチ回路毎にそれぞれ共通に
接続され、第１のスイッチ回路１０１では第１の抵抗器
１０３を介してそれぞれに等しいバイアス電圧が印加さ
れる。同様に第２のスイッチ回路１０２では第２の抵抗
器１０４を介してそれぞれに等しいバイアス電圧が印加
される。
のゲート電極１１２はスイッチ回路毎にそれぞれ共通に
接続され、第１のスイッチ回路１０１では第１の抵抗器
１０３を介してそれぞれに等しいバイアス電圧が印加さ
れる。同様に第２のスイッチ回路１０２では第２の抵抗
器１０４を介してそれぞれに等しいバイアス電圧が印加
される。
【０１１０】なお、本実施の形態では、第６の実施の形
態で示したスイッチ回路及び半導体装置を用いて単極双
投型のスイッチ回路を構成する場合を示しているが、第
１の実施の形態〜第５の実施の形態のどのスイッチ回路
及び半導体装置を用いても同様のスイッチ回路を構成す
ることができる。
態で示したスイッチ回路及び半導体装置を用いて単極双
投型のスイッチ回路を構成する場合を示しているが、第
１の実施の形態〜第５の実施の形態のどのスイッチ回路
及び半導体装置を用いても同様のスイッチ回路を構成す
ることができる。
【０１１１】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【０１１２】本発明のスイッチ回路及び半導体装置によ
れば、ＦＥＴがオンのときは低挿入損失のオン状態が得
られ、ＦＥＴがオフのときは高いアイソレーションのオ
フ状態が得られるスイッチ回路が構成される。また、従
来のスイッチ回路に比べて広い有効帯域を得られ、例え
ば、同じ周波数帯で２．６倍以上の広い有効帯域が得ら
れ、１００ＧＨｚ以上の高い周波数でもその高性能及び
広い有効帯域を有するスイッチ回路を得ることができ
る。
れば、ＦＥＴがオンのときは低挿入損失のオン状態が得
られ、ＦＥＴがオフのときは高いアイソレーションのオ
フ状態が得られるスイッチ回路が構成される。また、従
来のスイッチ回路に比べて広い有効帯域を得られ、例え
ば、同じ周波数帯で２．６倍以上の広い有効帯域が得ら
れ、１００ＧＨｚ以上の高い周波数でもその高性能及び
広い有効帯域を有するスイッチ回路を得ることができ
る。
【図１】本発明のスイッチ回路の第１の実施の形態の構
成要素である単位回路の構成を示す回路図である。
成要素である単位回路の構成を示す回路図である。
【図２】本発明のスイッチ回路の第１の実施の形態の構
成を示す回路図である。
成を示す回路図である。
【図３】図１に示したＦＥＴがオフのときの等価回路を
示す回路図である。
示す回路図である。
【図４】図１に示したＦＥＴがオンのときの等価回路を
示す回路図である。
示す回路図である。
【図５】本発明の半導体装置の第１の実施の形態の周波
数特性を示すグラフである。
数特性を示すグラフである。
【図６】本発明のスイッチ回路の第２の実施の形態の構
成要素である単位回路の構成を示す回路図である。
成要素である単位回路の構成を示す回路図である。
【図７】本発明のスイッチ回路の第２の実施の形態の構
成を示す回路図である。
成を示す回路図である。
【図８】本発明の半導体装置の第２の実施の形態の構造
を示す平面図である。
を示す平面図である。
【図９】図８に示した半導体装置の周波数特性を示すグ
ラフである。
ラフである。
【図１０】本発明の半導体装置の第２の実施の形態の単
位素子を６個直列に接続した場合の周波数特性を示すグ
ラフである。
位素子を６個直列に接続した場合の周波数特性を示すグ
ラフである。
【図１１】本発明のスイッチ回路の第３の実施の形態の
構成要素である単位回路の構成を示す回路図である。
構成要素である単位回路の構成を示す回路図である。
【図１２】本発明のスイッチ回路の第３の実施の形態の
構成を示す回路図である。
構成を示す回路図である。
【図１３】本発明の半導体装置の第３の実施の形態の構
造を示す平面図である。
造を示す平面図である。
【図１４】図１３に示した半導体装置の周波数特性を示
すグラフである。
すグラフである。
【図１５】本発明のスイッチ回路の第４の実施の形態の
構成要素である単位回路の構成を示す回路図である。
構成要素である単位回路の構成を示す回路図である。
【図１６】本発明のスイッチ回路の第４の実施の形態の
構成を示す回路図である。
構成を示す回路図である。
【図１７】本発明の半導体装置の第４の実施の形態の構
造を示す平面図である。
造を示す平面図である。
【図１８】図１７に示した半導体装置の周波数特性を示
すグラフである。
すグラフである。
【図１９】本発明のスイッチ回路の第５の実施の形態の
構成要素である単位回路の構成を示す回路図である。
構成要素である単位回路の構成を示す回路図である。
【図２０】本発明のスイッチ回路の第５の実施の形態の
構成を示す回路図である。
構成を示す回路図である。
【図２１】本発明の半導体装置の第５の実施の形態の周
波数特性を示すグラフである。
波数特性を示すグラフである。
【図２２】本発明のスイッチ回路の第６の実施の形態の
構成要素である単位回路の構成を示す回路図である。
構成要素である単位回路の構成を示す回路図である。
【図２３】本発明のスイッチ回路の第６の実施の形態の
構成を示す回路図である。
構成を示す回路図である。
【図２４】本発明の半導体装置の第６の実施の形態の構
造を示す平面図である。
造を示す平面図である。
【図２５】図２４に示した半導体装置の周波数特性を示
すグラフである。
すグラフである。
【図２６】本発明のスイッチ回路の第７の実施の形態の
構成を示す回路図である。
構成を示す回路図である。
【図２７】本発明の半導体装置の構造を示す平面図であ
る。
る。
【図２８】従来のスイッチ回路の構成を示す回路図であ
る。
る。
【図２９】図２８に示したＦＥＴがオフのときの等価回
路を示す回路図である。
路を示す回路図である。
【図３０】図２８に示したＦＥＴがオンのときの等価回
路を示す回路図である。
路を示す回路図である。
【図３１】図２８に示したスイッチ回路の周波数特性を
示すグラフである。
示すグラフである。
１、１１、３１、５１ 第１のＦＥＴ ２、１２、３２、５２ 第２のＦＥＴ ３、１３、３３、５３、７３、８３ インダクタ ４、１４、３４、５４、７４、８４ 抵抗器 ５、１５、３５、５５、７５、８５、１０５ 第１の
端子 ６、１６、３６、５６、７６、８６、１０６ 第２の
端子 １７、３７、５７、８７ 第１の伝送線路 １８、３８、５８、８８ 第２の伝送線路 ２０、４０、６０、９０、１２０ ビアホール ２２、４２、６２、９２、１１２ ゲート電極 ２３、４３、６３、９３、１１３ ドレイン電極 ２４、４４、６４、９４、１１４ ソース電極 ３９、５９、８９ 第３の伝送線路 ７１、８１ ＦＥＴ ８２ 第４の伝送線路 １０１ 第１のスイッチ回路 １０２ 第２のスイッチ回路 １０３ 第１の抵抗器 １０４ 第２の抵抗器 １０７ 第３の端子 １１５ 伝送線路
端子 ６、１６、３６、５６、７６、８６、１０６ 第２の
端子 １７、３７、５７、８７ 第１の伝送線路 １８、３８、５８、８８ 第２の伝送線路 ２０、４０、６０、９０、１２０ ビアホール ２２、４２、６２、９２、１１２ ゲート電極 ２３、４３、６３、９３、１１３ ドレイン電極 ２４、４４、６４、９４、１１４ ソース電極 ３９、５９、８９ 第３の伝送線路 ７１、８１ ＦＥＴ ８２ 第４の伝送線路 １０１ 第１のスイッチ回路 １０２ 第２のスイッチ回路 １０３ 第１の抵抗器 １０４ 第２の抵抗器 １０７ 第３の端子 １１５ 伝送線路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01P 1/15 H01L 21/822 H01L 27/04 H03K 17/693
Claims (12)
- 【請求項１】 直列に接続された二つの電界効果トラン
ジスタと、 二つの前記電界効果トランジスタの接続部位に一端が接
続され、他端が接地されたインダクタと、 によって単位回路が構成され、一つまたは直列に接続された二つ以上の 前記単位回路を
備え、前記電界効果トランジスタのゲートがそれぞれ共
通に接続されて、前記電界効果トランジスタのオンオフ
を制御するためのバイアス電圧が抵抗器を介してそれぞ
れのゲートに等しく印加され、前記電界効果トランジス
タがオフのときに前記インダクタとによってハイパスフ
ィルタが構成されて前記ハイパスフィルタの通過帯域内
の信号を通過させるオン状態となり、前記電界効果トラ
ンジスタがオンのときに前記ハイパスフィルタの通過帯
域内の信号を遮断するオフ状態となるスイッチ回路。 - 【請求項２】 前記インダクタは、半導体基板に設けら
れたビアホールである請求項１記載のスイッチ回路。 - 【請求項３】 前記電界効果トランジスタのソースある
いはドレインの少なくとも一方に、インダクタとして動
作する伝送線路が接続される請求項１または２記載のス
イッチ回路。 - 【請求項４】 電界効果トランジスタと、 前記電界効果トランジスタのソースに一端が接続され、
他端が接地された第１のインダクタと、 前記電界効果トランジスタのドレインに一端が接続さ
れ、他端が接地された第２のインダクタと、 によって単位回路が構成され、一つまたは直列に接続された二つ以上の 前記単位回路を
備え、前記電界効果トランジスタのゲートがそれぞれ共
通に接続されて、前記電界効果トランジスタのオンオフ
を制御するためのバイアス電圧が抵抗器を介してそれぞ
れのゲートに等しく印加され、前記電界効果トランジス
タがオフのときに前記インダクタとによってハイパスフ
ィルタが構成されて前記ハイパスフィルタの通過帯域内
の信号を通過させるオン状態となり、前記電界効果トラ
ンジスタがオンのときに前記ハイ パスフィルタの通過帯
域内の信号を遮断するオフ状態となるスイッチ回路。 - 【請求項５】 電界効果トランジスタと、 前記電界効果トランジスタのソースに直列に接続され
る、インダクタとして動作する第１の伝送線路及び第２
の伝送線路と、 前記電界効果トランジスタのドレインに直列に接続され
る、インダクタとして動作する第３の伝送線路及び第４
の伝送線路と、 前記第１の伝送線路及び前記第２の伝送線路の接続部位
に一端が接続され、他端が接地された第１のインダクタ
と、 前記第３の伝送線路及び前記第４の伝送線路の接続部位
に一端が接続され、他端が接地された第２のインダクタ
と、 によって単位回路が構成され、一つまたは直列に接続された二つ以上の 前記単位回路を
備え、前記電界効果トランジスタのゲートがそれぞれ共
通に接続されて、前記電界効果トランジスタのオンオフ
を制御するためのバイアス電圧が抵抗器を介してそれぞ
れのゲートに等しく印加され、前記電界効果トランジス
タがオフのときに前記インダクタとによってハイパスフ
ィルタが構成されて前記ハイパスフィルタの通過帯域内
の信号を通過させるオン状態となり、前記電界効果トラ
ンジスタがオンのときに前記ハイパスフィルタの通過帯
域内の信号を遮断するオフ状態となるスイッチ回路。 - 【請求項６】 前記インダクタは、半導体基板に設けら
れたビアホールである請求項４または５記載のスイッチ
回路。 - 【請求項７】 請求項１乃至６のいずれか１項に記載の
スイッチ回路を複数備え、 該スイッチ回路のそれぞれの一端を共通にし、該スイッ
チ回路毎に異なった前記バイアス電圧が印加可能なスイ
ッチ回路。 - 【請求項８】 ソース電極及びドレイン電極がゲート電
極を挟んで配置され、前記ソース電極またはドレイン電
極のいずれか一方を共有電極とすることで直列に接続さ
れた二つの電界効果トランジスタと、 前記共有電極と接地電位を接続するために半導体基板に
設けられる、インダクタとして動作するビアホールと、 によって単位素子が構成され、 前記ソース電極またはドレイン電極のいずれか一方を前
記共有電極とすることで一つまたは直列に接続された二
つ以上の前記単位素子を備え、前記ゲート電極がそれぞ
れ共通に接続されて、前記電界効果トランジスタのオン
オフを制御するためのバイアス電圧をそれぞれのゲート
電極に等しく印加するためのゲートバイアス線に抵抗器
を備え、前記電界効果トランジスタがオフのときに前記
ビアホールとによってハイパスフィルタが構成されて前
記ハイパスフィルタの通過帯域内の信号を通過させるオ
ン状態となり、前記電界効果トランジスタがオンのとき
に前記ハイパスフィルタの通過帯域内の信号を遮断する
オフ状態となる半導体装置。 - 【請求項９】 ソース電極及びドレイン電極がゲート電
極を挟んで配置された電界効果トランジスタと、 前記ソース電極と接地電位を接続するために半導体基板
に設けられる、インダクタとして動作する第１のビアホ
ールと、 前記ドレイン電極と接地電位を接続するために半導体基
板に設けられる、インダクタとして動作する第２のビア
ホールと、 によって単位素子が構成され、 前記ソース電極またはドレイン電極のいずれか一方を前
記共有電極とすることで一つまたは直列に接続された二
つ以上の前記単位素子を備え、前記ゲート電極がそれぞ
れ共通に接続されて、前記電界効果トランジスタのオン
オフを制御するためのバイアス電圧をそれぞれのゲート
電極に等しく印加するためのゲートバイアス線に抵抗器
を備え、前記電界効果トランジスタがオフのときに前記
ビアホールとによってハイパスフィルタが構成されて前
記ハイパスフィルタの通過帯域内の信号を通過させるオ
ン状態となり、前記電界効果トランジスタがオンのとき
に前記ハイパスフィルタの通過帯域内の信号を遮断する
オフ状態となる半導体装置。 - 【請求項１０】 インダクタとして動作する第１の伝送
線路及び第２の伝送線路の機能を備えたソース電極、及
びインダクタとして動作する第３の伝送線路及び第４の
伝送線路の機能を備えたドレイン電極がゲート電極を挟
んで配置された電界効果トランジスタと、 前記第１の伝送線路及び第２の伝送線路の接続点と接地
電位を接続するために半導体基板に設けられる、インダ
クタとして動作する第１のビアホールと、 前記第３の伝送線路及び第４の伝送線路の接続点と接地
電位を接続するために半導体基板に設けられる、インダ
クタとして動作する第２のビアホールと、 によって単位素子が構成され、 前記ソース電極またはドレイン電極のいずれか一方を前
記共有電極とすることで一つまたは直列に接続された二
つ以上の前記単位素子を備え、前記ゲート電極がそれぞ
れ共通に接続されて、前記電界効果トランジスタのオン
オフを制御するためのバイアス電圧をそれぞれのゲート
電極に等しく印加するためのゲートバイアス線に抵抗器
を備え、前記電界効果トランジスタがオフのときに前記
ビアホールとによってハイパスフィルタが構成されて前
記ハイパスフィルタの通過帯域内の信号を通過させるオ
ン状態となり、前記電界効果トランジスタがオンのとき
に前記ハイパスフィルタの通過帯域内の信号を遮断する
オフ状態となる半導体装置。 - 【請求項１１】 前記ビアホールと前記共有電極が、イ
ンダクタンスとして動作する伝送路で接続された請求項
８乃至１０のいずれか１項に記載の半導体装置。 - 【請求項１２】 請求項８乃至１１のいずれか１項に記
載の半導体装置を複数備え、 該半導体装置のそれぞれの一端を共通にし、該半導体装
置毎に異なった前記バイアス電圧が印加可能なゲートバ
イアス線にそれぞれ抵抗素子を備えた半導体装置。
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| KR1019980036382A KR100294290B1 (ko) | 1997-09-01 | 1998-09-01 | 스위칭 회로 및 반도체 장치 |
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|---|---|---|---|
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| JP4754129B2 (ja) * | 2001-09-26 | 2011-08-24 | 三菱電機株式会社 | 半導体装置 |
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1998
- 1998-08-31 US US09/144,068 patent/US6114923A/en not_active Expired - Fee Related
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