JPH03123201A - マイクロ波半導体スイッチ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、入射電波の伝搬径路を切り換えるマイクロ
波半導体スイッチに関するものである。

［従来の技術］ 第６図は例えば特願昭６０−２３８１３８号に示された
従来のマイクロ波半導体スイッチの構造の一例を示す図
である。

（１）は半導体基板、（２）はこの半導体基板（１）の
裏面に設けられた地導体、（３）は第１の入出力線路、
（４）は第２の入出力線路、（５）は第３の入出力線路
でありマイクロストリップ線路構造となっている。

（６）は第１の電界効果トランジスタ（以下第１のＦＥ
Ｔと略称する）、（７）は第１のＦＥＴ（６）のドレイ
ン電極、（８）は第１のＦＥＴ（６）のソース電極、（
９）は第１のＦＥＴ　（６）のゲート電極である。第１
のＦＥＴ　（６）のドレイン電極（７）は第１の入出力
線路（３）と第２の入出力線路（４）の接続点（１０）
に接続され、第１のＦＥＴ　（６）のソース電極（８）
は第３の入出力線路（５）に接続される。

一方、（１１）は第２の電界効果トランジスタ（以下第
２のＦＥＴと略称する）、（１２）は第２のＦＥＴ（１
１）のドレイン電極、（１３）は第２のＦＥＴ（１１）
のソース電極、（１４）は第２のＦＥＴ（１１）のゲー
ト電極である。

第２のＦＥＴ（１１）のドレイン電極（１２）は上記接
続点（１０）から概略１／４波長の第２の入出力線路（
４）に接続され、第２のＦＥＴ（１１）のソース電極（
１３）は地導体（２）に接地される。この第６図の構成
では、バイアホール（１５）を介して接地した例を示し
ている。

さらに、第１のＦＥＴ　（６）のゲート電極（９）、お
よび、第２のＦＥＴ（１１）のゲート電極（１４）には
、それぞれマイクロストリップ線路より成るバイアス回
路（１６）を介して第１のバイアス端子（１７）および
第２のバイアス端子（１８）からバイアス回路（１６）
は１／４波長の長さを有するバイアス用高インピーダン
ス線路（１９）、同じく１／４波長の長さを有するバイ
アス用低インピーダンス線路（２０）およびバイアス用
高インピーダンス線路（１９）とバイアス用低インピー
ダンス線路（２０）の接続点と第１のバイアス端子（１
７）、第２のバイアス端子（１８）それぞれを結ぶバイ
アス端子接続線路（２１）とから成る。また、第１のＦ
ＥＴ　（６）のドレイン電極（７）および第２のＦＥＴ
（１１）のドレイン電極（１２）を直流的に接地電位と
するために１／４波長の長さの第１の接地用高インピー
ダンス線路（２２）の一端を第２の入出力線路（４）に
接続し、他の一端をバイアホール（１５）に接続してい
る。同様に第１のＦＥＴ（６）のソース電極（８）を直
流的に接地電位とするために、１／４波長の長さを有す
る第２の接地用高インピーダンス線路（２３）の一端を
第３の入出力線路（５）に接続し、他の一端をバイアホ
ール（１５）に接続している。さらに、図中（２４）、
（２５）、（２６）はそれぞれ第１、第２、第３の入出
力端子を示している。

次に動作について説明する。

第７図は、第６図に示した従来のマイクロ波半導体スイ
ッチの動作説明をするための等価回路間である。この第
７図を用いて行なう動作説明においては、まず、第１の
入出力端子（２４）から低電力レベルのマイクロ波が入
射した場合、ついで数Ｗ程度の大電力レベルのマイクロ
波が入射した場合に分けて動作説明を行なう。

まず、第１の入出力端子（２４）から低電力レベルのマ
イクロ波が入射し第２の入出力端子（２５）へ低損失で
伝搬していくスイッチ状態を考える。これを便宜上受信
状態と称す。

この状態においては、第１、第２のバイアス端子（１７
）（１８）にはＦＥＴのピンチオフ電圧Ｖｐより小さい
負のバイアス電圧Ｖ　［ＩＩＡＳが印加され第１、第２
のＦＥＴ　（６）、（１１）は高インピーダンスを呈す
る。そのため、接続点（１０）から第３の入出力端子（
２６）側を見たインピーダンスは高くなり、第１の入出
力端子（２４）から入射したマイクロ波は第１の入出力
線路（３）から第２の入出力線路（４）へ伝搬する。さ
らに、第２の入出力線路（４）へ並列に接続された第２
のＦＥＴ（１１）も高インピーダンスを呈するため伝搬
するマイクロ波への影響は少ない。

また、第１のＦＥＴ　（６）および第２のＦＥＴ（１１
）の間隔は約１／４波長に設定しているため微少反射は
互いに打ち消し合い、設計中心周波数においては、低反
射・低損失な性能となる。

次に、第１の入出力端子（２４）から大電力レベルのマ
イクロ波が入射した場合を考える。この場合、第３の入
出力端子（２６）へ低損失でマイクロ波が伝搬し、第２
の入出力端子（２５）側へは遮断となるスイッチ状態で
ある。

この状態を便宜上、送信状態と称す。

この状態においては、第１、第２のバイアス端子（１７
）（１８）には接地電位に等しいＯｖのゲートバイアス
電圧が印加され第１、第２のＦＥＴ（６）（１１）は低
インピーダンスを呈する。

ここで、第１の入出力線路（３）と第２の入出力線路（
４）の接続点（１０）と第２のＦＥＴ（１１）の間隔は
約１／４波長に設定しているため、接続点（１０）から
第２の入出力端子（２５）側を見たインピーダンスは開
放状態に近い高インピーダンスとなる。一方策１のＦＥ
Ｔ　（６）は低インピーダンスとなるため接続点（１０
）から第３の入出力端子（２６）側を見たインピーダン
スは第３の入出力線路（５）の特性インピーダンス（こ
れは負荷インピーダンスに等しい）となる。

したがって第１の入出力端子（２４）から入射した大電
力レベルのマイクロ波は、第１の入出力線路（３）、第
１のＦＥＴ　（６）を通過し、第３の入出力線路（５）
を伝搬して第３の入出力端子（２６）へ現れる。この状
態において尖頭電力Ｐワットのマイクロ波が入射した場
合を考える。このとき、第１および第２のＦＥＴ（６）
（１１）に流れる尖頭ＲＦ雷電流は等しく、次の（１）
式％式％ ここで２゜は電源インピーダンス、Ｒｄｓは第１および
第２のＦＥＴ（６）（１１）のドレインソース間抵抗で
ある。

例えば入力尖頭電力として５Ｗ、ｚｏ　＝５０Ω、Ｒｄ
ｓ＝２．５Ωとすると（１）式より尖頭ＲＦ雷電流は約
０．４３Ａ、第１および第２のＦＥＴ（６）（１１）の
ドレイン・ソース電極間に加わる尖頭ＲＦ雷電圧約１．
１ｖとなる。このとき、ゲート・ドレインおよびゲート
φソース電極間に加わる尖頭ＲＦ雷電圧（１５５Ｖとな
る。これは、ゲートに順方向の整流電流が流れはじめる
ビルトイン電圧に近く、Ｒｄｓが大きくなった場合には
大きな順方向電流がゲートに流れ、ＦＥＴを破損すると
いう恐れがある。

この現象を第８図、第９図を用いて説明する。

第８図はスイッチに用いるＦＥＴの断面構造を示す図で
ある。

図中、（２７）はソース電極、（２８）はゲート電極、
（２９）はドレイン電極、（３０）は活性層、（３１）
はバッファ層、（３２）は空乏層、（３３）はインダク
タであり直流的に上記電極を接地しＲＦ的には高インピ
ーダンスを呈する役目を持つ。今マイクロ波が入射しソ
ース電極（２７）とドレイン電極（２９）間に図中矢印
で示すＲＦ電流Ｉｄｓが流れたとする。

このときのドレイン・ソース間の電圧Ｖｄｓと、Ｉｄｓ
の関係は第９図に示すようにＶｄｓが約±１、Ｏｖまで
はほぼ直線的な関係を示し、それ以上ではＩｄｓが飽和
し、ＲｄＳが増加する。また、Ｖｄｓが約±１．Ｏｖま
ではゲートの整流電流（Ｉｇ）が流れないが、この電圧
を越えると急激に大きな整流電流が流れる。これは、ゲ
ート電極（２８）が、ドレイン電極（２９）、ソース電
極（２７）の中間に位置しているため、ゲート電極（２
８）とドレイン電極（２９）、ソース電極（２７）間に
Ｖｄｓの１／２の電圧差が生じ、これによりゲート電極
（２８）からドレイン電極（２９）間またはゲート電極
（２８）からソース電極（２７）間にゲート電流１ｇｄ
、Ｉｇｓが流れるためである。

［発明が解決しようとする課題］ 従来のマイクロ波半導体スイッチは以上のように構成さ
れているので、低い周波数で使用する場合に、第１のＦ
ＥＴと第２のＦＥＴとの間の第２の入出力線路が長くな
ることにより、スイッチが大形化し、このスイッチを用
いる装置の大形化あるいは単位ウェハあたりの製作個数
の減少によるコストの上昇などの問題があった。

この発明は上記の問題点を解消するためになされたもの
であり、小形のマイクロ波半導体スイッチを得ることを
目的とする。

［課題を解決するための手段］ この発明に係わるマイクロ波半導体スイッチは、第３の
入出力線路にキャパシタを並列に装荷し、インダクタを
直列に接続するとともに、第２のＦＥＴのドレイン電極
、ソース電極間にインダクタを接続し、さらに上記第２
のＦＥＴのドレイン電極と第１のＦＥＴのドレイン電極
間を接続する第２の入出力線路および第２のＦＥＴのド
レイン電極と第２の入出力端子間を接続する第２の入出
力線路にそれぞれキャパシタを直列接続したものである
。

［作用］ この発明におけるマイクロ波半導体スイッチは、受信状
態では第１、第２の入出力端子間に、所要周波数を通過
帯域とする高域通過特性を有する電波伝送路が形成され
るようにして、送信状態では第１、第３の入出力端子間
に、所要周波数を通過帯域とする低域通過特性を有する
電波伝送路が形成されるようにして、集中定数素子を用
いて構成しているので、第１、第２のＦＥＴの間隔を１
／４波長とする必要がなく、所要周波数が低い場合に小
形化を図ることができる。

［実施例］ 以下この発明の一実施例を図について説明する。

第１図は、この発明の一実施例の構造を示した図である
。

第１のＦＥＴ　（６）および第２のＦＥＴ（１１）はゲ
ート幅を広くするため折り曲げて配置した形状のゲート
電極（９）（１４）を持っている。第１のＦＥＴ　（６
）が接続されている第３の人出力線路（５）には、第１
のインダクタ（３４）、第１のキャパシタ（３５）がそ
れぞれ直列接続、並列接続されており、第１のキャパシ
タ（３５）の一端はバイアホール（１５）を介して地導
体（２）に接続されている。上記第２のＦＥＴ（１１）
には、第２のＦＥＴ（１１）のドレイン電極（１２）と
第２のＦＥＴ（１１）のソース電極（１３）との間に、
第２のインダクタ（３６）が接続されている。この第２
のＦＥＴ（１１）を挟むようにして、第２のキャパシタ
（３７）、第３のキャパシタ（３８）が第２の入出力線
路（４）に直列に接続されている。

さらに、第１のＦＥＴ　（６）のゲート電極（９）、第
２のＦＥＴ（１１）のゲート電極（１４）には、それぞ
れ第１のバイアス抵抗（３９）、第２のバイアス抵抗（
４０）の一端が接続されている。

これら第１のバイアス抵抗（３９）と第２のバイアス抵
抗（４０）の他の一端はバイアス回路用キャパシタ（４
１）の一方の電極に接続され、さらにこの電極と共通バ
イアス端子（４２）とを接続するバイアス線路（４３）
が設けられる。上記バイアス回路用キャパシタ（４１）
の他方の電極はバイアホール（１５）に接続されている
。

次に、この発明の作用、動作説明を行なう。

第２図は、第１図に示した構成の、この発明によるマイ
クロ波半導体スイッチの動作説明をするための等価回路
間である。送信状態では、共通バイアス端子（４２）を
接地電位（Ｏｖ）にし、受信状態では、共通バイアス端
子（４２）にピンチオフ電圧を印加する。以下に、これ
ら２つの状態におけるどうさについてそれぞれ述べる。

第３図（ａ）に、送信状態の等価回路を示す。

第１のＦＥＴ　（６）　、第２のＦＥＴ（１１）のドレ
イン・ソース間は小さな値の抵抗Ｒ，，Ｒ２で表される
。抵抗Ｒ，，Ｒ２の大きさを、それぞれ第１のインダク
タ（３４）、第２のインダクタ（３６）の呈するインピ
ーダンスの大きさに比べて無視できる程度に小さく設定
すると、Ｒ１゜Ｒ２〜０と考えて良く、第３図（ａ）の
等価回路は第３図（ｂ）の等価回路で表される。ここで
、第１のインダクタ（３４）のインダクタンス値、第１
のキャパシタ（３５）と第２のキャパシタ（３７）のキ
ャパシタンス値を適当に選ぶことにより、所要周波数を
通過帯域にもつ低域通過形フィルタを実現できる。この
場合には、電波は第１、第３の入出力端子（２４）（２
６）間を少ない損失で伝搬する。一方、第１、第２の入
出力端子（２４）（２５）間は、Ｒ２により途中で第２
の入出力端子（２５）が接地状態となっているため、遮
断される。

つづいて、第４図（ａ）に受信状態の等価回路を示す。

第１、第２のＦＥＴ（６）（１１）のドレイン・ソース
間はキャパシタＣＩ、Ｃ２で表される。所要の周波数に
おいてキャパシタＣ１の呈するインピーダンスを十分高
く設定しているので、第１、第３の入出力端子（２４）
（２６）間は遮断状態と考えて良い。一方、キャパシタ
Ｃ２が呈するインピーダンスに対して、第２のインダク
タ（３６）が呈するインピーダンスが所要の周波数で低
くなるようにして第２のインダクタ（３６）を選ぶこと
により、第２のインダクタ（３６）とＣ２との並列回路
は等測的にインダクタＬｅとして表わすことができる。

従って、第４図（ａ）の等価回路は第４図（ｂ）の等価
回路で表される。

ここで、第２、第３のキャパシタ（３７）（３８）のキ
ャパシタンス値、第２のインダクタ（３６）のインダク
タンス値を適当に選ぶことにより、所要周波数を通過帯
域に持つ高域通過形フィルタを実現できる。この場合に
は、電波は第１、第２の入出力端子（２４）（２５）間
を少ない損失で伝搬する。なお、第２のキャパシタ（３
７）のキャパシタンス値は送信状態における条件を考慮
して決める。

このようにして、第１、第２のＦＥＴ　（６）（１１）
のゲート電極（９）（１４）に印加するバイアス電圧を
切り換えることにより、電波伝搬径路を、第１、第２の
入出力端子（２４）（２５）間と第１、第３の入出力端
子（２４）（２６）間とに切り換えることができる。

上記の実施例ではキャパシタＣ１の呈するインピーダン
スが十分高い場合について述べたが、インピーダンスが
低く、電波の漏洩が無視できない場合には、第５図に示
すように並列に第３のインダクタ（４４）を装荷しても
よい。この第３のインダクタ（４４）とキャパシタＣ５
とを所要の周波数で並列共振させることにより第１、第
３の入出力端子（２４）（２６）間のアイソレーション
を高めることができる。

［発明の効果］ 以上のように、この発明によれば、第３の入出力線路に
キャパシタとインダクタをそれぞれ並列、直列に接続す
るとともに、第２のＦＥＴのドレイン電極、ソース電極
間にインダクタを接続し、さらに上記第２のＦＥＴを挟
むような位置で２個のキャパシタを第２の入出力線路に
直列接続した構成としたので、マイクロ波半導体スイッ
チを小形化することができ、耐電力性能の高いマイクロ
波半導体スイッチの低コスト化を図ることができる。

【図面の簡単な説明】

第１図はこの発明のマイクロ波半導体スイッチの一実施
例を示す構成図、第２図はこの発明によるマイクロ波半
導体スイッチの動作説明をするための等価回路図、第３
図は送信状態の等価回路図、第４図は受信状態の等価回
路図、第５図はこの発明のマイクロ波半導体スイッチの
他の実施例を示す構成図、第６図は従来のマイクロ波半
導体スイッチの構造の一例を示す構成図、第７図は従来
のマイクロ波半導体スイッチの動作説明をするための等
価回路図、第８図はスイッチに用いるＦＥＴの断面構造
を示す構成図、第９図はドレイン・ソース間の電圧Ｖｄ
ｓと電流１ｄｓ、およびゲート電流Ｉｇｄ、Ｉｇｓの関
係を示す特性図である。 図において、（１）は半導体基板、（２）は地導体、（
３）は第１の入出力線路、（４）は第２の入出力線路、
（５）は第３の入出力線路、（６）は第１のＦＥＴ、（
７）は第１のＦＥＴ　（６）のドレイン電極、（８）は
第１のＦＥＴ　（６）のソース電極、（９）は第１のＦ
ＥＴ　（６）のゲート電極、（１０）は接続点、（１１
）は第２のＦＥＴ、（１２）は第２のＦＥＴ（１１）の
ドレイン電極、（１３）は第２のＦＥＴ（１１）のソー
ス電極、（１４）は第２のＦＥＴ（１１）のゲート電極
、（１５）はバイアホール、（１６）はバイアス回路、
（１７）は第１のバイアス端子、（１８）は第２のバイ
アス端子、（１９）はバイアス用高インピーダンス線路
、（２０）はバイアス用低インピーダンス線路、（２１
）はバイアス端子接続線路、（２２）は第１の接地用高
インピーダンス線路、（２３）は第２の接地用高インピ
ーダンス線路、（２４）は第１の入出力端子、（２５）
は第２の入出力端子、（２６）は第３の入出力端子、（
２７）はソース電極、（２８）はゲート電極、（２９）
はドレイン電極、（３０）は活性層、（３１）はバッフ
ァ層、（３２）は空乏層、（３３）はインダクタ、（３
４）は第１のインダクタ、（３５）は第１のキャパシタ
、（３６）は第２のインダクタ、（３７）は第２のキャ
パシタ、（３８）は第３のキャパシタ、（３９）は第１
のバイアス抵抗、（４０）は第２のバイアス抵抗、（４
１）はバイアス回路用キャパシタ、（４２）は共通バイ
アス端子、（４３）はバイアス用線路、（４４）は第３
のインダクタである。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 　第１の入出力端子と、第２の入出力端子と、第３の入
   出力端子と、第１の電界効果トランジスタと、第２の電
   界効果トランジスタと、上記第１の入出力端子と第１の
   電界効果トランジスタのドレイン電極間に設けられた第
   １の入出力線路と、上記第２の入出力端子と第１の電界
   効果トランジスタのドレイン電極間に設けられ、上記第
   ２の電界効果トランジスタのドレイン電極が接続された
   第２の入出力線路と、上記第３の入出力端子と第１の電
   界効果トランジスタのソース電極間に設けられた第３の
   入出力線路と、上記第３の入出力線路に直列に接続され
   た第１のインダクタと、上記第２の電界効果トランジス
   タのドレイン電極とソース電極間に接続された第２のイ
   ンダクタと、上記第３の入出力端子と第１のインダクタ
   間に一端が接続され、他端が接地された第１のキャパシ
   タと、上記第１の電界効果トランジスタのドレイン電極
   と第２の電界効果トランジスタのドレイン電極間の第２
   の入出力線路に直列に接続された第２のキャパシタと、
   上記第２の電界効果トランジスタのドレイン電極と第２
   の入出力端子間の第２の入出力線路に直列に接続された
   第３のキャパシタとを備えたことを特徴とするマイクロ
   波半導体スイッチ。